JPS626671B2 - - Google Patents
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- JPS626671B2 JPS626671B2 JP55029283A JP2928380A JPS626671B2 JP S626671 B2 JPS626671 B2 JP S626671B2 JP 55029283 A JP55029283 A JP 55029283A JP 2928380 A JP2928380 A JP 2928380A JP S626671 B2 JPS626671 B2 JP S626671B2
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Classifications
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
【発明の詳細な説明】
本発明は、絶縁ゲート型電界効果トランジスタ
（IGFET）の製造プロセスに関するものであり、
特に短チヤンネル・エンハンスメント・モードの
IGFETに関するものである。
（IGFET）の製造プロセスに関するものであり、
特に短チヤンネル・エンハンスメント・モードの
IGFETに関するものである。
IGFETの周波数応答若しくはスイツチング速
度は、IGFETのチヤンネル長及び寄生容量が小
さくされるに連れて向上することは、当分野では
良く知られている。この理由は、チヤンネル長の
縮小がソース及びドレイン間を移動するキヤリヤ
の通過時間を減少させ、一方寄生容量の減少がキ
ヤパシタンスを充電及び放電するのに必要な時間
を減少させることになるからである。米国特許第
3996655号公報に示されているような２重拡散さ
れた金属―酸化物―半導体（Ｄ／MOS）は、寄
生容量を減少させた短チヤンネルIGFETであ
る。典型的なＮチヤンネルＤ／MOSタイプの装
置では、非常に低い〓タイプの不純物濃度を有す
る基板に典型的なMOSの方法で拡散されたＮ＋
タイプの不純物を有するソース及びドレイン領域
が形成される。Ｄ／MOS構造の顕著な点は、ソ
ースに隣接して狭いP-タイプのチヤンネルを効
果的に提供するところのP-タイプの不純物でよ
り大きく且つより深い拡散領域内にＮ＋ソース領
域が設けられることであり、一方P-タイプの拡
散領域とＮ＋タイプのドレイン拡散領域との間の
〓タイプの領域がドリフト領域として機能するこ
とである。
度は、IGFETのチヤンネル長及び寄生容量が小
さくされるに連れて向上することは、当分野では
良く知られている。この理由は、チヤンネル長の
縮小がソース及びドレイン間を移動するキヤリヤ
の通過時間を減少させ、一方寄生容量の減少がキ
ヤパシタンスを充電及び放電するのに必要な時間
を減少させることになるからである。米国特許第
3996655号公報に示されているような２重拡散さ
れた金属―酸化物―半導体（Ｄ／MOS）は、寄
生容量を減少させた短チヤンネルIGFETであ
る。典型的なＮチヤンネルＤ／MOSタイプの装
置では、非常に低い〓タイプの不純物濃度を有す
る基板に典型的なMOSの方法で拡散されたＮ＋
タイプの不純物を有するソース及びドレイン領域
が形成される。Ｄ／MOS構造の顕著な点は、ソ
ースに隣接して狭いP-タイプのチヤンネルを効
果的に提供するところのP-タイプの不純物でよ
り大きく且つより深い拡散領域内にＮ＋ソース領
域が設けられることであり、一方P-タイプの拡
散領域とＮ＋タイプのドレイン拡散領域との間の
〓タイプの領域がドリフト領域として機能するこ
とである。
このＤ／MOS構造では、ソース領域の中及び
回りのＮ＋及びP-拡散を適当に制御することに
より、非常に短いチヤンネル長が実現できる。さ
らに、Ｄ／MOSでは、ドレインと基板との寄生
容量が通常の短チヤンネルMOS装置よりも小さ
い。というのはＤ／MOSのＮ＋ドレイン拡散領
域が非常に低い〓タイプの不純物を有する基板に
より囲まれているからである。しかしながら、ソ
ース拡散領域の回りのP-チヤンネル拡散領域に
はまだ、通常のFETにおけるようにソース領域
の周辺に実質的に容量が残ることになる。さら
に、明細書において後で述べる理由から、Ｄ／
MOSのしきい電圧はユニツト間でかなり変化す
る。
回りのＮ＋及びP-拡散を適当に制御することに
より、非常に短いチヤンネル長が実現できる。さ
らに、Ｄ／MOSでは、ドレインと基板との寄生
容量が通常の短チヤンネルMOS装置よりも小さ
い。というのはＤ／MOSのＮ＋ドレイン拡散領
域が非常に低い〓タイプの不純物を有する基板に
より囲まれているからである。しかしながら、ソ
ース拡散領域の回りのP-チヤンネル拡散領域に
はまだ、通常のFETにおけるようにソース領域
の周辺に実質的に容量が残ることになる。さら
に、明細書において後で述べる理由から、Ｄ／
MOSのしきい電圧はユニツト間でかなり変化す
る。
本発明により、ソース及びドレインの両領域の
周辺の寄生容量は実質的に減少され、そして新し
いタイプのFETを備えることによりしきい電圧
のユニツト間での変化が大きく減少される。この
新しいFETの製造において、FETのソース及び
ドレイン領域を作るために第１のイオン注入が行
なわれ、次にFETの実効短チヤンネルを作るた
めに第２の非常に浅いイオン注入がソース領域に
行なわれる。FETのチヤンネルはソース及びド
レインの深さのわずかに何分の１かのみ注入され
るので、実効チヤンネルの長さ方向に沿つて均一
に保たれる。FETに浅い実効チヤンネルを使用
することに関連して述べられる方法において、注
入ステツプを使用することにより、しきい電圧の
すぐれた製造における制御が可能になると共に、
重大な寄生容量を減少させることができる。
周辺の寄生容量は実質的に減少され、そして新し
いタイプのFETを備えることによりしきい電圧
のユニツト間での変化が大きく減少される。この
新しいFETの製造において、FETのソース及び
ドレイン領域を作るために第１のイオン注入が行
なわれ、次にFETの実効短チヤンネルを作るた
めに第２の非常に浅いイオン注入がソース領域に
行なわれる。FETのチヤンネルはソース及びド
レインの深さのわずかに何分の１かのみ注入され
るので、実効チヤンネルの長さ方向に沿つて均一
に保たれる。FETに浅い実効チヤンネルを使用
することに関連して述べられる方法において、注
入ステツプを使用することにより、しきい電圧の
すぐれた製造における制御が可能になると共に、
重大な寄生容量を減少させることができる。
それゆえに、本発明の目的は、新しいタイプの
FETを提供することである。
FETを提供することである。
本発明の他の目的は、FETの新しい形成方法
を提供することである。
を提供することである。
さらに本発明の目的は、モノリシツクなチツプ
上で他の装置と一緒に製造できるFETを提供す
ることである。
上で他の装置と一緒に製造できるFETを提供す
ることである。
第１図は、励起電位ＶDDと大地との間で直列に
デイプレツシヨン・モードのFET８に接続され
たエンハンスメント・モードのFET６を示す。
第２図は、前記米国特許により作られた上記回路
を含むチツプの断面図である。示されているよう
に、２つの装置についてＮ＋のソース及びドレイ
ン拡散領域１２，１３及び１４を有する〓物質の
基板１０により、回路は形成されている。エンハ
ンスメント・モードのＤ／MOSタイプの装置の
ソース拡散領域を囲んで、上記装置の実効チヤン
ネルを提供するP-拡散領域１６が存在する。
デイプレツシヨン・モードのFET８に接続され
たエンハンスメント・モードのFET６を示す。
第２図は、前記米国特許により作られた上記回路
を含むチツプの断面図である。示されているよう
に、２つの装置についてＮ＋のソース及びドレイ
ン拡散領域１２，１３及び１４を有する〓物質の
基板１０により、回路は形成されている。エンハ
ンスメント・モードのＤ／MOSタイプの装置の
ソース拡散領域を囲んで、上記装置の実効チヤン
ネルを提供するP-拡散領域１６が存在する。
第３図は、第２図のエンハンスメント・モード
のＤ／MOSタイプのFETに関する不純物濃度の
プロフイールであり、そこにはFETのソース開
孔端からドレイン開孔端までシリコン表面に沿つ
た距離がｘ軸にプロツトされ、一方装置の不純物
濃度がｙ軸にプロツトされている。第２図のＤ／
MOSFETのしきい電圧ＶTEは、Ｎ＋とP-拡散領
域の交点ＡのP-不純物濃度により決まる。現在
の拡散プロセスでは、Ｎ＋及びP-拡散領域の両
方の不純物濃度プロフイールが時間により変化す
るので、交点ＡでのP-不純物濃度の大きさを制
御することは困難である。
のＤ／MOSタイプのFETに関する不純物濃度の
プロフイールであり、そこにはFETのソース開
孔端からドレイン開孔端までシリコン表面に沿つ
た距離がｘ軸にプロツトされ、一方装置の不純物
濃度がｙ軸にプロツトされている。第２図のＤ／
MOSFETのしきい電圧ＶTEは、Ｎ＋とP-拡散領
域の交点ＡのP-不純物濃度により決まる。現在
の拡散プロセスでは、Ｎ＋及びP-拡散領域の両
方の不純物濃度プロフイールが時間により変化す
るので、交点ＡでのP-不純物濃度の大きさを制
御することは困難である。
本発明よると、短チヤンネルのエンハンスメン
トFETが、短チヤンネルを生じるためにソース
領域に多数ステツプの拡散を用いることなく形成
される。第４及び第５図に示されているように、
Ｎ＋のソース及びドレイン領域１８，１９及び２
０が１プロセス・ステツプの間に〓基板２１内に
イオン注入され、それから後のプロセス・ステツ
プで、P-のチヤンネル領域２２がエンハンスメ
ントFETのソース領域に隣接する領域にイオン
注入される。この短チヤンネルFETの濃度プロ
フイールは第６図に示されている。図から明らか
なように、P-領域２２の濃度プロフイールはシ
リコン表面に沿つて交点Ａでの及びその回りで均
一である。これは、イオン注入技術の現状では基
板に導入される不純物濃度について非常に正確な
制御が可能だからである。さらに、以下に述べら
れるプロセス手順は、特にイオン注入に続く高温
熱サイクルを避けるように組まれているのでイオ
ン注入後に不純物の濃度プロフイールはほとんど
不変である。この結果、エンハンスメントFET
のしきい電圧ＶTEは実質的にユニツト間で不変の
ままである。その上、拡散ステツプの代わりにイ
オン注入ステツツプを用いることは、実効チヤン
ネル長の制御をより確実にする。さらに、P-チ
ヤンネルの注入がソース領域の深さのわずかに何
分の１かに過ぎないように制限される結果、ソー
スと基板の容量はドレインと基板の容量と同じ範
囲にまで最小にされる。
トFETが、短チヤンネルを生じるためにソース
領域に多数ステツプの拡散を用いることなく形成
される。第４及び第５図に示されているように、
Ｎ＋のソース及びドレイン領域１８，１９及び２
０が１プロセス・ステツプの間に〓基板２１内に
イオン注入され、それから後のプロセス・ステツ
プで、P-のチヤンネル領域２２がエンハンスメ
ントFETのソース領域に隣接する領域にイオン
注入される。この短チヤンネルFETの濃度プロ
フイールは第６図に示されている。図から明らか
なように、P-領域２２の濃度プロフイールはシ
リコン表面に沿つて交点Ａでの及びその回りで均
一である。これは、イオン注入技術の現状では基
板に導入される不純物濃度について非常に正確な
制御が可能だからである。さらに、以下に述べら
れるプロセス手順は、特にイオン注入に続く高温
熱サイクルを避けるように組まれているのでイオ
ン注入後に不純物の濃度プロフイールはほとんど
不変である。この結果、エンハンスメントFET
のしきい電圧ＶTEは実質的にユニツト間で不変の
ままである。その上、拡散ステツプの代わりにイ
オン注入ステツツプを用いることは、実効チヤン
ネル長の制御をより確実にする。さらに、P-チ
ヤンネルの注入がソース領域の深さのわずかに何
分の１かに過ぎないように制限される結果、ソー
スと基板の容量はドレインと基板の容量と同じ範
囲にまで最小にされる。
第７乃至第１６図では、どのように本発明の短
チヤンネルエンハンスメント・モードのFETが
デイプレツシヨン・モードのFETと同時に製造
できるかを示している。第７図は20乃至100Ω−
cmの典型的な抵抗率を有する〓タイプのシリコン
基板２４を示している。この基板の上にほぼ300
Åの熱SiO2層２６が成長され、続いてSiO2層２
６の上に、各々300Å、8500KÅ及び1000KÅの
典型的な厚さを有するSi3N4層２８、多結晶シリ
コン層３０及び熱分解SiO2層３２が付着され
る。
チヤンネルエンハンスメント・モードのFETが
デイプレツシヨン・モードのFETと同時に製造
できるかを示している。第７図は20乃至100Ω−
cmの典型的な抵抗率を有する〓タイプのシリコン
基板２４を示している。この基板の上にほぼ300
Åの熱SiO2層２６が成長され、続いてSiO2層２
６の上に、各々300Å、8500KÅ及び1000KÅの
典型的な厚さを有するSi3N4層２８、多結晶シリ
コン層３０及び熱分解SiO2層３２が付着され
る。
第８図に示されているように、熱分解SiO2及
び多結晶シリコンの層３２及び３０を選択的に食
刻するために、通常のフオトリングラフイが用い
られる。それから、第９図に示されているよう
に、残留SiO2層３２が浸漬食刻により取り除か
れ、そしてSi3N4層２８及びSiO2層２６はフオト
リソグラフイ的にマスクされ、選択的に食刻され
る。好ましくは反応性イオン食刻を用いると良
い。これにより、依然としてSi3N4及びSiO2層で
覆われた基板２４の長方形部分が残ることにな
り、そしてその長方形部分は部分的に多結晶シリ
コン３０の２つのストライプで覆われている。
び多結晶シリコンの層３２及び３０を選択的に食
刻するために、通常のフオトリングラフイが用い
られる。それから、第９図に示されているよう
に、残留SiO2層３２が浸漬食刻により取り除か
れ、そしてSi3N4層２８及びSiO2層２６はフオト
リソグラフイ的にマスクされ、選択的に食刻され
る。好ましくは反応性イオン食刻を用いると良
い。これにより、依然としてSi3N4及びSiO2層で
覆われた基板２４の長方形部分が残ることにな
り、そしてその長方形部分は部分的に多結晶シリ
コン３０の２つのストライプで覆われている。
第１０図に示されているように、熱SiO2層３
４が基板２４の露出された表面上とまた多結晶シ
リコン層３０の頂上部及び側壁の表面上で成長さ
れて、プロセス中に多結晶シリコン層の１部分を
酸化する。最初の多結晶シリコン層３０の酸化さ
れなかつた部分は第１０図では３１と示されてい
る。SiO2層３４は、多結晶シリコン層３１の側
壁上で成長したものがSi3N4層２８の露出した表
面に重なる所を除いて、露出したSi3N4層２８の
上には覆われない。多結晶シリコン層の頂上部及
び側壁の両方の上のSiO2層３４の厚さは、エン
ハンスメントFETの所望の実効チヤンネル長に
等しくなるように設計される。典型的な値は１μ
である。
４が基板２４の露出された表面上とまた多結晶シ
リコン層３０の頂上部及び側壁の表面上で成長さ
れて、プロセス中に多結晶シリコン層の１部分を
酸化する。最初の多結晶シリコン層３０の酸化さ
れなかつた部分は第１０図では３１と示されてい
る。SiO2層３４は、多結晶シリコン層３１の側
壁上で成長したものがSi3N4層２８の露出した表
面に重なる所を除いて、露出したSi3N4層２８の
上には覆われない。多結晶シリコン層の頂上部及
び側壁の両方の上のSiO2層３４の厚さは、エン
ハンスメントFETの所望の実効チヤンネル長に
等しくなるように設計される。典型的な値は１μ
である。
マスクとしてSiO2層３４を用いて、燐のよう
なＮ＋タイプの不純物が、第１１図に示されてい
るようにエンハンスメント及びデイプレツシヨ
ン・モードのFETのソース及びドレイン領域３
５を形成するために、約0.7μの接合の深さまで
基板にイオン注入される。燐の２つの連続する注
入についての典型的な適するドーズ及びエネルギ
ーは、(a)３×1015イオン／cm2で400KeVと(b)５×
1015イオン／cm2で150KeVである。SiO2層２６及
びSi3N4層２８の厚さに加えてソース及びドレイ
ンの接合の深さは、計画的にSiO2層３４の厚さ
よりも小さくする。
なＮ＋タイプの不純物が、第１１図に示されてい
るようにエンハンスメント及びデイプレツシヨ
ン・モードのFETのソース及びドレイン領域３
５を形成するために、約0.7μの接合の深さまで
基板にイオン注入される。燐の２つの連続する注
入についての典型的な適するドーズ及びエネルギ
ーは、(a)３×1015イオン／cm2で400KeVと(b)５×
1015イオン／cm2で150KeVである。SiO2層２６及
びSi3N4層２８の厚さに加えてソース及びドレイ
ンの接合の深さは、計画的にSiO2層３４の厚さ
よりも小さくする。
さてフオトレジスト層が現像されて用いられ、
チヤンネル・ストツパー領域を形成するためにホ
ウ素のようなP-タイプの不純物の層３６を設け
るために、イオン注入が用いられる。チヤンネ
ル・ストツパー領域中のホウ素についての典型的
な適するドーズ及びエネルギーは、各々８×1011
イオン／cm2及び400KeVである。チヤンネル・ス
トツパーのイオン注入ステツプが完了すると、
“フイールド”領域のSiO2を覆うためにフオトレ
ジストが現像されて用いられ、多結晶シリコン層
３１を覆つているSiO2層３４は食刻して取り除
かれる。フオトレジストは取り除かれ、短チヤン
ネル領域及びチヤンネル領域の直ぐ近くのエンハ
ンスメントFETのソース領域の部分を除く領域
を覆うために、新しいフオトレジスト層３８が現
像されて用いられる。さて基板にホウ素のような
P-タイプの不純物層４０を設けるために、イオ
ン注入が用いられる（第１２図参照）。エンハン
スメントFETのこの“実効”チヤンネル領域に
注入されるホウ素についての典型的な適するドー
ズ及びエネルギーは、各々６×1010イオン／cm2及
び20KeVである。エンハンスメントFETの非常
にドーブされたＮ＋ソース領域に注入されるP-
タイプの不純物は過剰補償することになる。
チヤンネル・ストツパー領域を形成するためにホ
ウ素のようなP-タイプの不純物の層３６を設け
るために、イオン注入が用いられる。チヤンネ
ル・ストツパー領域中のホウ素についての典型的
な適するドーズ及びエネルギーは、各々８×1011
イオン／cm2及び400KeVである。チヤンネル・ス
トツパーのイオン注入ステツプが完了すると、
“フイールド”領域のSiO2を覆うためにフオトレ
ジストが現像されて用いられ、多結晶シリコン層
３１を覆つているSiO2層３４は食刻して取り除
かれる。フオトレジストは取り除かれ、短チヤン
ネル領域及びチヤンネル領域の直ぐ近くのエンハ
ンスメントFETのソース領域の部分を除く領域
を覆うために、新しいフオトレジスト層３８が現
像されて用いられる。さて基板にホウ素のような
P-タイプの不純物層４０を設けるために、イオ
ン注入が用いられる（第１２図参照）。エンハン
スメントFETのこの“実効”チヤンネル領域に
注入されるホウ素についての典型的な適するドー
ズ及びエネルギーは、各々６×1010イオン／cm2及
び20KeVである。エンハンスメントFETの非常
にドーブされたＮ＋ソース領域に注入されるP-
タイプの不純物は過剰補償することになる。
第１３図に示されているように、残留多結晶シ
リコン層３１が浸漬食刻により取り除かれ、Ｎ＋
にドープされた多結晶シリコン４２及び熱分解
SiO2層４４の新しい層が、全表面上に付着され
る。層４２及び４４の厚さは各々ほぼ8000Å及び
1000Åである。望むならば、残留窒化シリコン層
２８は層４２及び４４の付着前に浸漬食刻により
取り除くことができる。
リコン層３１が浸漬食刻により取り除かれ、Ｎ＋
にドープされた多結晶シリコン４２及び熱分解
SiO2層４４の新しい層が、全表面上に付着され
る。層４２及び４４の厚さは各々ほぼ8000Å及び
1000Åである。望むならば、残留窒化シリコン層
２８は層４２及び４４の付着前に浸漬食刻により
取り除くことができる。
それから新たに付着された層４２及び４４は、
第１４図に示されているようにエンハンスメント
及びデイプレツシヨンFETの多結晶シリコン
層・ゲートを決めるために、選択的に食刻され
る。その後にほぼ5000Åの厚さの熱分解SiO2層
４６が第１５図に示されているように全表面に付
着される。
第１４図に示されているようにエンハンスメント
及びデイプレツシヨンFETの多結晶シリコン
層・ゲートを決めるために、選択的に食刻され
る。その後にほぼ5000Åの厚さの熱分解SiO2層
４６が第１５図に示されているように全表面に付
着される。
そして、フオトリソグラフイが多結晶シリコン
層・ゲート４２及びソースとドレイン領域３５へ
の金属接点のための領域を選択的に食刻するため
に用いられる。アルミニウムのような約１μの厚
さの金属４８が付着され、相互接続のパターンが
フオトリソグラフイにより金属フイルムに形成さ
れる。金属をアニールすると、基板の処理は表面
安定化、チツプ・ダイシング等の通常の手順を用
いて終了される。
層・ゲート４２及びソースとドレイン領域３５へ
の金属接点のための領域を選択的に食刻するため
に用いられる。アルミニウムのような約１μの厚
さの金属４８が付着され、相互接続のパターンが
フオトリソグラフイにより金属フイルムに形成さ
れる。金属をアニールすると、基板の処理は表面
安定化、チツプ・ダイシング等の通常の手順を用
いて終了される。
上記手順では、エンハンスメントFETの実効
チヤネル長は多結晶シリコン層３０の側壁上に成
長した熱SiO2層３４の厚さに等しい。これは、
一旦不純物が注入されると、全ての続く加熱サイ
クルが大体800乃至850℃の低い温度で行なわれる
結果、実質的に不純物の拡散移動は存在しないか
らである。当分野の技術の現状では、熱SiO2層
３４の厚さ及びこれゆえにエンハンスメント
FETの実効チヤンネル長は、ミクロンあるいは
サブミクロンの値まで非常に正確に簡単に制御で
きる。
チヤネル長は多結晶シリコン層３０の側壁上に成
長した熱SiO2層３４の厚さに等しい。これは、
一旦不純物が注入されると、全ての続く加熱サイ
クルが大体800乃至850℃の低い温度で行なわれる
結果、実質的に不純物の拡散移動は存在しないか
らである。当分野の技術の現状では、熱SiO2層
３４の厚さ及びこれゆえにエンハンスメント
FETの実効チヤンネル長は、ミクロンあるいは
サブミクロンの値まで非常に正確に簡単に制御で
きる。
次の実施例は、フイールドSiO2が部分的に埋
設されるというよりもむしろ完全に埋設され、そ
してチヤンネル・ストツピング領域を形成するプ
ロセス・ステツプにおけるフオトリソグラフイの
必要が省略できることを除けば、先に述べたもの
と同じである。第１７図に示されているように、
約300Åの厚さの熱SiO2層５０が約20乃至100Ω
−cmの抵抗率の〓タイプのシリコン基板５２上に
成長される。それから、300ÅのSi3N4層５４が
SiO2層上に付着される。フオトレジスト５５が
付着され現像されて、マスクとして用いられる。
それから反応性イオン食刻が、Si3N4層５４、
SiO2層５０及び露出されるシリコン５２を食刻
して露出される領域を約5500Åの深さにするため
に用いられる。フオトレジストを残したまま、露
出したシリコン内にホウ素のようなＰタイプの不
純物を設けるために、イオン注入が用いられる。
ウエハの全プロセスの最終段階で、Ｐタイプの
“チヤンネル・ストツピング”領域５６がフイー
ルドSiO2及びシリコン基板の界面で典型的な濃
度３×1016原子／c.c.を有するようにするために、
注入のドーズ及びエネルギーが選択される。
設されるというよりもむしろ完全に埋設され、そ
してチヤンネル・ストツピング領域を形成するプ
ロセス・ステツプにおけるフオトリソグラフイの
必要が省略できることを除けば、先に述べたもの
と同じである。第１７図に示されているように、
約300Åの厚さの熱SiO2層５０が約20乃至100Ω
−cmの抵抗率の〓タイプのシリコン基板５２上に
成長される。それから、300ÅのSi3N4層５４が
SiO2層上に付着される。フオトレジスト５５が
付着され現像されて、マスクとして用いられる。
それから反応性イオン食刻が、Si3N4層５４、
SiO2層５０及び露出されるシリコン５２を食刻
して露出される領域を約5500Åの深さにするため
に用いられる。フオトレジストを残したまま、露
出したシリコン内にホウ素のようなＰタイプの不
純物を設けるために、イオン注入が用いられる。
ウエハの全プロセスの最終段階で、Ｐタイプの
“チヤンネル・ストツピング”領域５６がフイー
ルドSiO2及びシリコン基板の界面で典型的な濃
度３×1016原子／c.c.を有するようにするために、
注入のドーズ及びエネルギーが選択される。
それからフオトレジスト５５が取り除かれ、
500ÅのSiO2層５８が第１８図に示されているよ
うに露出したシリコン上に付着される。その後
に、約8.5KÅの多結晶シリコン層６０及び約1K
Åの熱分解SiO2層６２が付着される。プロセス
の残りの部分は、チヤンネル・ストツピング領域
に関するステツプを省略していることを除けば、
第８乃至第１６図に関連して先に述べたと同じで
ある。
500ÅのSiO2層５８が第１８図に示されているよ
うに露出したシリコン上に付着される。その後
に、約8.5KÅの多結晶シリコン層６０及び約1K
Åの熱分解SiO2層６２が付着される。プロセス
の残りの部分は、チヤンネル・ストツピング領域
に関するステツプを省略していることを除けば、
第８乃至第１６図に関連して先に述べたと同じで
ある。
以上、同じチツプ上で他の装置から分離された
領域内にエンハンスメント及びデイプレツシヨ
ン・モードの装置を作る２つの異なる方法が述べ
られた。同じチツプ上の他の装置は、上記の２つ
の装置と同じか又は異なつていても良い。
領域内にエンハンスメント及びデイプレツシヨ
ン・モードの装置を作る２つの異なる方法が述べ
られた。同じチツプ上の他の装置は、上記の２つ
の装置と同じか又は異なつていても良い。
第１図は、直列に接続された２つのFETの回
路ダイヤグラムである。第２図は、第１図の回路
を含む半導体チツプの一部分の断面図であり、装
置のうちの１つは先行技術によるＤ／MOSトラ
ンジスタである。第３図は、第２図の半導体チツ
プに関する不純物濃度のプロフイールである。第
４図は、トラジスタのうちの１つが本発明による
短チヤンネルFETである、第１図の回路を含む
半導体チツプの一部分の平面図である。第５図
は、第４図のライン５―５に沿つた断面図であ
る。第６図は、第４図及び第５図の半導体チツプ
に関する不純物濃度のプロフイールである。第７
乃至第１６図は、本発明によるFETの形成プロ
セスを示した断面図である。第１７及び第１８図
は、本発明による代わりのFETの形成プロセス
を示す断面図である。 １８…ソース領域、１９…ドレイン領域、２２
…実効チヤンネル領域。
路ダイヤグラムである。第２図は、第１図の回路
を含む半導体チツプの一部分の断面図であり、装
置のうちの１つは先行技術によるＤ／MOSトラ
ンジスタである。第３図は、第２図の半導体チツ
プに関する不純物濃度のプロフイールである。第
４図は、トラジスタのうちの１つが本発明による
短チヤンネルFETである、第１図の回路を含む
半導体チツプの一部分の平面図である。第５図
は、第４図のライン５―５に沿つた断面図であ
る。第６図は、第４図及び第５図の半導体チツプ
に関する不純物濃度のプロフイールである。第７
乃至第１６図は、本発明によるFETの形成プロ
セスを示した断面図である。第１７及び第１８図
は、本発明による代わりのFETの形成プロセス
を示す断面図である。 １８…ソース領域、１９…ドレイン領域、２２
…実効チヤンネル領域。
Claims (1)
- １ 半導体基板の表面に絶縁層を形成し、前記絶
縁層の上に多結晶シリコン層を所定のパターンに
形成し、前記多結晶シリコン層の表面に所定の厚
さの二酸化シリコン層を形成し、前記二酸化シリ
コン層をマスクとして用いて第１導電型の不純物
を前記半導体基板にイオン注入することによりソ
ース領域及びドレイン領域を形成し、前記二酸化
シリコン層を除去し、前記多結晶シリコン層をマ
スクとして用いて第２導電型の不純物を前記第１
導電型の不純物よりも浅く前記半導体基板にイオ
ン注入することにより実効チヤンネル領域を形成
し、前記実効チヤンネル領域の上にゲート電極を
形成することを含む電界効果トランジスタの形成
方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/041,023 US4294002A (en) | 1979-05-21 | 1979-05-21 | Making a short-channel FET |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55154771A JPS55154771A (en) | 1980-12-02 |
| JPS626671B2 true JPS626671B2 (ja) | 1987-02-12 |
Family
ID=21914298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2928380A Granted JPS55154771A (en) | 1979-05-21 | 1980-03-10 | Method of forming field effect transistor |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4294002A (ja) |
| EP (1) | EP0019119A3 (ja) |
| JP (1) | JPS55154771A (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4329186A (en) * | 1979-12-20 | 1982-05-11 | Ibm Corporation | Simultaneously forming fully implanted DMOS together with enhancement and depletion mode MOSFET devices |
| GB2084794B (en) * | 1980-10-03 | 1984-07-25 | Philips Electronic Associated | Methods of manufacturing insulated gate field effect transistors |
| JPS5787174A (en) * | 1980-11-20 | 1982-05-31 | Seiko Epson Corp | Semiconductor integrated circuit device |
| US4329773A (en) * | 1980-12-10 | 1982-05-18 | International Business Machines Corp. | Method of making low leakage shallow junction IGFET devices |
| US4413402A (en) * | 1981-10-22 | 1983-11-08 | Advanced Micro Devices, Inc. | Method of manufacturing a buried contact in semiconductor device |
| US4419809A (en) * | 1981-12-30 | 1983-12-13 | International Business Machines Corporation | Fabrication process of sub-micrometer channel length MOSFETs |
| US4464824A (en) * | 1982-08-18 | 1984-08-14 | Ncr Corporation | Epitaxial contact fabrication process |
| US4566175A (en) * | 1982-08-30 | 1986-01-28 | Texas Instruments Incorporated | Method of making insulated gate field effect transistor with a lightly doped drain using oxide sidewall spacer and double implantations |
| US4679303A (en) * | 1983-09-30 | 1987-07-14 | Hughes Aircraft Company | Method of fabricating high density MOSFETs with field aligned channel stops |
| JPS63119574A (ja) * | 1986-11-07 | 1988-05-24 | Toshiba Corp | 半導体装置の製造方法 |
| GB2206993A (en) * | 1987-06-08 | 1989-01-18 | Philips Electronic Associated | A method of manufacturing a semiconductor device |
| JP3530414B2 (ja) | 1999-03-26 | 2004-05-24 | 三洋電機株式会社 | 半導体装置 |
| JP2006202810A (ja) * | 2005-01-18 | 2006-08-03 | Sharp Corp | 横型二重拡散型ｍｏｓトランジスタおよびその製造方法 |
| DE102014213303B4 (de) | 2014-07-09 | 2019-11-07 | Adidas Ag | Multifunktionaler Outdoor-Schuh, insbesondere Bergschuh, Berglaufschuh, Trailrunning-Schuh oder Kletterschuh, sowie Verfahren zu seiner Herstellung |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52117586A (en) * | 1976-03-30 | 1977-10-03 | Nec Corp | Semiconductor device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3996655A (en) * | 1973-12-14 | 1976-12-14 | Texas Instruments Incorporated | Processes of forming insulated gate field effect transistors with channel lengths of one micron in integrated circuits with component isolated and product |
| US4038107B1 (en) * | 1975-12-03 | 1995-04-18 | Samsung Semiconductor Tele | Method for making transistor structures |
| US4078947A (en) * | 1976-08-05 | 1978-03-14 | International Business Machines Corporation | Method for forming a narrow channel length MOS field effect transistor |
| US4173818A (en) * | 1978-05-30 | 1979-11-13 | International Business Machines Corporation | Method for fabricating transistor structures having very short effective channels |
| US4208780A (en) * | 1978-08-03 | 1980-06-24 | Rca Corporation | Last-stage programming of semiconductor integrated circuits including selective removal of passivation layer |
| DE2912535C2 (de) * | 1979-03-29 | 1983-04-07 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zur Herstellung eines MIS-Feldeffekt-Transistors mit einstellbarer, extrem kurzer Kanallänge |
-
1979
- 1979-05-21 US US06/041,023 patent/US4294002A/en not_active Expired - Lifetime
-
1980
- 1980-03-10 JP JP2928380A patent/JPS55154771A/ja active Granted
- 1980-04-25 EP EP80102234A patent/EP0019119A3/en not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52117586A (en) * | 1976-03-30 | 1977-10-03 | Nec Corp | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0019119A3 (en) | 1983-01-19 |
| JPS55154771A (en) | 1980-12-02 |
| EP0019119A2 (en) | 1980-11-26 |
| US4294002A (en) | 1981-10-13 |
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