JP3530414B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、エレクトレットコ
ンデンサマイクを駆動するために用いて好適な、半導体
装置に関するものである。
【０００２】
【従来の技術】コンデンサマイクロホン（ＥＣＭ）は、
音声などの空気振動を容量値の変化という電気信号に変
換するための素子である。その出力信号は極めて微弱な
ものであり、これを増幅するための素子には、入力イン
ピーダンスが高く、高ゲインが得られ、且つ低ノイズで
あるという特性が求められる。
【０００３】斯かる要求に適切な素子として、接合型Ｆ
ＥＴ素子（Ｊ−ＦＥＴ）や、ＭＯＳ型ＦＥＴ素子等があ
げられる。このうちＪ−ＦＥＴ素子は、ＢＩＰ型ＩＣに
集積化が容易である等の特徴を有している。（例えば、
特開昭５８−１９７８８５号）。
【０００４】図７にこの種のＪ−ＦＥＴ（Ｐチャネル
型）装置を示した。まずＰ型の半導体基板１には、Ｎ型
のエピタキシャル層２が積層され、この間には、Ｎ＋型
の埋込層３が形成されている。この埋込層３を囲むよう
にＰ＋型の分離領域４がエピタキシャル層２表面から半
導体基板１に貫通して形成され、島領域５を形成してい
る。
【０００５】また島領域５の表面には、Ｎ＋型のトップ
ゲート領域６が形成され、このトップゲート領域６の下
層には、Ｐ型のチャネル領域７が形成されている。前記
チャネル領域の両端には、Ｐ型のソース領域８、Ｐ型の
ドレイン領域９が形成され、外側には高濃度のゲートコ
ンタクト領域１０が形成されている。
【０００６】更に、絶縁膜を介して、ソース電極１１
Ｓ、ドレイン電極１１Ｄおよびゲート電極１１Ｇが形成
されて、Ｐチャネル型のＪ−ＦＥＴとして構成される。
【０００７】ゲート領域にＰＮ接合が形成されているた
めここを逆バイアスし、空乏層の大小によりドレイン電
流の制御を行っている。
【０００８】また、集積化した場合は、他の島領域５に
は、Ｐ型のベース領域１２とＮ＋型のエミッタ領域１３
及びＮ＋型のコレクタコンタクト領域１４を形成してい
る。ＮＰＮトランジスタ等の素子は、Ｊ−ＦＥＴが受け
た信号を処理する集積回路網を構成する。
【０００９】
【発明が解決しようとする課題】しかしながら、斯かる
素子をエレクトレットマイクコンデンサの信号増幅用途
に用いるときは、半導体集積回路上に電極パッドよりも
遙かに大きな面積の拡張電極１５を設けることを要求さ
れる場合がある。
【００１０】この様な場合、絶縁膜１６を挟んで拡張電
極１５とエピタキシャル層２とで形成される容量Ｃ１、
およびエピタキシャル層２と基板１とで形成されるＰＮ
接合容量Ｃ２とが寄生的に発生し、これらが基板バイア
スした接地電位ＧＮＤに接続される。これらの容量値は
数十ｐＦにも達し、決して無視できないレベルの値とな
る。
【００１１】図８に容量Ｃ１、Ｃ２を含めた回路図を示
した。エレクトレットコンデンサマイクＥＣＭの一端が
Ｊ−ＦＥＴ１７のゲート（入力端子）に接続され、Ｊ−
ＦＥＴ１７のソースが接地され、ドレインが出力端子Ｏ
ＵＴに接続される。出力端子ＯＵＴは、同一基板上に形
成されたＮＰＮトランジスタ等からなる集積回路網に接
続される。そして、Ｊ−ＦＥＴ１７のゲートと接地電位
ＧＮＤとの間に、上記した容量Ｃ１、Ｃ２が直列接続さ
れる。すると、エレクトレットコンデンサマイクＥＣＭ
から出力された信号が容量Ｃ１、Ｃ２を介して接地電位
ＧＮＤに流出し（図示電流ｉ）、Ｊ−ＦＥＴ１７のゲー
トに印加される信号レベルが低下して、好ましい出力電
圧が得られないという欠点があった。
【００１２】更に、製造過程に於いて入力トランジスタ
の特性を試験測定するためのテストパッドを接続する場
合がある。図９を参照して、テストパッド１８は入力Ｊ
−ＦＥＴのゲート電極１１Ｇに接続されて出荷前に該Ｊ
−ＦＥＴの動作を確認する為のものであり、拡張電極１
５と同様に絶縁膜１６上に延在される。テストパッド１
８は通常、集積回路網の入出力パッドと同様に１辺が１
００〜３００μｍの矩形形状を有し、その下部はＰ＋分
離領域４が延在する。このため、テストパッド１８とＰ
＋分離領域４との寄生容量Ｃ３が発生し、これが図８に
示したように容量Ｃ１、Ｃ２と並列接続されるので、接
地電位ＧＮＤへの漏れ電流が更に増大する欠点があっ
た。
【００１３】
【課題を解決するための手段】本発明は前述の課題に鑑
みて成され、半導体基板と、前記基板に集積化した集積
回路網と、前記集積回路網の入力トランジスタの入力端
子に接続された、前記入力トランジスタをテストするた
めの第１のボンディングパッドと、前記集積回路網の入
出力端子となる第２のボンディングパッドとを具備し、
前記第２のボンディングパッドの面積に対して前記第１
のボンディングパッドの面積を小さくしたことを特徴と
するものである。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を詳細
に説明する。
【００１５】図１は本発明の半導体装置を示す断面図で
ある。電界効果トランジスタＪ−ＦＥＴとしてＮチャネ
ル型の素子を形成し、更にはＮＰＮトランジスタと共に
同一基板上に集積化したものである。
【００１６】図中、符号２１は単結晶シリコン半導体基
板を示す。一般的なバイポーラ型集積回路に用いられる
基板の比抵抗が２〜４Ω・ｃｍ程度、高い場合でも４０
〜６０Ω・ｃｍであるのに対して、この半導体基板２１
は比抵抗が１００〜５０００Ω・ｃｍと高いものを用い
ている。
【００１７】半導体基板２１の表面にはＮ＋埋め込み層
２２を形成し、その上に形成したＮ型のエピタキシャル
層２３をＰ＋分離領域２４で接合分離して複数の島領域
２５を形成する。島領域２５の１つには、Ｎ＋埋め込み
層２２に重畳してＰ＋埋め込み層２６が設けられ、Ｐ＋
埋め込み層２６は島領域２５の表面から拡散により形成
したＰウェル領域２７と連結している。Ｐウェル領域２
７の表面には、Ｎ型のチャネル領域２８とＰ＋型のトッ
プゲート領域２９を設け、チャネルを構成するＮ型チャ
ネル領域２８をエピタキシャル層２３表面から下方に埋
め込んでいる。Ｐウェル領域２７がバックゲートとな
る。
【００１８】チャネル領域２８とトップゲート領域２９
の端部に重畳して、ウェル領域２７の低濃度拡散表面を
覆うように、Ｐ＋型のゲートコンタクト領域３０が形成
される。更に、チャネル領域２８を貫通するようにし
て、Ｎ＋型のソース領域３１とドレイン領域３２とが形
成される。このトランジスタは、ゲートに印加される電
位に応じてチャネル領域２８内に空乏層を形成し、ソー
ス・ドレイン間のチャネル電流を制御する。符号３３が
ソース電極、符号３４がドレイン電極、同じく符号３５
がゲート電極である。
【００１９】他方の島領域２５には、表面にＰ型のベー
ス領域３６を形成し、ベース領域３６の表面にＮ＋エミ
ッタ領域３７を形成して、島領域２５をコレクタとする
ＮＰＮトランジスタとする。符号３８はＮ＋コレクタコ
ンタクト領域である。また、符号３９はエミッタ電極、
符号４０はベース電極、符号４１はコレクタ電極であ
る。
【００２０】これらの電極群は、対応する各拡散領域の
表面にオーミック接触すると共に、エピタキシャル層２
３表面を被覆するシリコン酸化膜４２の上を延在し、各
回路素子間を接続して集積回路網を形成する。このう
ち、Ｊ−ＦＥＴのゲートに接続されるゲート電極３５
は、酸化膜４２の上を拡張されて、例えば直径が１．０
〜１．５ｍｍの円形パターンからなる拡張電極４３に連
続する。拡張電極４３が、エレクトレットコンデンサマ
イクに接続される。
【００２１】拡張電極４３の下部は、酸化膜４２を挟ん
でＰ＋分離領域２４で囲まれた島領域２５の一つが位置
し、更にその下部には高比抵抗の半導体基板２１が位置
する。Ｎ＋埋め込み層２２は設けない。また、回路素子
を収納することもない。そして、拡張電極４３の下部を
除く半導体基板２１の表面には、半導体基板２１の比抵
抗よりも低い比抵抗が得られるように、Ｐ型の拡散領域
４４を形成している。これによって、Ｐ＋分離領域２４
はエピタキシャル層２３表面からＰ型拡散領域４４に達
している。
【００２２】拡散領域４４は、従来の半導体基板が受け
持っていた役割を担うものとして形成されている。拡散
深さを１０〜２０μｍとし、ピークの不純物濃度で１Ｅ
１６atoms／ｃｍ−３程度、比抵抗ρが１乃至４Ω・ｃ
ｍ程度のプロファイルを持つ拡散領域とする。この程度
の高不純物濃度の拡散領域を設けることにより、島領域
２５と島領域２５との間のリーク電流等を防止する。ま
た、拡散領域４４に対して接合分離するために与える接
地電位ＧＮＤは、Ｐ＋分離領域２４の表面に形成した電
極４５によって、分離領域２４を介して供給するように
構成している。拡張電極４４下部の島領域２５は電位を
印加しないフローティング状態で利用する構成としてい
る。同じくＪ−ＦＥＴ素子を形成した島領域２５自体も
フローティング状態で利用する構成とした。なお、半導
体基板２１は２００〜４００μｍもの厚みを有してい
る。また、基板２１の裏面電極に接地電位を印加するか
は任意である。
【００２３】集積回路網には、各々の入出力部分にアル
ミ電極からなる電極パッドが設けられる。その１つとし
て、電極４５にＧＮＤ用のボンディングパッド５３が接
続される。ＧＮＤパッド５３は１辺が１００〜３００μ
ｍの矩形形状を具備し、拡張電極４３と同様に絶縁膜４
２の上を延在するように形成される。他の電極パッド群
も同様である。更に、ゲート電極３５に連続して、拡張
電極４３とは別に、試験用のテストパッド５４が形成さ
れる。テストパッド５４は、１辺が５０〜１５０μと、
他の電極パッドよりは小さく形成されている。基本的な
構造は図９に示したものと同等である。これらのパッド
群は、半導体チップの周辺部分に配置されている。
【００２４】図２は、この半導体装置の全体像を示す平
面図である。チップサイズが略２．５×３．０ｍｍ程度
の半導体チップ５０のほぼ中央部分に、直径が１．０〜
１．５ｍｍ程度の拡張電極４３が設けられており、その
周辺部を取り囲むようにして、集積回路網を形成する各
種の能動素子、受動素子が配置されている。Ｊ−ＦＥＴ
素子５１のゲート電極３５は電極５２によって拡張電極
４３に接続されている。半導体チップ５０の周辺部に
は、外部接続用のボンディングパッド５３が複数個配置
されている。ボンディングパッドパッド５３は、１辺が
１００〜３００μｍの正方形を有する。更に試験用のテ
ストパッド５４が、Ｊ−ＦＥＴ素子５１のゲート電極３
５に電極５５によって接続されている。他のホンディン
グパッド５３の大きさに対して、テストパッド５４は１
辺の大きさが５０〜１５０μｍと小さく形成されてい
る。テストパッド５４自体は、ボンディングワイヤが接
続されるものではなく、ウェハ前工程レベルで製造が終
了した際に、該テストパッド５４を用いてＪ−ＦＥＴ素
子５１の素子特性を計測するためのものであるから、試
験測定が終了すればその役割を終える。従って、ボンデ
ィングパッド５２に対してはボンディングワイヤや半田
ボールなどの、外部接続端子が接続されるのに対して、
テストパッドには実装状態に於いて外部接続されること
はない。
【００２５】斯様に、テストパッド５４を選択的に小さ
く構成したことにより、テストパッド５４とＰ＋分離領
域２４との間の寄生容量Ｃ３を小さくできる。
【００２６】更に、拡張電極４４の下部の半導体基板２
１を高比抵抗にしたことによって、半導体基板２１の直
列抵抗Ｒが極めて大になり、回路的には殆ど絶縁状態に
したと言っても過言ではない。従って、酸化膜４２を誘
電体として拡張電極４３と島領域２５とで構成される容
量Ｃ１、及び島領域２５と半導体基板２１とのＰＮ接合
で形成される容量Ｃ２とが形成されたとしても、直列抵
抗Ｒの働きによって容量Ｃ２から先の接続をほぼ絶縁状
態にする事が出来る。
【００２７】図３に、寄生容量Ｃ１〜Ｃ３を含めた回路
図を示した。拡張電極４３下部の寄生容量Ｃ１、Ｃ２
と、テストパッド５４下部に発生する寄生容量Ｃ３とが
ゲートと接地電位ＧＮＤ間に並列接続される。本発明で
は、選択的にテストパッドだけを小さく構成したので、
寄生容量Ｃ３の値を小さくできる。更に、拡張電極下部
の寄生容量Ｃ１、Ｃ２に直列に直列抵抗Ｒを接続したの
で、漏れ電流ｉを低減できる。
【００２８】また、島領域２５とＰ＋分離領域２４との
ＰＮ接合によっても容量Ｃ３が発生して、容量Ｃ１と接
地電位ＧＮＤとの間を接続するものの、面積比で考慮す
れば容量Ｃ３は無視し得る範囲内（数十ｐＦに対して数
ｐＦ）の容量値である。容量Ｃ３をも考慮するので有れ
ば、少なくとも拡張電極４３を囲む分離領域２４表面に
は接地電極を配置しないパターン設計が望ましい。
【００２９】以上に説明した高比抵抗基板２１は、以下
の製造方法によって得ることが出来る。
【００３０】第１工程：図４（Ａ）参照 上記したとおりの高比抵抗の半導体基板２１を用意す
る。Ｐ型を出発点としているが、例えば１０００Ω・ｃ
ｍ以上ともなれば導電型を定義することが難しく、イン
トリシック（ｉ）層と称しても良い。表面を熱酸化して
酸化膜６０を形成し、その上にレジストマスク６１を形
成する。レジストマスク６１によって、拡張電極４３を
配置すべき領域を除く基板２１の全表面に選択的にボロ
ン（Ｂ）を導入する。
【００３１】第２工程：図４（Ｂ）参照 全体に１１００℃、数時間の熱処理を与え、導入したボ
ロンを熱拡散して、基板２１の表面にＰ型の拡散領域４
４を形成する。拡散深さと不純物濃度は上記したとおり
である 第３工程：図５（Ａ）参照 半導体基板２１表面に、アンチモン（Ｓｂ）を拡散して
Ｎ＋型の埋め込み層２２を形成する。続いて、基板２１
表面にボロン（Ｂ）をイオン注入してＰ＋型の埋込層２
６および分離領域２４ａを形成する。
【００３２】第４工程：図５（Ｂ）参照 続いて、Ｎ型のエピタキシャル層２３を気相成長法によ
って形成する。膜厚は５〜１２μｍとし、比抵抗ρ＝５
〜２０Ω・ｃｍとする。
【００３３】この後、各種拡散領域を形成するための熱
拡散工程を繰り返し、アルミ素材をスパッタ堆積し、こ
れをパターニングして、各電極と、拡張電極４３、ボン
ディングパッド５３、テストパッド５４を形成して図１
の構成を得る。
【００３４】図６は、他の形成方法を説明するための断
面図である。先の製造方法は、高比抵抗基板２１を用い
て、拡張電極の下部を高比抵抗状態にしているが、本例
は拡張電極４３の下部に選択的にＮ型不純物（砒素、ア
ンチモン等）を拡散して、結果的に導電型を相殺して比
抵抗を増大する手法である。
【００３５】すなわち図６（Ａ）に示したように、通常
のバイポーラ型集積回路に多用されている、比抵抗が２
〜４Ω・ｃｍのＰ型基板２１を準備し、基板２１表面に
選択マスクを形成し、拡張電極４３の下部となる領域に
選択的にＮ型不純物（砒素、アンチモン等）をイオン注
入し、これを熱拡散することによって高比抵抗領域７０
を形成する。高比抵抗領域７０の比抵抗は１００〜５０
００Ω・ｃｍとなるように、そのドーズ量と熱処理が選
択される。
【００３６】その後、同様の工程を経ることにより、図
６（Ｂ）に示したように、拡張電極下部の基板２１表面
に高比抵抗領域７０を形成した構造を得ることが出来
る。
【００３７】上記の実施例は、Ｊ−ＦＥＴとしてＮチャ
ネル型を例にしたが、Ｐチャネル型Ｊ−ＦＥＴを形成す
ることも可能である。また、入力トランジスタとしてＪ
−ＦＥＴを例にしたが、Ｎチャネル、Ｐチャネル型のＭ
ＯＳＦＥＴ素子を用いたものでも良い。
【００３８】
【発明の効果】本発明によれば、テストパッド５４の面
積を他のボンディングパッド５３よりも小さく形成した
ので、接地電位ＧＮＤとの間の寄生電流Ｃ３の値を小さ
くすることが出来、これによって接地電位ＧＮＤへの漏
れ電流ｉを小さくできる利点を有する。
【００３９】更に、高比抵抗基板２１または高比抵抗領
域７０を設けることにより、各著電極４３下部の容量Ｃ
１、Ｃ２と接地電位ＧＮＤとの間をほぼ絶縁状態にする
ことができ、これによって漏れ電流ｉを低減してエレク
トレットコンデンサマイクから入力された信号の信号レ
ベルを低下させるという従来の不具合を解消出来る。
【００４０】また、基板２１として高比抵抗基板を用い
た場合は、回路素子下部に拡散領域４４を設けることに
より、従来の基板が果たしていた役割を代行させ、島領
域２５間のリーク防止など、回路素子間の接合分離を達
成できるものである。
【図面の簡単な説明】
【図１】本発明を説明する為の断面図である。
【図２】本発明を説明する為の平面図である。
【図３】本発明を説明するための回路図である。
【図４】本発明の製造方法を説明する為の断面図であ
る。
【図５】本発明の製造方法を説明する為の断面図であ
る。
【図６】本発明の製造方法を説明する為の断面図であ
る。
【図７】従来例を説明する為の断面図である。
【図８】従来例を説明するための回路図である。
【図９】従来例を説明するための断面図である。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/808 // Ｈ０１Ｌ 21/60 ３０１ (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/06 H01L 21/8222 H01L 29/732 H01L 21/331 H01L 21/337 H01L 29/808 H01L 21/60 301

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 比抵抗が１００Ω・ｃｍ〜５０００Ω・
    ｃｍである一導電型半導体基板と、 前記基板上に形成された、比抵抗値が５Ω・ｃｍ〜２０
    Ω・ｃｍの逆導電型の半導体層と、 前記半導体層表面に形成された絶縁膜と、 前記基板及び前記半導体層に設けられた高濃度の一導電
    型分離領域と、 前記分離領域に囲まれた前記半導体層に形成された集積
    回路網と、 前記集積回路網の入力トランジスタの入力端子に接続さ
    れ該入力トランジスタをテストするために前記分離領域
    の上方に設けられた第１のボンディングパッドと、 前記集積回路網の入出力端子となり前記第１のボンディ
    ングパッドより大きい第２のボンディングパッドと、 前記第１のボンディングパッドおよび前記入力トランジ
    スタと接続し、前記第２のボンディングパッドより大き
    い拡張電極を具備し、 前記拡張電極下方には前記絶縁膜を介して、前記分離領
    域に囲まれた前記半導体層である島領域が設けられ、該
    島領域の直下には前記基板が配置されることを特徴とす
    る半導体装置。
  2. 【請求項２】 一導電型半導体基板と、 前記基板上に形成された、比抵抗値が５Ω・ｃｍ〜２０
    Ω・ｃｍの逆導電型の半導体層と、 前記半導体層表面に形成された絶縁膜と、 前記基板及び前記半導体層に設けられた高濃度の一導電
    型分離領域と、 前記分離領域に囲まれた前記半導体層に形成された集積
    回路網と、 前記集積回路網の入力トランジスタの入力端子に接続さ
    れ該入力トランジスタをテストするために前記分離領域
    の上方に設けられた第１のボンディングパッドと、 前記集積回路網の入出力端子となり前記第１のボンディ
    ングパッドより大きい第２のボンディングパッドと、 前記第１のボンディングパッドおよび前記入カトランジ
    スタと接続し、前記第２のボンディングパッドより大き
    い拡張電極を具備し、 前記拡張電極下方には前記絶縁膜を介して、前記分離領
    域に囲まれた前記半導体層である島領域が設けられ、該
    島領域の直下には前記基板が配置され、前記島領域の直
    下に位置する前記基板表面には、比抵抗が１００Ω・ｃ
    ｍ〜５０００Ω・ｃｍである高比抵抗領域が設けられる
    ことを特徴とする半導体装置。
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