JP3530414B2 - 半導体装置 - Google Patents
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Description
ンデンサマイクを駆動するために用いて好適な、半導体
装置に関するものである。
音声などの空気振動を容量値の変化という電気信号に変
換するための素子である。その出力信号は極めて微弱な
ものであり、これを増幅するための素子には、入力イン
ピーダンスが高く、高ゲインが得られ、且つ低ノイズで
あるという特性が求められる。
ET素子(J−FET)や、MOS型FET素子等があ
げられる。このうちJ−FET素子は、BIP型ICに
集積化が容易である等の特徴を有している。(例えば、
特開昭58−197885号)。
型)装置を示した。まずP型の半導体基板1には、N型
のエピタキシャル層2が積層され、この間には、N+型
の埋込層3が形成されている。この埋込層3を囲むよう
にP+型の分離領域4がエピタキシャル層2表面から半
導体基板1に貫通して形成され、島領域5を形成してい
る。
ゲート領域6が形成され、このトップゲート領域6の下
層には、P型のチャネル領域7が形成されている。前記
チャネル領域の両端には、P型のソース領域8、P型の
ドレイン領域9が形成され、外側には高濃度のゲートコ
ンタクト領域10が形成されている。
S、ドレイン電極11Dおよびゲート電極11Gが形成
されて、Pチャネル型のJ−FETとして構成される。
めここを逆バイアスし、空乏層の大小によりドレイン電
流の制御を行っている。
は、P型のベース領域12とN+型のエミッタ領域13
及びN+型のコレクタコンタクト領域14を形成してい
る。NPNトランジスタ等の素子は、J−FETが受け
た信号を処理する集積回路網を構成する。
素子をエレクトレットマイクコンデンサの信号増幅用途
に用いるときは、半導体集積回路上に電極パッドよりも
遙かに大きな面積の拡張電極15を設けることを要求さ
れる場合がある。
極15とエピタキシャル層2とで形成される容量C1、
およびエピタキシャル層2と基板1とで形成されるPN
接合容量C2とが寄生的に発生し、これらが基板バイア
スした接地電位GNDに接続される。これらの容量値は
数十pFにも達し、決して無視できないレベルの値とな
る。
した。エレクトレットコンデンサマイクECMの一端が
J−FET17のゲート(入力端子)に接続され、J−
FET17のソースが接地され、ドレインが出力端子O
UTに接続される。出力端子OUTは、同一基板上に形
成されたNPNトランジスタ等からなる集積回路網に接
続される。そして、J−FET17のゲートと接地電位
GNDとの間に、上記した容量C1、C2が直列接続さ
れる。すると、エレクトレットコンデンサマイクECM
から出力された信号が容量C1、C2を介して接地電位
GNDに流出し(図示電流i)、J−FET17のゲー
トに印加される信号レベルが低下して、好ましい出力電
圧が得られないという欠点があった。
の特性を試験測定するためのテストパッドを接続する場
合がある。図9を参照して、テストパッド18は入力J
−FETのゲート電極11Gに接続されて出荷前に該J
−FETの動作を確認する為のものであり、拡張電極1
5と同様に絶縁膜16上に延在される。テストパッド1
8は通常、集積回路網の入出力パッドと同様に1辺が1
00〜300μmの矩形形状を有し、その下部はP+分
離領域4が延在する。このため、テストパッド18とP
+分離領域4との寄生容量C3が発生し、これが図8に
示したように容量C1、C2と並列接続されるので、接
地電位GNDへの漏れ電流が更に増大する欠点があっ
た。
みて成され、半導体基板と、前記基板に集積化した集積
回路網と、前記集積回路網の入力トランジスタの入力端
子に接続された、前記入力トランジスタをテストするた
めの第1のボンディングパッドと、前記集積回路網の入
出力端子となる第2のボンディングパッドとを具備し、
前記第2のボンディングパッドの面積に対して前記第1
のボンディングパッドの面積を小さくしたことを特徴と
するものである。
に説明する。
ある。電界効果トランジスタJ−FETとしてNチャネ
ル型の素子を形成し、更にはNPNトランジスタと共に
同一基板上に集積化したものである。
板を示す。一般的なバイポーラ型集積回路に用いられる
基板の比抵抗が2〜4Ω・cm程度、高い場合でも40
〜60Ω・cmであるのに対して、この半導体基板21
は比抵抗が100〜5000Ω・cmと高いものを用い
ている。
22を形成し、その上に形成したN型のエピタキシャル
層23をP+分離領域24で接合分離して複数の島領域
25を形成する。島領域25の1つには、N+埋め込み
層22に重畳してP+埋め込み層26が設けられ、P+
埋め込み層26は島領域25の表面から拡散により形成
したPウェル領域27と連結している。Pウェル領域2
7の表面には、N型のチャネル領域28とP+型のトッ
プゲート領域29を設け、チャネルを構成するN型チャ
ネル領域28をエピタキシャル層23表面から下方に埋
め込んでいる。Pウェル領域27がバックゲートとな
る。
の端部に重畳して、ウェル領域27の低濃度拡散表面を
覆うように、P+型のゲートコンタクト領域30が形成
される。更に、チャネル領域28を貫通するようにし
て、N+型のソース領域31とドレイン領域32とが形
成される。このトランジスタは、ゲートに印加される電
位に応じてチャネル領域28内に空乏層を形成し、ソー
ス・ドレイン間のチャネル電流を制御する。符号33が
ソース電極、符号34がドレイン電極、同じく符号35
がゲート電極である。
ス領域36を形成し、ベース領域36の表面にN+エミ
ッタ領域37を形成して、島領域25をコレクタとする
NPNトランジスタとする。符号38はN+コレクタコ
ンタクト領域である。また、符号39はエミッタ電極、
符号40はベース電極、符号41はコレクタ電極であ
る。
表面にオーミック接触すると共に、エピタキシャル層2
3表面を被覆するシリコン酸化膜42の上を延在し、各
回路素子間を接続して集積回路網を形成する。このう
ち、J−FETのゲートに接続されるゲート電極35
は、酸化膜42の上を拡張されて、例えば直径が1.0
〜1.5mmの円形パターンからなる拡張電極43に連
続する。拡張電極43が、エレクトレットコンデンサマ
イクに接続される。
でP+分離領域24で囲まれた島領域25の一つが位置
し、更にその下部には高比抵抗の半導体基板21が位置
する。N+埋め込み層22は設けない。また、回路素子
を収納することもない。そして、拡張電極43の下部を
除く半導体基板21の表面には、半導体基板21の比抵
抗よりも低い比抵抗が得られるように、P型の拡散領域
44を形成している。これによって、P+分離領域24
はエピタキシャル層23表面からP型拡散領域44に達
している。
持っていた役割を担うものとして形成されている。拡散
深さを10〜20μmとし、ピークの不純物濃度で1E
16atoms/cm−3程度、比抵抗ρが1乃至4Ω・c
m程度のプロファイルを持つ拡散領域とする。この程度
の高不純物濃度の拡散領域を設けることにより、島領域
25と島領域25との間のリーク電流等を防止する。ま
た、拡散領域44に対して接合分離するために与える接
地電位GNDは、P+分離領域24の表面に形成した電
極45によって、分離領域24を介して供給するように
構成している。拡張電極44下部の島領域25は電位を
印加しないフローティング状態で利用する構成としてい
る。同じくJ−FET素子を形成した島領域25自体も
フローティング状態で利用する構成とした。なお、半導
体基板21は200〜400μmもの厚みを有してい
る。また、基板21の裏面電極に接地電位を印加するか
は任意である。
ミ電極からなる電極パッドが設けられる。その1つとし
て、電極45にGND用のボンディングパッド53が接
続される。GNDパッド53は1辺が100〜300μ
mの矩形形状を具備し、拡張電極43と同様に絶縁膜4
2の上を延在するように形成される。他の電極パッド群
も同様である。更に、ゲート電極35に連続して、拡張
電極43とは別に、試験用のテストパッド54が形成さ
れる。テストパッド54は、1辺が50〜150μと、
他の電極パッドよりは小さく形成されている。基本的な
構造は図9に示したものと同等である。これらのパッド
群は、半導体チップの周辺部分に配置されている。
面図である。チップサイズが略2.5×3.0mm程度
の半導体チップ50のほぼ中央部分に、直径が1.0〜
1.5mm程度の拡張電極43が設けられており、その
周辺部を取り囲むようにして、集積回路網を形成する各
種の能動素子、受動素子が配置されている。J−FET
素子51のゲート電極35は電極52によって拡張電極
43に接続されている。半導体チップ50の周辺部に
は、外部接続用のボンディングパッド53が複数個配置
されている。ボンディングパッドパッド53は、1辺が
100〜300μmの正方形を有する。更に試験用のテ
ストパッド54が、J−FET素子51のゲート電極3
5に電極55によって接続されている。他のホンディン
グパッド53の大きさに対して、テストパッド54は1
辺の大きさが50〜150μmと小さく形成されてい
る。テストパッド54自体は、ボンディングワイヤが接
続されるものではなく、ウェハ前工程レベルで製造が終
了した際に、該テストパッド54を用いてJ−FET素
子51の素子特性を計測するためのものであるから、試
験測定が終了すればその役割を終える。従って、ボンデ
ィングパッド52に対してはボンディングワイヤや半田
ボールなどの、外部接続端子が接続されるのに対して、
テストパッドには実装状態に於いて外部接続されること
はない。
く構成したことにより、テストパッド54とP+分離領
域24との間の寄生容量C3を小さくできる。
1を高比抵抗にしたことによって、半導体基板21の直
列抵抗Rが極めて大になり、回路的には殆ど絶縁状態に
したと言っても過言ではない。従って、酸化膜42を誘
電体として拡張電極43と島領域25とで構成される容
量C1、及び島領域25と半導体基板21とのPN接合
で形成される容量C2とが形成されたとしても、直列抵
抗Rの働きによって容量C2から先の接続をほぼ絶縁状
態にする事が出来る。
図を示した。拡張電極43下部の寄生容量C1、C2
と、テストパッド54下部に発生する寄生容量C3とが
ゲートと接地電位GND間に並列接続される。本発明で
は、選択的にテストパッドだけを小さく構成したので、
寄生容量C3の値を小さくできる。更に、拡張電極下部
の寄生容量C1、C2に直列に直列抵抗Rを接続したの
で、漏れ電流iを低減できる。
PN接合によっても容量C3が発生して、容量C1と接
地電位GNDとの間を接続するものの、面積比で考慮す
れば容量C3は無視し得る範囲内(数十pFに対して数
pF)の容量値である。容量C3をも考慮するので有れ
ば、少なくとも拡張電極43を囲む分離領域24表面に
は接地電極を配置しないパターン設計が望ましい。
の製造方法によって得ることが出来る。
る。P型を出発点としているが、例えば1000Ω・c
m以上ともなれば導電型を定義することが難しく、イン
トリシック(i)層と称しても良い。表面を熱酸化して
酸化膜60を形成し、その上にレジストマスク61を形
成する。レジストマスク61によって、拡張電極43を
配置すべき領域を除く基板21の全表面に選択的にボロ
ン(B)を導入する。
ロンを熱拡散して、基板21の表面にP型の拡散領域4
4を形成する。拡散深さと不純物濃度は上記したとおり
である 第3工程:図5(A)参照 半導体基板21表面に、アンチモン(Sb)を拡散して
N+型の埋め込み層22を形成する。続いて、基板21
表面にボロン(B)をイオン注入してP+型の埋込層2
6および分離領域24aを形成する。
って形成する。膜厚は5〜12μmとし、比抵抗ρ=5
〜20Ω・cmとする。
拡散工程を繰り返し、アルミ素材をスパッタ堆積し、こ
れをパターニングして、各電極と、拡張電極43、ボン
ディングパッド53、テストパッド54を形成して図1
の構成を得る。
面図である。先の製造方法は、高比抵抗基板21を用い
て、拡張電極の下部を高比抵抗状態にしているが、本例
は拡張電極43の下部に選択的にN型不純物(砒素、ア
ンチモン等)を拡散して、結果的に導電型を相殺して比
抵抗を増大する手法である。
のバイポーラ型集積回路に多用されている、比抵抗が2
〜4Ω・cmのP型基板21を準備し、基板21表面に
選択マスクを形成し、拡張電極43の下部となる領域に
選択的にN型不純物(砒素、アンチモン等)をイオン注
入し、これを熱拡散することによって高比抵抗領域70
を形成する。高比抵抗領域70の比抵抗は100〜50
00Ω・cmとなるように、そのドーズ量と熱処理が選
択される。
6(B)に示したように、拡張電極下部の基板21表面
に高比抵抗領域70を形成した構造を得ることが出来
る。
ネル型を例にしたが、Pチャネル型J−FETを形成す
ることも可能である。また、入力トランジスタとしてJ
−FETを例にしたが、Nチャネル、Pチャネル型のM
OSFET素子を用いたものでも良い。
積を他のボンディングパッド53よりも小さく形成した
ので、接地電位GNDとの間の寄生電流C3の値を小さ
くすることが出来、これによって接地電位GNDへの漏
れ電流iを小さくできる利点を有する。
域70を設けることにより、各著電極43下部の容量C
1、C2と接地電位GNDとの間をほぼ絶縁状態にする
ことができ、これによって漏れ電流iを低減してエレク
トレットコンデンサマイクから入力された信号の信号レ
ベルを低下させるという従来の不具合を解消出来る。
た場合は、回路素子下部に拡散領域44を設けることに
より、従来の基板が果たしていた役割を代行させ、島領
域25間のリーク防止など、回路素子間の接合分離を達
成できるものである。
る。
る。
る。
Claims (2)
- 【請求項1】 比抵抗が100Ω・cm〜5000Ω・
cmである一導電型半導体基板と、 前記基板上に形成された、比抵抗値が5Ω・cm〜20
Ω・cmの逆導電型の半導体層と、 前記半導体層表面に形成された絶縁膜と、 前記基板及び前記半導体層に設けられた高濃度の一導電
型分離領域と、 前記分離領域に囲まれた前記半導体層に形成された集積
回路網と、 前記集積回路網の入力トランジスタの入力端子に接続さ
れ該入力トランジスタをテストするために前記分離領域
の上方に設けられた第1のボンディングパッドと、 前記集積回路網の入出力端子となり前記第1のボンディ
ングパッドより大きい第2のボンディングパッドと、 前記第1のボンディングパッドおよび前記入力トランジ
スタと接続し、前記第2のボンディングパッドより大き
い拡張電極を具備し、 前記拡張電極下方には前記絶縁膜を介して、前記分離領
域に囲まれた前記半導体層である島領域が設けられ、該
島領域の直下には前記基板が配置されることを特徴とす
る半導体装置。 - 【請求項2】 一導電型半導体基板と、 前記基板上に形成された、比抵抗値が5Ω・cm〜20
Ω・cmの逆導電型の半導体層と、 前記半導体層表面に形成された絶縁膜と、 前記基板及び前記半導体層に設けられた高濃度の一導電
型分離領域と、 前記分離領域に囲まれた前記半導体層に形成された集積
回路網と、 前記集積回路網の入力トランジスタの入力端子に接続さ
れ該入力トランジスタをテストするために前記分離領域
の上方に設けられた第1のボンディングパッドと、 前記集積回路網の入出力端子となり前記第1のボンディ
ングパッドより大きい第2のボンディングパッドと、 前記第1のボンディングパッドおよび前記入カトランジ
スタと接続し、前記第2のボンディングパッドより大き
い拡張電極を具備し、 前記拡張電極下方には前記絶縁膜を介して、前記分離領
域に囲まれた前記半導体層である島領域が設けられ、該
島領域の直下には前記基板が配置され、前記島領域の直
下に位置する前記基板表面には、比抵抗が100Ω・c
m〜5000Ω・cmである高比抵抗領域が設けられる
ことを特徴とする半導体装置。
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