JP3157187B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は複数種類の容量素子を組
み込んだ半導体集積回路に関する。

【０００２】

【従来の技術】バイポーラ型集積回路に組み込まれる容
量素子として、ＰＮ接合を利用するもの、酸化膜（Ｓｉ
Ｏ₂）や窒化膜（ＳｉＮ）を利用するものが知られてい
る。前者は構造が簡単である特徴を有し、後者は単位面
積当りの容量値を大きくできる利点を有する。そのため
微細化を押し進めた半導体装置では後者が多用されてい
る。

【０００３】後者の代表的な構造を図３に示す。即ち、
半導体基板（１）上のエピタキシャル層を分離した島領
域（２）内に、Ｎ⁺型拡散領域を形成して下部電極
（３）とし、ＳｉＯ₂又はＳｉＮから成る誘電体薄膜
（４）上にＡｌ配線で上部電極（５）を形成したもので
ある（例えば、特公昭６１−２４８２５号公報）。尚、
（６）はＮ⁺埋め込み層、（７）はＰ⁺分離領域、（８）
はＡｌ電極、（９）は酸化膜である。また、前記下部電
極（３）としては、直列抵抗分を下げるため、および工
程の共用化の点でＮＰＮトランジスタのエミッタ拡散が
使われている。

【０００４】近年、誘電体薄膜（４）を形成するための
熱処理によるエミッタ領域の再拡散とばらつきを避ける
ため、誘電体薄膜（４）を形成した後にエミッタ拡散を
行う試みが成されている。また、バイポーラ素子とＭＯ
Ｓ素子とを混在したＢｉ−ＣＭＯＳ集積回路では、ＭＯ
Ｓ素子と上記容量素子の後者の構造とが近似しているた
め、誘電体薄膜（４）にゲート酸化膜を、上部電極
（５）にゲート電極を利用し、且つＮｃｈＭＯＳのソー
ス・ドレイン領域をエミッタ拡散で形成する試みが成さ
れている。すると、両者共に誘電体薄膜（４）を形成し
てからエミッタ拡散を行うため、下部電極（３）として
はエミッタ以前の工程、例えばＮＰＮトランジスタのコ
レクタ低抵抗領域等を利用することになる。

【０００５】

【発明が解決しようとする課題】しかしながら、上記コ
レクタ低抵抗領域は、いずれも製造工程の前半から中盤
にかけて形成するものであり、エミッタ拡散程表面濃度
を上げることは困難である。そのため容量素子の直列抵
抗が増大し、Ｑの周波数特性が悪化する欠点がある。

【０００６】これを改善すべく、容量素子の底部にＮ⁺
型埋め込み層（６）を配置するが、今度はＮ⁺型埋め込
み層（６）と基板（１）とのＰＮ接合が比較的高不純物
濃度の領域の接合になるので、下部電極（３）と基板
（１）との間で寄生容量を持ち、特に高周波回路に用い
ると基板（１）へのもれ電流が大きくなって寄生効果等
を発生する欠点があった。

【０００７】

【課題を解決するための手段】本発明は上記課題に鑑み
成されたもので、同一基板（１３）上にＮＰＮトランジ
スタ（１０）、第１の容量素子（１１）、および第２の
容量素子（１２）とを形成し、第１の容量素子（１１）
は、Ｎ⁺型埋め込み層（１８）を形成した島領域（１
６）にＮ⁺型下部電極領域（２３）を形成し、下部電極
領域（２３）の上に誘電体薄膜（２４）と上部電極（２
５）とを一様に形成し、第２の容量素子（１２）は、Ｎ
⁺型埋め込み層（１８）を形成しない島領域（１７）に
Ｎ⁺型下部電極領域（２７）を形成し、下部電極領域
（２７）の上に誘電体薄膜（２８）と上部電極（２９）
を形成し、且つ取出し電極（３０）を櫛歯状に配置した
ことを特徴とする。

【０００８】

【作用】主として低周波回路に用いる第１の容量素子
（１１）は、Ｎ⁺型埋め込み層（１８）を設けることに
より下部電極領域（２３）の取出し抵抗を減じることが
でき、且つ占有面積が小さい。主として高周波回路に用
いる第２の容量素子（１２）は、Ｎ⁺型埋め込み層（１
８）を除去したことにより島領域（１７）がエピタキシ
ャル層と基板（１３）との低濃度接合となり、寄生容量
を低減できる。一方、埋め込み層（１８）を除去したこ
とによる下部電極領域（２７）の取出し抵抗の増大は、
取出し電極（３０）を櫛歯状とすることにより相殺でき
る。

【０００９】

【実施例】以下に本発明の一実施例を図面を参照しなが
ら詳細に説明する。図１はＮＰＮトランジスタ（１
０）、第１の容量素子（１１）、および第２の容量素子
（１２）を示す断面図である。同図において、（１３）
はＰ型のシリコン半導体基板、（１４）は基板（１１）
上に形成したＮ型エピタキシャル層を貫通して複数の島
領域（１５）（１６）（１７）を形成するＰ⁺型分離領
域、（１８）は基板（１１）と前記エピタキシャル層と
の間に埋め込まれたＮ⁺型埋め込み層である。

【００１０】ＮＰＮトランジスタ（１０）は、島領域
（１５）底部の基板（１３）表面にＮ ⁺型埋め込み層
（１８）を具備し、島領域（１５）表面に形成したＰ型
のベース領域（１９）、ベース領域（１９）の表面に形
成したＮ⁺型エミッタ領域（２０）、および島領域（１
５）の表面に形成した、エミッタ領域（２０）より深い
Ｎ ⁺型コレクタ低抵抗領域（２１）から成り、各領域上
にはＡｌ電極（２２）がコンタクトする。コレクタ低抵
抗領域（２１）は、エミッタ形成以前に形成され、拡散
時にエミッタ領域（２０）と同程度の不純物濃度（１０
²¹ａｔｏｍｓ．ｃｍ ^-2）を与えられるが、以降の各種熱
処理によってその最表面濃度はエミッタ領域（２０）の
ものより低下している。望ましくは、コレクタ低抵抗領
域（２１）をＮ⁺型埋め込み層（１８）に連結するまで
深く形成する。

【００１１】第１の容量素子（１１）は、島領域（１
６）底部の基板（１３）表面にＮ⁺型埋め込み層（１
８）を具備し、島領域（１６）の表面にＮＰＮトランジ
スタ（１０）のコレクタ低抵抗領域（２１）と同時形成
されたＮ⁺型の下部電極領域（２３）、下部電極領域
（２３）の上に一様に形成したシリコン酸化膜又はシリ
コン窒化膜から成る誘電体薄膜（２４）、誘電体薄膜
（２４）上に形成したＡｌ配線から成る上部電極（２
５）、および下部電極領域（２３）の一部にコンタクト
する取出し電極（２６）から成る。ＮＰＮトランジスタ
（１０）のＮ⁺型コレクタ低抵抗領域（２１）と同時形
成する下部電極領域（２３）は、先にも述べたようにＮ
ＰＮトランジスタ（１０）のエミッタ領域（２０）より
表面濃度がやや低く、シート抵抗で４０〜６０Ω／□の
値を示す。そのため、下部にＮ⁺型埋め込み層（１８）
を設けて下部電極領域（２３）の取出し抵抗を低減させ
ている。誘電体薄膜（２４）と上部電極（２５）を矩形
の領域に一様に形成できるので、占有面積は少い。

【００１２】第２の容量素子（１２）は、島領域（１
７）の底部に埋め込み層（１８）を形成せず、全体を基
板（１３）とエピタキシャル層、および分離領域（１
４）とエピタキシャル層との比較的低不純物濃度のＰＮ
接合で囲む。そして、島領域（１７）の表面にＮＰＮト
ランジスタ（１０）のコレクタ低抵抗領域（２１）と同
時形成されたＮ⁺型の下部電極領域（２７）と、下部電
極領域（２７）の上に複数に分離して形成したシリコン
酸化膜またはシリコン窒化膜から成る誘電体薄膜（２
８）と、誘電体薄膜（２８）の上に形成したＡｌ配線か
ら成る上部電極（２９）と、下部電極領域（２７）の表
面にコンタクトするＡｌ取出し電極（３０）から成る。
下部電極領域（２７）の最表面濃度は第１の容量素子
（１１）のものと同一である。

【００１３】図２は第２の容量素子（１２）の平面図で
ある。一様に形成された下部電極領域（２７）に対し、
誘電体薄膜（２８）が複数に分割され、分割された誘電
体薄膜（２８）上に上部電極（２９）が櫛歯状に延在す
る。取出し電極（３０）は、上部電極（２９）と相対向
するよう櫛歯状に延在し、その略全長にわたり下部電極
領域（２７）にオーミック接触する。

【００１４】第２の容量素子（１２）は、Ｎ⁺型埋め込
み層（１８）を具備しないので基板（１３）とのＰＮ接
合が低濃度接合となり、接合容量（３１）が低減するの
で接地バイアスされた基板（１３）へのもれ電流を小さ
くできる。従って高周波回路に使用できる。一方、埋め
込み層（１８）を除去したことによる下部電極領域（２
７）の取出し抵抗の増大は、取出し電極（３０）を櫛歯
状とすることにより相殺できる。従って、容量のＱの周
波数特性を向上できる。

【００１５】このように、本発明は、高周波回路に利用
して好適な、基板（１３）へのもれ電流が少く且つ直列
抵抗を小さくできるものである。

【００１６】

【発明の効果】以上に説明した通り、本発明によれば、
埋め込み層（１８）を除去し且つ取出し電極（３０）を
櫛歯状とすることにより、基板（１３）へのもれ電流を
抑え且つ直列抵抗の増大をも抑制できる容量素子を組み
込むことができる。よって、低周波回路に第１の容量素
子（１１）を、高周波回路に第２の容量素子（１２）を
使用することにより、占有面積の増大を抑えつつ、最適
設計を行うことができる。

【図面の簡単な説明】

【図１】本発明を説明するための断面図である。

【図２】本発明を説明するための平面図である。

【図３】従来例を説明するための断面図である。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 29/73 (56)参考文献 特開 平１−133354（ＪＰ，Ａ) 特開 平１−133348（ＪＰ，Ａ) 特開 昭61−13656（ＪＰ，Ａ) 特開 昭59−54257（ＪＰ，Ａ) 特開 昭58−159367（ＪＰ，Ａ) 特開 昭56−56681（ＪＰ，Ａ) 実開 昭60−166155（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/06 H01L 29/73

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 一導電型の半導体基板と、前記基板上に
   形成した逆導電型のエピタキシャル層と、 前記エピタキシャル層を分離する一導電型の分離領域
   と、 前記分離領域で島状に形成された複数の島領域と、前記
   複数の島領域の各々に形成したバイポーラトランジス
   タ、および容量素子とを備え、 前記バイポーラトランジスタは、前記基板の表面に埋め
   込んだ逆導電型の埋め込み層と、前記島領域の表面に形
   成した一導電型のベース領域と、前記ベース領域の表面
   に形成した逆導電型のエミッタ領域と、前記島領域の表
   面に形成した前記エミッタ領域より深いコレクタ低抵抗
   領域とを備え、 前記容量素子は、前記島領域の表面に前記バイポーラト
   ランジスタのコレクタ低抵抗領域と同時形成された逆導
   電型の下部電極領域と、前記下部電極領域の表面を被覆
   する誘電体薄膜と、前記誘電体薄膜の上に形成した上部
   電極と、前記下部電極の表面にコンタクトする櫛歯状の
   取出し電極とを備え、 且つ、前記第２の容量素子を形成した島領域は、前記逆
   導電型の埋め込み層を廃し、前記エピタキシャル層と前
   記分離領域とのＰＮ接合、および前記エピタキシャル層
   と前記基板とのＰＮ接合で区画されていることを特徴と
   する半導体集積回路。
2. 【請求項２】 前記容量素子は高周波回路に使用されて
   いることを特徴とする請求項１に記載の半導体集積回
   路。
3. 【請求項３】 一導電型の半導体基板と、前記基板上に
   形成した逆導電型のエピタキシャル層と、前記エピタキ
   シャル層を分離する一導電型の分離領域と、前記分離領
   域で島状に形成された複数の島領域と、前記複数の島領
   域の各々に形成したバイポーラトランジスタ、第１の容
   量素子、および第２の容量素子とを備え、 前記バイポーラトランジスタは、前記基板の表面に埋め
   込んだ逆導電型の埋め込み層と、前記島領域の表面に形
   成した一導電型のベース領域と、前記ベース領域の表面
   に形成した逆導電型のエミッタ領域と、前記島領域の表
   面に形成した前記エミッタ領域より深いコレクタ低抵抗
   領域とを備え、 前記第１の容量素子は、前記基板の表面に埋め込んだ逆
   導電型の埋め込み層と、前記島領域の表面に前記バイポ
   ーラトランジスタのコレクタ低抵抗領域と同時形成され
   た逆導電型の下部電極領域と、前記下部電極領域の表面
   を一様に被覆する誘電体薄膜と、前記誘電体薄膜の上に
   形成した上部電極と、前記下部電極領域の表面にコンタ
   クトする取出し電極とを備え、 前記第２の容量素子は、前記島領域の表面に前記バイポ
   ーラトランジスタのコレクタ低抵抗領域と同時形成され
   た逆導電型の下部電極領域と、前記下部電極領域の表面
   を被覆する誘電体薄膜と、前記誘電体薄膜の上に形成し
   た上部電極と、前記下部電極の表面にコンタクトする櫛
   歯状の取出し電極とを備え、 且つ、前記第２の容量素子を形成した島領域は、前記逆
   導電型の埋め込み層を廃し、前記エピタキシャル層と前
   記分離領域とのＰＮ接合、および前記エピタキシャル層
   と前記基板とのＰＮ接合で区画されていることを特徴と
   する半導体集積回路。
4. 【請求項４】 前記第１の容量素子は低周波回路に、前
   記第２の容量素子は高周波回路に使い分けされているこ
   とを特徴とする請求項３に記載の半導体集積回路。
5. 【請求項５】 前記下部電極領域は前記バイポーラトラ
   ンジスタのエミッタ領域よりシート抵抗が大であること
   を特徴とする請求項１又は請求項２に記載の半導体集積
   回路。