JP2627369B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2627369B2 JP2627369B2 JP12112691A JP12112691A JP2627369B2 JP 2627369 B2 JP2627369 B2 JP 2627369B2 JP 12112691 A JP12112691 A JP 12112691A JP 12112691 A JP12112691 A JP 12112691A JP 2627369 B2 JP2627369 B2 JP 2627369B2
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Description
【０００１】
【産業上の利用分野】本発明はバイポーラ素子とＭＯＳ
素子とを混在したＢｉ−ＣＭＯＳ半導体素子の容量素子
に関する。
素子とを混在したＢｉ−ＣＭＯＳ半導体素子の容量素子
に関する。
【０００２】
【従来の技術】バイポーラ型集積回路に組み込まれる容
量素子として、ＰＮ接合を利用するもの、酸化膜（Ｓｉ
Ｏ2）や窒化膜（ＳｉＮ）を利用するものが知られてい
る。前者は構造が簡単である特徴を有し、後者は単位面
積当りの容量値を大きくできる利点を有する。そのため
微細化を押し進めた半導体装置では後者が多用されてい
る。
量素子として、ＰＮ接合を利用するもの、酸化膜（Ｓｉ
Ｏ2）や窒化膜（ＳｉＮ）を利用するものが知られてい
る。前者は構造が簡単である特徴を有し、後者は単位面
積当りの容量値を大きくできる利点を有する。そのため
微細化を押し進めた半導体装置では後者が多用されてい
る。
【０００３】後者の代表的な構造を図３に示す。即ち、
半導体基板（１）上のエピタキシャル層を分離した島領
域（２）内に、Ｎ+型拡散領域を形成して下部電極
（３）とし、ＳｉＯ2又はＳｉＮから成る誘電体薄膜
（４）上にＡｌ配線で上部電極（５）を形成したもので
ある（例えば、特公昭６１−２４８２５号公報）。尚、
（６）はＮ+埋め込み層、（７）はＰ+分離領域、（８）
はＡｌ電極、（９）は酸化膜である。また、前記下部電
極（３）としては、直列抵抗分を下げるため、および工
程の共用化の点でＮＰＮトランジスタのエミッタ拡散が
使われている。
半導体基板（１）上のエピタキシャル層を分離した島領
域（２）内に、Ｎ+型拡散領域を形成して下部電極
（３）とし、ＳｉＯ2又はＳｉＮから成る誘電体薄膜
（４）上にＡｌ配線で上部電極（５）を形成したもので
ある（例えば、特公昭６１−２４８２５号公報）。尚、
（６）はＮ+埋め込み層、（７）はＰ+分離領域、（８）
はＡｌ電極、（９）は酸化膜である。また、前記下部電
極（３）としては、直列抵抗分を下げるため、および工
程の共用化の点でＮＰＮトランジスタのエミッタ拡散が
使われている。
【０００４】近年、バイポーラ素子とＭＯＳ素子とを混
在化したＢｉ−ＣＭＯＳ集積回路が出現し、斯る装置に
も容量素子を組み込む要望が強い。この場合、ＭＯＳ素
子と上記後者の構造とが近似しているため、誘電体薄膜
（４）にゲート酸化膜を、上部電極（５）にゲート電極
を利用する試みが成されている。その際、工程の簡素化
の点でＮＰＮトランジスタのエミッタとＮｃｈＭＯＳの
ソース・ドレイン領域とを共用化した場合、容量素子の
下部電極（３）としてエミッタ拡散を利用することがで
きなくなる。そのため、エミッタ拡散工程前に形成する
領域、例えばＰ +型分離領域（７）や、ＮＰＮトランジ
スタのコレクタ低抵抗取り出し領域等を下部電極（３）
として利用することになる。
在化したＢｉ−ＣＭＯＳ集積回路が出現し、斯る装置に
も容量素子を組み込む要望が強い。この場合、ＭＯＳ素
子と上記後者の構造とが近似しているため、誘電体薄膜
（４）にゲート酸化膜を、上部電極（５）にゲート電極
を利用する試みが成されている。その際、工程の簡素化
の点でＮＰＮトランジスタのエミッタとＮｃｈＭＯＳの
ソース・ドレイン領域とを共用化した場合、容量素子の
下部電極（３）としてエミッタ拡散を利用することがで
きなくなる。そのため、エミッタ拡散工程前に形成する
領域、例えばＰ +型分離領域（７）や、ＮＰＮトランジ
スタのコレクタ低抵抗取り出し領域等を下部電極（３）
として利用することになる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記Ｐ
+型分離領域（７）やコレクタ低抵抗取り出し領域は、
いずれも製造工程の前半から中盤にかけて形成するもの
であり、エミッタ拡散程表面濃度を上げることは困難で
ある。また、ゲート電極のポリシリコン層もＡｌ電極程
抵抗値を下げることができない。そのため容量の直列抵
抗が増大し、容量素子のＱの周波数特性が悪化する欠点
があった。
+型分離領域（７）やコレクタ低抵抗取り出し領域は、
いずれも製造工程の前半から中盤にかけて形成するもの
であり、エミッタ拡散程表面濃度を上げることは困難で
ある。また、ゲート電極のポリシリコン層もＡｌ電極程
抵抗値を下げることができない。そのため容量の直列抵
抗が増大し、容量素子のＱの周波数特性が悪化する欠点
があった。
【０００６】
【課題を解決するための手段】本発明は上記課題に鑑み
成されたもので、同一基板（１３）上にバイポーラ素
子、ＭＯＳ素子、および容量素子を一体化したものにお
いて、ＮＰＮトランジスタのエミッタ拡散以外の工程で
形成した容量素子の下部電極領域（２７）と、下部電極
領域（２７）の表面を被覆する、ＭＯＳ素子のゲート酸
化膜（２４）と共用化した誘電体薄膜（２８）と、誘電
体薄膜（２８）上に形成した、ＭＯＳ素子のゲート電極
（２５）と共用化した上部電極（２９）と、下部電極領
域（２７）の表面にコンタクトする一方のＡｌ電極（３
０）と、上部電極（２９）にコンタクトする他方のＡｌ
電極（３１）とを有し、一方の電極（３０）と他方の電
極（３１）とを櫛歯状に配置することにより、周波数特
性に優れた容量素子を効率的に一体化するものである。
成されたもので、同一基板（１３）上にバイポーラ素
子、ＭＯＳ素子、および容量素子を一体化したものにお
いて、ＮＰＮトランジスタのエミッタ拡散以外の工程で
形成した容量素子の下部電極領域（２７）と、下部電極
領域（２７）の表面を被覆する、ＭＯＳ素子のゲート酸
化膜（２４）と共用化した誘電体薄膜（２８）と、誘電
体薄膜（２８）上に形成した、ＭＯＳ素子のゲート電極
（２５）と共用化した上部電極（２９）と、下部電極領
域（２７）の表面にコンタクトする一方のＡｌ電極（３
０）と、上部電極（２９）にコンタクトする他方のＡｌ
電極（３１）とを有し、一方の電極（３０）と他方の電
極（３１）とを櫛歯状に配置することにより、周波数特
性に優れた容量素子を効率的に一体化するものである。
【０００７】
【作用】本発明によれば、下部電極領域（２７）、誘電
体薄膜（２８）、および上部電極（２９）を他素子と共
用化できるので、専用工程を必要としないで一体化でき
る。また、一方の電極（３０）と他方の電極（３１）と
を櫛歯状に形成したので、電極の取り出し抵抗を低減で
きる。さらに、ゲートポリシリコンから成る上部電極
（２９）の上に他方の電極（３０）を配置したので、ゲ
ート酸化膜から成る誘電体薄膜（２８）を他の工程で露
出することなく、膜質を安定に保つことができる。
体薄膜（２８）、および上部電極（２９）を他素子と共
用化できるので、専用工程を必要としないで一体化でき
る。また、一方の電極（３０）と他方の電極（３１）と
を櫛歯状に形成したので、電極の取り出し抵抗を低減で
きる。さらに、ゲートポリシリコンから成る上部電極
（２９）の上に他方の電極（３０）を配置したので、ゲ
ート酸化膜から成る誘電体薄膜（２８）を他の工程で露
出することなく、膜質を安定に保つことができる。
【０００８】
【実施例】以下に本発明の一実施例を図面を参照しなが
ら詳細に説明する。図１はＮＰＮトランジスタ（１
０）、ＮｃｈＭＯＳ（１１）、および容量素子（１２）
を示す断面図である。同図において、（１３）はＰ型の
シリコン半導体基板、（１４）は基板（１３）上に形成
したＮ型エピタキシャル層を貫通して複数の島領域を形
成するＰ+型分離領域、（１５）は基板（１３）と前記
エピタキシャル層との間に埋め込まれたＮ+型埋め込み
層、（１６）は基板（１３）と前記エピタキシャル層と
の間に埋め込まれたＰ+型埋め込み層、（１７）はＬＯ
ＣＯＳ酸化膜である。
ら詳細に説明する。図１はＮＰＮトランジスタ（１
０）、ＮｃｈＭＯＳ（１１）、および容量素子（１２）
を示す断面図である。同図において、（１３）はＰ型の
シリコン半導体基板、（１４）は基板（１３）上に形成
したＮ型エピタキシャル層を貫通して複数の島領域を形
成するＰ+型分離領域、（１５）は基板（１３）と前記
エピタキシャル層との間に埋め込まれたＮ+型埋め込み
層、（１６）は基板（１３）と前記エピタキシャル層と
の間に埋め込まれたＰ+型埋め込み層、（１７）はＬＯ
ＣＯＳ酸化膜である。
【０００９】ＮＰＮトランジスタ（１０）は、エピタキ
シャル層表面に形成したＰ型のベース領域（１７）、ベ
ース領域（１７）表面に形成したヒ素（Ａｓ）をドーパ
ントとするＮ+型エミッタ領域（１８）、およびエピタ
キシャル層表面に形成した、エミッタ領域（１８）より
深いＮ+型コレクタ低抵抗領域（１９）から成る。各領
域上にはＡｌ電極（２０）がコンタクトする。コレクタ
低抵抗領域（１９）は、リン（Ｐ）をドーパントとし拡
散時にエミッタ領域（１８）と同程度の不純物濃度（１
０21ａｔｏｍｓ．ｃｍ-2）を与えられるが、熱拡散によ
ってその表面濃度はエミッタ領域（１８）より低下して
いる。望ましくは、Ｎ+型埋め込み層（１５）と連結す
るまで深く形成する。ベース領域（１７）表面のＰ+型
ベースコンタクト領域（２１）はＰｃｈＭＯＳのソース
・ドレインを利用して形成されたものである。
シャル層表面に形成したＰ型のベース領域（１７）、ベ
ース領域（１７）表面に形成したヒ素（Ａｓ）をドーパ
ントとするＮ+型エミッタ領域（１８）、およびエピタ
キシャル層表面に形成した、エミッタ領域（１８）より
深いＮ+型コレクタ低抵抗領域（１９）から成る。各領
域上にはＡｌ電極（２０）がコンタクトする。コレクタ
低抵抗領域（１９）は、リン（Ｐ）をドーパントとし拡
散時にエミッタ領域（１８）と同程度の不純物濃度（１
０21ａｔｏｍｓ．ｃｍ-2）を与えられるが、熱拡散によ
ってその表面濃度はエミッタ領域（１８）より低下して
いる。望ましくは、Ｎ+型埋め込み層（１５）と連結す
るまで深く形成する。ベース領域（１７）表面のＰ+型
ベースコンタクト領域（２１）はＰｃｈＭＯＳのソース
・ドレインを利用して形成されたものである。
【００１０】ＮｃｈＭＯＳトランジスタ（１１）は、エ
ピタキシャル層の導電型を反転させ、Ｐ+型埋め込み層
（１６）と連結するＰ型ウェル領域（２２）と、Ｐ型ウ
ェル領域（２２）の表面に形成したＮ+型のソース・ド
レイン領域（２３）と、ソース・ドレイン領域（２３）
で挟まれたウェル領域（２２）上にゲート酸化膜（２
４）を介して配設したポリシリコンから成るゲート電極
（２５）から成り、各ソース・ドレイン領域（２３）に
はＡｌ電極（２６）がオーミックコンタクトする。Ｎｃ
ｈＭＯＳ（１１）のソース・ドレイン領域（２３）はＮ
ＰＮトランジスタ（１０）のエミッタ領域（１８）形成
と同時的に行なわれる。
ピタキシャル層の導電型を反転させ、Ｐ+型埋め込み層
（１６）と連結するＰ型ウェル領域（２２）と、Ｐ型ウ
ェル領域（２２）の表面に形成したＮ+型のソース・ド
レイン領域（２３）と、ソース・ドレイン領域（２３）
で挟まれたウェル領域（２２）上にゲート酸化膜（２
４）を介して配設したポリシリコンから成るゲート電極
（２５）から成り、各ソース・ドレイン領域（２３）に
はＡｌ電極（２６）がオーミックコンタクトする。Ｎｃ
ｈＭＯＳ（１１）のソース・ドレイン領域（２３）はＮ
ＰＮトランジスタ（１０）のエミッタ領域（１８）形成
と同時的に行なわれる。
【００１１】容量素子（１２）は、ＮＰＮトランジスタ
（１０）のＮ+型コレクタ低抵抗領域（１９）と同時形
成されたＮ+型の下部電極領域（２７）、下部電極領域
（２７）上にＮｃｈＭＯＳ（１１）のゲート酸化膜（２
４）と同時形成された膜厚数百Åのシリコン酸化膜（Ｓ
ｉＯ2）から成る誘電体薄膜（２８）、および誘電体薄
膜（２８）上にＮｃｈＭＯＳ（１１）のゲート電極（２
５）と同時形成された膜厚３０００〜６０００Åのポリ
シリコンから成る上部電極（２９）から成り、下部電極
領域（２７）上に第１のＡｌ電極（３０）が、上部電極
（２９）に第２のＡｌ電極（３１）がコンタクトする。
ＮＰＮトランジスタ（１０）のＮ+型コレクタ低抵抗領
域（１９）と同時形成する下部電極領域（２７）は、先
にも述べたようにＮＰＮトランジスタ（１０）のエミッ
タ領域（１８）より表面濃度がやや低く、シート抵抗で
４０〜６０Ω／□の値を示す。また、ゲート電極（２
５）と同時形成される上部電極（２９）は、ゲート電極
（２５）と同様にリンドープを受け、シート抵抗で１０
〜３０Ω／□の値を示す。
（１０）のＮ+型コレクタ低抵抗領域（１９）と同時形
成されたＮ+型の下部電極領域（２７）、下部電極領域
（２７）上にＮｃｈＭＯＳ（１１）のゲート酸化膜（２
４）と同時形成された膜厚数百Åのシリコン酸化膜（Ｓ
ｉＯ2）から成る誘電体薄膜（２８）、および誘電体薄
膜（２８）上にＮｃｈＭＯＳ（１１）のゲート電極（２
５）と同時形成された膜厚３０００〜６０００Åのポリ
シリコンから成る上部電極（２９）から成り、下部電極
領域（２７）上に第１のＡｌ電極（３０）が、上部電極
（２９）に第２のＡｌ電極（３１）がコンタクトする。
ＮＰＮトランジスタ（１０）のＮ+型コレクタ低抵抗領
域（１９）と同時形成する下部電極領域（２７）は、先
にも述べたようにＮＰＮトランジスタ（１０）のエミッ
タ領域（１８）より表面濃度がやや低く、シート抵抗で
４０〜６０Ω／□の値を示す。また、ゲート電極（２
５）と同時形成される上部電極（２９）は、ゲート電極
（２５）と同様にリンドープを受け、シート抵抗で１０
〜３０Ω／□の値を示す。
【００１２】図２は容量素子（１２）の上面図である。
一様に形成されたＮ+型下部電極領域（２７）に対し、
上部電極（２９）が複数に分割され、分割された部分に
第１の電極（３０）がストライプ状に延在し、全長にわ
たって下部電極領域（２７）とオーミック接触してい
る。上部電極（２９）はＢＰＳＧ膜で覆われ、前記ＢＰ
ＳＧ膜の開孔（スルーホール）を通して第２の電極（３
１）が上部電極（２９）にコンタクトし、上部電極（２
９）の全長にわたり第２の電極（３１）がストライプ状
に延在する。そして、第１と第２の電極（３０）（３
１）が相対向するように、櫛歯状に形成されている。
一様に形成されたＮ+型下部電極領域（２７）に対し、
上部電極（２９）が複数に分割され、分割された部分に
第１の電極（３０）がストライプ状に延在し、全長にわ
たって下部電極領域（２７）とオーミック接触してい
る。上部電極（２９）はＢＰＳＧ膜で覆われ、前記ＢＰ
ＳＧ膜の開孔（スルーホール）を通して第２の電極（３
１）が上部電極（２９）にコンタクトし、上部電極（２
９）の全長にわたり第２の電極（３１）がストライプ状
に延在する。そして、第１と第２の電極（３０）（３
１）が相対向するように、櫛歯状に形成されている。
【００１３】以上に説明した本発明の構成によれば、抵
抗値が高い下部電極領域（２７）および上部電極（２
９）に対して、抵抗値が極めて小さい第１の電極（３
０）と第２の電極（３１）の両方を櫛歯状にコンタクト
させたので、両者の取出し抵抗を低減できる。従って、
容量素子（１２）の直列抵抗を大幅に低減し、周波数特
性を向上できるものである。尚、上記実施例はコレクタ
低抵抗領域（１９）を用いたものについて説明したが、
例えばＰ+分離領域（１４）を利用したものについても
同等の効果が得られるのは明らかである。
抗値が高い下部電極領域（２７）および上部電極（２
９）に対して、抵抗値が極めて小さい第１の電極（３
０）と第２の電極（３１）の両方を櫛歯状にコンタクト
させたので、両者の取出し抵抗を低減できる。従って、
容量素子（１２）の直列抵抗を大幅に低減し、周波数特
性を向上できるものである。尚、上記実施例はコレクタ
低抵抗領域（１９）を用いたものについて説明したが、
例えばＰ+分離領域（１４）を利用したものについても
同等の効果が得られるのは明らかである。
【００１４】
【発明の効果】以上説明したように、本発明によれば、
下部電極領域（２７）、誘電体薄膜（２８）、および上
部電極（２９）を他の素子と工程を共用化できるので、
効率的に組み込むことができる利点を有する。また、第
１と第２の電極（３０）（３１）により下部電極領域
（２７）と上部抵抗（２９）の取出し抵抗を低減できる
ので、容量素子（１２）の直列抵抗を減じて周波数特性
を大幅に改善できる利点をも有する。
下部電極領域（２７）、誘電体薄膜（２８）、および上
部電極（２９）を他の素子と工程を共用化できるので、
効率的に組み込むことができる利点を有する。また、第
１と第２の電極（３０）（３１）により下部電極領域
（２７）と上部抵抗（２９）の取出し抵抗を低減できる
ので、容量素子（１２）の直列抵抗を減じて周波数特性
を大幅に改善できる利点をも有する。
【図１】本発明を説明するための断面図である。
【図２】本発明を説明するための平面図である。
【図３】従来例を説明する断面図である。
Claims (3)
- 【請求項１】 一導電型の半導体基板と、前記基板上に
形成した逆導電型のエピタキシャル層と、前記エピタキ
シャル層を分離する一導電型の分離領域と、前記分離領
域で島状に分離された複数の島領域と、前記島領域の底
部に埋め込まれた一導電型の埋め込み層と、前記島領域
の表面に形成した一導電型のベース領域と、前記ベース
領域の表面にＭＯＳ素子のソース・ドレイン領域と同時
形成された逆導電型のエミッタ領域と、他の島領域の表
面に形成した、前記エミッタ領域より深く且つ高比抵抗
の下部電極領域と、前記下部電極領域の表面を被覆する
前記ＭＯＳ素子のゲート絶縁膜と同時形成された誘電体
薄膜と、前記誘電体薄膜の上に前記ＭＯＳ素子のゲート
電極と同時形成された上部電極と、前記下部電極領域の
表面にオーミック接触する一方の電極と、前記上部電極
にコンタクトする他方の電極とを備え、前記一方の電極
と他方の電極とを互いに対向するように櫛歯状に配置し
たことを特徴とする半導体集積回路。 - 【請求項２】 前記下部電極領域はバイポーラトランジ
スタ素子のコレクタ低抵抗領域と同時形成された逆導電
型の領域であることを特徴とする請求項１記載の半導体
集積回路。 - 【請求項３】 前記上部電極はリンドープされたポリシ
リコンであることを特徴とする請求項第１項記載の半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12112691A JP2627369B2 (ja) | 1991-05-27 | 1991-05-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12112691A JP2627369B2 (ja) | 1991-05-27 | 1991-05-27 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04348563A JPH04348563A (ja) | 1992-12-03 |
| JP2627369B2 true JP2627369B2 (ja) | 1997-07-02 |
Family
ID=14803527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12112691A Expired - Lifetime JP2627369B2 (ja) | 1991-05-27 | 1991-05-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2627369B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3104660B2 (ja) | 1997-11-21 | 2000-10-30 | 日本電気株式会社 | 半導体装置およびその製造方法 |
-
1991
- 1991-05-27 JP JP12112691A patent/JP2627369B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04348563A (ja) | 1992-12-03 |
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