JP2936615B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2936615B2 JP2936615B2 JP2111790A JP2111790A JP2936615B2 JP 2936615 B2 JP2936615 B2 JP 2936615B2 JP 2111790 A JP2111790 A JP 2111790A JP 2111790 A JP2111790 A JP 2111790A JP 2936615 B2 JP2936615 B2 JP 2936615B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、LSI（大規模集積回路）等、対となる拡散
抵抗を有する半導体装置に関する。
抵抗を有する半導体装置に関する。
本発明は、対となる拡散抵抗を有する半導体装置にお
いて、夫々の拡散抵抗上に絶縁膜を介して多結晶半導体
膜によるダミーパターンを配することによって、対とな
る拡散抵抗の抵抗比（即ちペア比）のばらつき及び抵抗
の絶対値の変動の改善を図り、さらに拡散抵抗上へのAl
配線形成を可能にしてAl配線のパターン設計の自由度の
拡大を図るようにしたものである。
いて、夫々の拡散抵抗上に絶縁膜を介して多結晶半導体
膜によるダミーパターンを配することによって、対とな
る拡散抵抗の抵抗比（即ちペア比）のばらつき及び抵抗
の絶対値の変動の改善を図り、さらに拡散抵抗上へのAl
配線形成を可能にしてAl配線のパターン設計の自由度の
拡大を図るようにしたものである。
LSI等においては、回路に応じて対となる拡散抵抗
（半導体基体中に形成した拡散層を用いた抵抗）を必要
とする場合がある。この対の拡散抵抗の絶対値及び抵抗
比（ペア比）はパシベーション膜及び組立時（モールド
時）のストレス等により変化する。特に抵抗比について
は、第９図に示すように互に近接して配され夫々両端に
Al電極（１）が接続された対をなす第１及び第２の拡散
抵抗（２）及び（３）において、一方の拡散抵抗（３）
上のみにAl配線（４）がまたがって形成された場合、そ
の抵抗比のばらつきは更に拡大する。この為に、従来よ
り、例えば第10図に示すように、第１及び第２の拡散抵
抗（２）及び（３）に対して、Al配線（41）及び（42）
を対称に配置したり、或は第11図に示すように一方の拡
散抵抗（３）をまたぐAl配線（４）に対し、之に等価の
Alのダミーパターン（５）を他方の拡散抵抗（２）に配
して抵抗比の改善を図っている。
（半導体基体中に形成した拡散層を用いた抵抗）を必要
とする場合がある。この対の拡散抵抗の絶対値及び抵抗
比（ペア比）はパシベーション膜及び組立時（モールド
時）のストレス等により変化する。特に抵抗比について
は、第９図に示すように互に近接して配され夫々両端に
Al電極（１）が接続された対をなす第１及び第２の拡散
抵抗（２）及び（３）において、一方の拡散抵抗（３）
上のみにAl配線（４）がまたがって形成された場合、そ
の抵抗比のばらつきは更に拡大する。この為に、従来よ
り、例えば第10図に示すように、第１及び第２の拡散抵
抗（２）及び（３）に対して、Al配線（41）及び（42）
を対称に配置したり、或は第11図に示すように一方の拡
散抵抗（３）をまたぐAl配線（４）に対し、之に等価の
Alのダミーパターン（５）を他方の拡散抵抗（２）に配
して抵抗比の改善を図っている。
しかし乍ら、上述の第10図及び第11図の構成において
は、Al配線（４），（41），（42）の自由度がなく、パ
ターン設計時に諸々の配慮が必要であった。
は、Al配線（４），（41），（42）の自由度がなく、パ
ターン設計時に諸々の配慮が必要であった。
本発明は、上述の点に鑑み、対の拡散抵抗の抵抗比の
ばらつき、抵抗の絶対値の変動を改善し、且つAl配線の
パターン設計の自由度を拡大できる半導体装置を提供す
るものである。
ばらつき、抵抗の絶対値の変動を改善し、且つAl配線の
パターン設計の自由度を拡大できる半導体装置を提供す
るものである。
本発明は、共通の半導体基体に、ポリシリコ・ウォッ
シュドエミッタ構造のバイポーラトランジスタと対にな
る拡散抵抗を形成してなる半導体装置の製造方法であっ
て、半導体基体の第１導電形の領域に、第２導電形の拡
散層による対の拡散抵抗を形成し、対になるそれぞれの
拡散抵抗上に絶縁膜を介して多結晶半導体膜によるダミ
ーパターンを、バイポーラトランジスタのエミッタ取出
し電極となる多結晶半導体膜の形成と同時に形成する。
シュドエミッタ構造のバイポーラトランジスタと対にな
る拡散抵抗を形成してなる半導体装置の製造方法であっ
て、半導体基体の第１導電形の領域に、第２導電形の拡
散層による対の拡散抵抗を形成し、対になるそれぞれの
拡散抵抗上に絶縁膜を介して多結晶半導体膜によるダミ
ーパターンを、バイポーラトランジスタのエミッタ取出
し電極となる多結晶半導体膜の形成と同時に形成する。
本発明の構成によれば、対の拡散抵抗（12）及び（1
3）上に夫々絶縁膜（11）を介して多結晶半導体膜によ
るダミーパターン（15）及び（16）を配したので、パシ
ベーション膜及び組立て時（例えばモールド時）の拡散
抵抗（12）及び（13）に対するストレスが緩和され、拡
散抵抗の絶対値の変動、抵抗比のばらつきが低減され
る。また、拡散抵抗（12）及び（13）上を通るAl配線形
成も可能となり、Al配線のパターン設計の自由度が増
す。
3）上に夫々絶縁膜（11）を介して多結晶半導体膜によ
るダミーパターン（15）及び（16）を配したので、パシ
ベーション膜及び組立て時（例えばモールド時）の拡散
抵抗（12）及び（13）に対するストレスが緩和され、拡
散抵抗の絶対値の変動、抵抗比のばらつきが低減され
る。また、拡散抵抗（12）及び（13）上を通るAl配線形
成も可能となり、Al配線のパターン設計の自由度が増
す。
さらに、それぞれ多結晶半導体膜からなるダミーパタ
ーンとポリシリコン・ウォッシュドエミッタ構造のエミ
ッタ取り出し電極を同時に形成するので、工程数が増え
ない。
ーンとポリシリコン・ウォッシュドエミッタ構造のエミ
ッタ取り出し電極を同時に形成するので、工程数が増え
ない。
第１図を用いて本発明に係る対となる拡散抵抗を有す
る半導体装置の実施例をその製法と共に説明する。
る半導体装置の実施例をその製法と共に説明する。
本例においては、第１図A1及びA2に示すように、半導
体基板に形成した１の第１導電形島領域（11）の主面に
通常の方法によって互に近接して且つ平行する対の第２
導電形拡散層による抵抗体即ち拡散抵抗（12）及び（1
3）を形成する。（14）は島領域（11）上に形成したSiO
2等の絶縁膜である。
体基板に形成した１の第１導電形島領域（11）の主面に
通常の方法によって互に近接して且つ平行する対の第２
導電形拡散層による抵抗体即ち拡散抵抗（12）及び（1
3）を形成する。（14）は島領域（11）上に形成したSiO
2等の絶縁膜である。
次に、第１図B1及びB2に示すように、絶縁膜（14）上
に多結晶シリコン膜をCVD（化学気相成長）法により形
成し、これをレジストマスクを介してパターニングし、
両拡散抵抗（12）及び（13）上に夫々多結晶シリコン膜
によるダミーパターン（15）及び（16）を対称に形成す
る。
に多結晶シリコン膜をCVD（化学気相成長）法により形
成し、これをレジストマスクを介してパターニングし、
両拡散抵抗（12）及び（13）上に夫々多結晶シリコン膜
によるダミーパターン（15）及び（16）を対称に形成す
る。
ここで、両拡散抵抗（12）及び（13）の長さ、幅が互
に同じときには、その上のダミーパターン（15）及び
（16）は同じ大きさに形成される。しかし、両拡散抵抗
（12）及び（13）の長さ、幅が互に異なるときには所要
の比率でダミーパターン（15）及び（16）を配置するよ
うになす。
に同じときには、その上のダミーパターン（15）及び
（16）は同じ大きさに形成される。しかし、両拡散抵抗
（12）及び（13）の長さ、幅が互に異なるときには所要
の比率でダミーパターン（15）及び（16）を配置するよ
うになす。
また、この多結晶シリコン膜によるダミーパターン
（15）及び（16）は、例えば他の島領域においてエミッ
タ形成用の開口に多結晶シリコン膜を形成し、この多結
晶シリコン膜からの不純物拡散でエミッタ領域を形成す
ると共に、該不純物ドープ多結晶シリコン膜をエミッタ
取出し電極とする所謂ポリシリコン・ウォッシュドエミ
ッタ構造のパイポーラトランジスタを形成する際の多結
晶シリコン膜と、同じ工程で形成し得る。
（15）及び（16）は、例えば他の島領域においてエミッ
タ形成用の開口に多結晶シリコン膜を形成し、この多結
晶シリコン膜からの不純物拡散でエミッタ領域を形成す
ると共に、該不純物ドープ多結晶シリコン膜をエミッタ
取出し電極とする所謂ポリシリコン・ウォッシュドエミ
ッタ構造のパイポーラトランジスタを形成する際の多結
晶シリコン膜と、同じ工程で形成し得る。
しかる後、第１図C1及びC2に示すように、ダミーパタ
ーン（15）及び（16）を含む前面にSiO2等の絶縁膜（1
7）を被着形成し、コンタクトホールを形成して各拡散
抵抗（12）及び（13）の両端に夫々対のAl電極（18A）
（18B）及びAl電極（19A（19B）を接続する。このよう
にして上記多結晶シリコン膜によるダミーパターン（1
5）及び（16）を配した対の拡散抵抗（12）及び（13）
を有する目的の半導体装置（20）を得る。
ーン（15）及び（16）を含む前面にSiO2等の絶縁膜（1
7）を被着形成し、コンタクトホールを形成して各拡散
抵抗（12）及び（13）の両端に夫々対のAl電極（18A）
（18B）及びAl電極（19A（19B）を接続する。このよう
にして上記多結晶シリコン膜によるダミーパターン（1
5）及び（16）を配した対の拡散抵抗（12）及び（13）
を有する目的の半導体装置（20）を得る。
上述の製法によれば、対の拡散抵抗（12）及び（13）
上に絶縁膜（14）を介して夫々多結晶シリコン膜による
ダミーパターン（15）及び（16）を対称に配することに
より、パシベーション膜及び組立（モールド）時の拡散
抵抗（12）及び（13）に与えるストレスが緩和され、拡
散抵抗（12），（13）上へのAl配線の有無による抵抗比
のばらつき、抵抗の絶対値の変動を改善することができ
る。またストレスが緩和されることにより、拡散抵抗
（12），（13）上へのAl配線を自由に行うことができ、
Al配線パターン設計の自由度が向上する。
上に絶縁膜（14）を介して夫々多結晶シリコン膜による
ダミーパターン（15）及び（16）を対称に配することに
より、パシベーション膜及び組立（モールド）時の拡散
抵抗（12）及び（13）に与えるストレスが緩和され、拡
散抵抗（12），（13）上へのAl配線の有無による抵抗比
のばらつき、抵抗の絶対値の変動を改善することができ
る。またストレスが緩和されることにより、拡散抵抗
（12），（13）上へのAl配線を自由に行うことができ、
Al配線パターン設計の自由度が向上する。
さらに、このダミーパターン（15），（16）は、ポリ
シリコン・ウォッシュドエミッタ構造のバイポーラトラ
ンジスタを形成する際の多結晶シリコン膜と同じ工程で
形成するので、工程数を増やすことなく形成できる。
シリコン・ウォッシュドエミッタ構造のバイポーラトラ
ンジスタを形成する際の多結晶シリコン膜と同じ工程で
形成するので、工程数を増やすことなく形成できる。
一方、近年、縦型バイポーラトランジスタを含むLSI
においては、セルフアラインプロセスを含む素子の微細
化及び浅い接合化によってバイポーラトランジスタの高
速化がますます進んでいる。しかしながら、エミッタ領
域及びベース領域の浅い接合化によっても、エミッタ−
コレクタ間のパンチスルーが防止される様にベース領域
のピーク濃度を逆に増大させなければならず、これがト
ランジスタ特性に少なからず影響を及ぼしている。
においては、セルフアラインプロセスを含む素子の微細
化及び浅い接合化によってバイポーラトランジスタの高
速化がますます進んでいる。しかしながら、エミッタ領
域及びベース領域の浅い接合化によっても、エミッタ−
コレクタ間のパンチスルーが防止される様にベース領域
のピーク濃度を逆に増大させなければならず、これがト
ランジスタ特性に少なからず影響を及ぼしている。
即ち、例えば第４図に示すように、コレクタ領域（2
4）、ベース領域（25）及びエミッタ領域（26）を有
し、そのエミッタ領域（26）が多結晶シリコン膜（27）
から不純物拡散で形成されると共に、該不純物ドープ多
結晶シリコン膜（27）がエミッタ取出し電極となり、こ
の上にAl電極（28）が形成される所謂ポリシリコン・ウ
ォッシュドエミッタ構造の縦型バイポーラトランジスタ
（29）においては、エミッタ接合の絶縁膜（30）との界
面に臨むＡ部が非常に高濃度同士の接合となっているた
めに、ここにおいて、エミッタ−ベース間耐圧VEBOが決
定される。即ち高濃度であるために耐圧VEBOが小さくな
る。
4）、ベース領域（25）及びエミッタ領域（26）を有
し、そのエミッタ領域（26）が多結晶シリコン膜（27）
から不純物拡散で形成されると共に、該不純物ドープ多
結晶シリコン膜（27）がエミッタ取出し電極となり、こ
の上にAl電極（28）が形成される所謂ポリシリコン・ウ
ォッシュドエミッタ構造の縦型バイポーラトランジスタ
（29）においては、エミッタ接合の絶縁膜（30）との界
面に臨むＡ部が非常に高濃度同士の接合となっているた
めに、ここにおいて、エミッタ−ベース間耐圧VEBOが決
定される。即ち高濃度であるために耐圧VEBOが小さくな
る。
又、エミッタ及びベースの表面での高濃度のぶつかり
はコレクタ電流ICにバースト性ノイズを発生させる為、
特にリニアオーディオ用途では問題となる。
はコレクタ電流ICにバースト性ノイズを発生させる為、
特にリニアオーディオ用途では問題となる。
又、低ノイズトランジスタとしてはＡ部での高濃度の
ぶつかりを防止することが必要となり、近年LEC（Low E
mitter Concentration）構造のトランジスタが注目され
ているが、これらの構造は全体にセルサイズの増大を招
き、また同時に高速化に対してアプローチが困難であ
る。
ぶつかりを防止することが必要となり、近年LEC（Low E
mitter Concentration）構造のトランジスタが注目され
ているが、これらの構造は全体にセルサイズの増大を招
き、また同時に高速化に対してアプローチが困難であ
る。
この様にバイポーラトランジスタの高速化と低ノイズ
化は相入れない点があり、特にエミッタ−ベースの濃度
プロファイル設計に対して大きくアプローチを異にする
為、両者を兼ね備えたデバイスを提供することか困難で
ある。
化は相入れない点があり、特にエミッタ−ベースの濃度
プロファイル設計に対して大きくアプローチを異にする
為、両者を兼ね備えたデバイスを提供することか困難で
ある。
第２図は、この点を改善し、高速バイポーラトランジ
スタと低ノイズトランジスタを同時搭載し、夫々回路上
所望の特性のトランジスタを用いることを可能にした半
導体装置及びその製法を示す。
スタと低ノイズトランジスタを同時搭載し、夫々回路上
所望の特性のトランジスタを用いることを可能にした半
導体装置及びその製法を示す。
本例においては、第２図Ａに示すように、通常のプロ
セスにより第１導電形例えばｐ形シリコン基板（31）の
主面に夫々ｎ形のコレクタ埋込み層（32）及び（33）と
素子分離のp+層（34）を形成した後、ｎ形エピタキシャ
ル層（35）を形成し、次いで選択酸化によりフィールド
絶縁層（SiO2）（36）を形成してp+層（34）とフィール
ド絶縁層（36）によって素子分離領域（37）を形成す
る。そして、低ノイズトランジスタを形成すべき第１の
素子領域（41）においてエピタキシャル層によるｎ形コ
レクタ領域（43）にｐ形ベース領域（44）及びコレクタ
埋込み層（32）に達するn+プラグイン領域（45）を形成
し、また、高速トランジスタを形成すべき第２の素子領
域（42）においてエピタキシャル層によるｎ形コレクタ
領域（48）にｐ形ベース領域（49）及びコレクタ埋込み
層（33）に達するn+プラグイン領域（50）を形成する。
セスにより第１導電形例えばｐ形シリコン基板（31）の
主面に夫々ｎ形のコレクタ埋込み層（32）及び（33）と
素子分離のp+層（34）を形成した後、ｎ形エピタキシャ
ル層（35）を形成し、次いで選択酸化によりフィールド
絶縁層（SiO2）（36）を形成してp+層（34）とフィール
ド絶縁層（36）によって素子分離領域（37）を形成す
る。そして、低ノイズトランジスタを形成すべき第１の
素子領域（41）においてエピタキシャル層によるｎ形コ
レクタ領域（43）にｐ形ベース領域（44）及びコレクタ
埋込み層（32）に達するn+プラグイン領域（45）を形成
し、また、高速トランジスタを形成すべき第２の素子領
域（42）においてエピタキシャル層によるｎ形コレクタ
領域（48）にｐ形ベース領域（49）及びコレクタ埋込み
層（33）に達するn+プラグイン領域（50）を形成する。
この例ではｐ形ベース領域（44）及び（49）を同時に
形成し、n+プラグイン領域（45）及び（50）を同時に形
成する。
形成し、n+プラグイン領域（45）及び（50）を同時に形
成する。
次に、第２図Ｂに示すように、第１の素子領域（41）
側のベース領域（44）に選択的に比較的低濃度のｎ形エ
ミッタ領域（46）をイオン注入により形成する。その
後、表面全面にCVDSiO2による絶縁膜（53）を被着形成
し、デンシファイ（活性化アニールを含む）を施す。
側のベース領域（44）に選択的に比較的低濃度のｎ形エ
ミッタ領域（46）をイオン注入により形成する。その
後、表面全面にCVDSiO2による絶縁膜（53）を被着形成
し、デンシファイ（活性化アニールを含む）を施す。
次に、第２図Ｃに示すように、第１及び第２の素子領
域（41）及び（42）上の絶縁膜（53）に対しその夫々エ
ミッタに対応する部分及びコレクタ取出し部に対応する
部分に夫々開口（54），（55）及び（56），（57）を形
成する。ここで、第１の素子領域（41）においてはその
エミッタに対応する開口（54）は低濃度エミッタ領域
（46）の幅より小さい幅に形成される。そして、通常の
方法で各開口（54）〜（57）にｎ形不純物をドープした
多結晶シリコン膜（58），（59），（60）及び（61）を
選択的に形成し、さらに上面にSiO2等の絶縁膜（62）を
被着形成した後、、各多結晶シリコン膜（58），（5
9），（60），（61）からの不純物拡散により、第１の
素子領域（41）においてｎ形低濃度エミッタ領域（46）
より狭い幅のｎ形高濃度エミッタ領域（47）とn+プラグ
イン領域（45）達するｎ形コレクタ取出し領域（63）を
形成し、第２の素子領域（42）においてｎ形エミッタ領
域（51）とn+プラグイン領域（50）に達するｎ形コレク
タ取出し領域（64）を形成する。
域（41）及び（42）上の絶縁膜（53）に対しその夫々エ
ミッタに対応する部分及びコレクタ取出し部に対応する
部分に夫々開口（54），（55）及び（56），（57）を形
成する。ここで、第１の素子領域（41）においてはその
エミッタに対応する開口（54）は低濃度エミッタ領域
（46）の幅より小さい幅に形成される。そして、通常の
方法で各開口（54）〜（57）にｎ形不純物をドープした
多結晶シリコン膜（58），（59），（60）及び（61）を
選択的に形成し、さらに上面にSiO2等の絶縁膜（62）を
被着形成した後、、各多結晶シリコン膜（58），（5
9），（60），（61）からの不純物拡散により、第１の
素子領域（41）においてｎ形低濃度エミッタ領域（46）
より狭い幅のｎ形高濃度エミッタ領域（47）とn+プラグ
イン領域（45）達するｎ形コレクタ取出し領域（63）を
形成し、第２の素子領域（42）においてｎ形エミッタ領
域（51）とn+プラグイン領域（50）に達するｎ形コレク
タ取出し領域（64）を形成する。
次いで、絶縁膜（62），（53）に夫々エミッタ，ベー
ス及びコレクタに対応するコンタクトホールを形成し、
第１の素子領域（41）においてAlによるエミッタ電極
（66）、ベース電極（67）及びコレクタ電極（68）を形
成し、第２の素子領域（42）においてAlによるエミッタ
電極（69）、ベース電極（70）及びコレクタ電極（71）
を形成する。かくして、第２図Ｄに示すように、第１の
素子領域（41）に低ノイズnpnバイポーラトランジスタ
（72）が形成され、第２の素子領域（42）に高速npnバ
イポーラトランジスタ（73）が構成された目的の半導体
装置（74）を得る。
ス及びコレクタに対応するコンタクトホールを形成し、
第１の素子領域（41）においてAlによるエミッタ電極
（66）、ベース電極（67）及びコレクタ電極（68）を形
成し、第２の素子領域（42）においてAlによるエミッタ
電極（69）、ベース電極（70）及びコレクタ電極（71）
を形成する。かくして、第２図Ｄに示すように、第１の
素子領域（41）に低ノイズnpnバイポーラトランジスタ
（72）が形成され、第２の素子領域（42）に高速npnバ
イポーラトランジスタ（73）が構成された目的の半導体
装置（74）を得る。
上述の構成によれば、第１の素子領域（41）のnpnバ
イポーラトランジスタ（72）は第３図の拡大図で示すよ
うに、エミッタ接合の絶縁膜（53）との界面に臨む終端
部では低濃度エミッタ領域（46）とベース領域（44）が
接することになり、ノイズ及びエミッタ−ベース間耐圧
VEBOが共に改善される。
イポーラトランジスタ（72）は第３図の拡大図で示すよ
うに、エミッタ接合の絶縁膜（53）との界面に臨む終端
部では低濃度エミッタ領域（46）とベース領域（44）が
接することになり、ノイズ及びエミッタ−ベース間耐圧
VEBOが共に改善される。
また、第２の素子領域（42）のnpnバイポーラトラン
ジスタ（73）は、所謂ポリシリコン・ウォッシュドエミ
ッタ構造となりエミッタ領域（51）の微細化が可能とな
って高速トランジスタが得られる。この様に本例におい
ては高速（高fT）トランジスタ（73）に低ノイズ且つ高
耐圧VEBOのトランジスタ（72）の２種を同時搭載した半
導体装置（74）が得られるので、回路用途に応じて使い
分けが可能となる。
ジスタ（73）は、所謂ポリシリコン・ウォッシュドエミ
ッタ構造となりエミッタ領域（51）の微細化が可能とな
って高速トランジスタが得られる。この様に本例におい
ては高速（高fT）トランジスタ（73）に低ノイズ且つ高
耐圧VEBOのトランジスタ（72）の２種を同時搭載した半
導体装置（74）が得られるので、回路用途に応じて使い
分けが可能となる。
尚、上例においてはnpnトランジスタに適用したが、p
npトランジスタにも同様に適用できる。さらに、第２図
Ａのベース領域（44）及び（49）は別種のものでも可能
である。
npトランジスタにも同様に適用できる。さらに、第２図
Ａのベース領域（44）及び（49）は別種のものでも可能
である。
次に、バイポーラICにおけるMIS型容量素子（87）
は、通常第６図に示すように、第１導電形例えばｐ形の
半導体領域（81）に第２電動形即ちｎ形の拡散層（82）
を形成し、絶縁膜（86）の開口を通して拡散層（82）の
所定領域上に例えばSi3N4による誘電体膜（83）を介し
て一方のAl電極（84）を形成し、拡散層（83）の他部に
他方のAlの電極（85）を形成してこ構成される。このMI
S型容量素子（87）では誘電体膜（83）の膜厚の充分な
制御により高精度な容量素子が形成される。ところで、
前述したポリシリコン・ウォッシュドエミッタ構造のバ
イポーラトランジスタとの混載を考慮すると、MIS型容
量としては第７図に示す構造が考えられる。すなわち、
ｎ型拡散層（82）上に例えばSi3N4による誘電体膜（8
3）、多結晶シリコン膜（88）及びAl電極（84）が積層
された構造となる。500Å以下の薄膜多結晶シリコン膜
の場合にはAlと多結晶シリコンが反応し、すなおなMIS
型容量特性となる。しかし多結晶シリコン膜厚が500Å
を超えると反応が充分でなく、多結晶シリコンが部分的
に残り、これが純粋多結晶シリコンの場合、第８図は等
価回路で示すようにAC的に多結晶シリコンが容量C1とし
てSi3N4の容量C2に直列に結合した形となり、 となる。すなわち、純粋多結晶シリコンは抵抗R1が大き
く且つ誘電率ｎ＝11.7と大きい為に、高容量，高精度の
MIS型容量の形成には阻害となる。
は、通常第６図に示すように、第１導電形例えばｐ形の
半導体領域（81）に第２電動形即ちｎ形の拡散層（82）
を形成し、絶縁膜（86）の開口を通して拡散層（82）の
所定領域上に例えばSi3N4による誘電体膜（83）を介し
て一方のAl電極（84）を形成し、拡散層（83）の他部に
他方のAlの電極（85）を形成してこ構成される。このMI
S型容量素子（87）では誘電体膜（83）の膜厚の充分な
制御により高精度な容量素子が形成される。ところで、
前述したポリシリコン・ウォッシュドエミッタ構造のバ
イポーラトランジスタとの混載を考慮すると、MIS型容
量としては第７図に示す構造が考えられる。すなわち、
ｎ型拡散層（82）上に例えばSi3N4による誘電体膜（8
3）、多結晶シリコン膜（88）及びAl電極（84）が積層
された構造となる。500Å以下の薄膜多結晶シリコン膜
の場合にはAlと多結晶シリコンが反応し、すなおなMIS
型容量特性となる。しかし多結晶シリコン膜厚が500Å
を超えると反応が充分でなく、多結晶シリコンが部分的
に残り、これが純粋多結晶シリコンの場合、第８図は等
価回路で示すようにAC的に多結晶シリコンが容量C1とし
てSi3N4の容量C2に直列に結合した形となり、 となる。すなわち、純粋多結晶シリコンは抵抗R1が大き
く且つ誘電率ｎ＝11.7と大きい為に、高容量，高精度の
MIS型容量の形成には阻害となる。
第５図は、この点を改善し、ポリシリコン・ウォッシ
ュドエミッタ構造のトランジスタと混載可能で且つ高精
度に得られるMIS型容量素子を示す。
ュドエミッタ構造のトランジスタと混載可能で且つ高精
度に得られるMIS型容量素子を示す。
まず、第５図Ａに示すように例えばｐ型のシリコン基
板（91）上にｎ形エピタキシャル層（92）を形成した
後、ｐ形素子分離層（93）及びｎ形拡散層（94）をイオ
ン注入法等により形成し、次いで基板表面にCVD法によ
るSiO2膜（95）を形成し、MIS容量部に対応する部分に
開口（96）を形成する。
板（91）上にｎ形エピタキシャル層（92）を形成した
後、ｐ形素子分離層（93）及びｎ形拡散層（94）をイオ
ン注入法等により形成し、次いで基板表面にCVD法によ
るSiO2膜（95）を形成し、MIS容量部に対応する部分に
開口（96）を形成する。
次に、第５図Ｂに示すように、減圧CVD法により誘電
体となるSi3N4膜（97）を形成し、これをパターニング
してMIS容量部のみにSi3N4膜（97）を残す。
体となるSi3N4膜（97）を形成し、これをパターニング
してMIS容量部のみにSi3N4膜（97）を残す。
次に、第５図Ｃに示すように、SiO2膜（95）の拡散層
取出し部に対応する部分に開口（98）を形成した後、厚
さ1000Å程度の多結晶シリコン膜（99）を形成する。こ
の多結晶シリコン膜（99）を図示のようにパターニング
してMIS容量部と拡散層取出し部のみに夫々多結晶シリ
コン膜（99A）及び（99B）を残す。そしてAs+（100）を
イオン注入してn+多結晶シリコン膜とする。
取出し部に対応する部分に開口（98）を形成した後、厚
さ1000Å程度の多結晶シリコン膜（99）を形成する。こ
の多結晶シリコン膜（99）を図示のようにパターニング
してMIS容量部と拡散層取出し部のみに夫々多結晶シリ
コン膜（99A）及び（99B）を残す。そしてAs+（100）を
イオン注入してn+多結晶シリコン膜とする。
そして活性化の為にN2雰囲気中で約1000℃のアニール
を施す。なお、イオン注入に代えてAsドープSiO2からの
拡散でn+多結晶シリコン膜（99A），（99B）を形成して
も良く、又はAsドープ多結晶シリコンをCVDで形成して
もよい。
を施す。なお、イオン注入に代えてAsドープSiO2からの
拡散でn+多結晶シリコン膜（99A），（99B）を形成して
も良く、又はAsドープ多結晶シリコンをCVDで形成して
もよい。
次に、通常の方法でAlを例えばスパッター法で被着
し、パターニング後、H2雰囲気中にてシンター処理して
夫々n+多結晶シリコン膜（99A）及び（99B）上にAl電極
（101）及び（102）を形成し、第５図Ｄに示す目的のMI
S型容量素子（103）を構成する。
し、パターニング後、H2雰囲気中にてシンター処理して
夫々n+多結晶シリコン膜（99A）及び（99B）上にAl電極
（101）及び（102）を形成し、第５図Ｄに示す目的のMI
S型容量素子（103）を構成する。
上記工程のうち、第５図Ｃの状態にてnpnバイポーラ
トランジスタのポリシリコン・ウォッシュドエミッタの
形成が可能となる。
トランジスタのポリシリコン・ウォッシュドエミッタの
形成が可能となる。
上述の構成のMIS型容量素子（103）によれば、ポリシ
リコン・ウォッシュドエミッタ構造のnpnバイポーラト
ランジスタとの混載が容易となる。しかも、多結晶シリ
コン膜としてｎ形多結晶シリコン膜（99A）を採用する
ことにより、誘電体のSi3N4膜（97）の膜厚及び面積を
同じにしても第７図及び第８図に示すMIS容量素子に比
べて高容量が得られ、第６図に示す従来型のMIS型容量
素子（ｎ形拡散層−Si3N4膜−A1構造）よりもバイアス
依存性が少ない。バイアス依存性に関しては従来型のMI
S型容量素子が2000ppm/Vであるのに対して、本MIS型容
量素子（103）は1000ppm/V以下である。
リコン・ウォッシュドエミッタ構造のnpnバイポーラト
ランジスタとの混載が容易となる。しかも、多結晶シリ
コン膜としてｎ形多結晶シリコン膜（99A）を採用する
ことにより、誘電体のSi3N4膜（97）の膜厚及び面積を
同じにしても第７図及び第８図に示すMIS容量素子に比
べて高容量が得られ、第６図に示す従来型のMIS型容量
素子（ｎ形拡散層−Si3N4膜−A1構造）よりもバイアス
依存性が少ない。バイアス依存性に関しては従来型のMI
S型容量素子が2000ppm/Vであるのに対して、本MIS型容
量素子（103）は1000ppm/V以下である。
さらに、本MIS型容量素子（103）はｎ形多結晶シリコ
ン膜（99A）を用いることにより容量ヒステリシスのな
い良好な特性が得られる。
ン膜（99A）を用いることにより容量ヒステリシスのな
い良好な特性が得られる。
本発明によれば、対となる拡散抵抗を有する半導体装
置において、夫々拡散抵抗上に絶縁膜を介して多結晶半
導体膜によるダミーパターンを配することによって、パ
ッシベーション膜及び組立時のストレスを緩和し、拡散
抵抗上へのAl配線の有無による上記対の拡散抵抗の抵抗
比のばらつき、及び抵抗の絶対値の変動を改善すること
ができる。また、このことにより、Al配線のパターン設
計での自由度が増し、半導体装置の製作を容易にするも
のである。
置において、夫々拡散抵抗上に絶縁膜を介して多結晶半
導体膜によるダミーパターンを配することによって、パ
ッシベーション膜及び組立時のストレスを緩和し、拡散
抵抗上へのAl配線の有無による上記対の拡散抵抗の抵抗
比のばらつき、及び抵抗の絶対値の変動を改善すること
ができる。また、このことにより、Al配線のパターン設
計での自由度が増し、半導体装置の製作を容易にするも
のである。
さらに、多結晶半導体膜によるダミーパターンは、ポ
リシリコン・ウォッシュドエミッタ構造のバイポーラト
ランジスタを形成する際のエミッタ取り出し電極となる
多結晶膜の形成と同時に形成されるので、工程数が増え
ず、この種類の半導体装置を容易に製造できる。
リシリコン・ウォッシュドエミッタ構造のバイポーラト
ランジスタを形成する際のエミッタ取り出し電極となる
多結晶膜の形成と同時に形成されるので、工程数が増え
ず、この種類の半導体装置を容易に製造できる。
第１図は本発明に係る半導体装置の要部（対をなす拡散
抵抗）の例を示す製造工程図で第１図A1,B1,C1は断面
図、第１図A2,B2,C2は平面図、第２図は高速バイポーラ
トランジスタと低ノイズトランジスタを同時搭載した半
導体装置を示す工程順の断面図、第３図はその低ノイズ
トランジスタの要部の拡大断面図、第４図は従来のバイ
ポーラトランジスタの説明に供する断面図、第５図はMI
S型容量素子を示す工程順の断面図、第６図は従来のMIS
型容量素子の断面図、第７図は比較のためのMIS型容量
素子の断面図、第８図は第７図の等価回路図、第９図〜
第11図は従来の対をなす拡散抵抗の平面図である。 （11）は第１導電形島領域、（12）（13）は拡散抵抗、
（14）は絶縁膜、（15）（16）は多結晶シリコンのダミ
ーパターン、（18A）（18B）（19A）（19B）はAl電極で
ある。
抵抗）の例を示す製造工程図で第１図A1,B1,C1は断面
図、第１図A2,B2,C2は平面図、第２図は高速バイポーラ
トランジスタと低ノイズトランジスタを同時搭載した半
導体装置を示す工程順の断面図、第３図はその低ノイズ
トランジスタの要部の拡大断面図、第４図は従来のバイ
ポーラトランジスタの説明に供する断面図、第５図はMI
S型容量素子を示す工程順の断面図、第６図は従来のMIS
型容量素子の断面図、第７図は比較のためのMIS型容量
素子の断面図、第８図は第７図の等価回路図、第９図〜
第11図は従来の対をなす拡散抵抗の平面図である。 （11）は第１導電形島領域、（12）（13）は拡散抵抗、
（14）は絶縁膜、（15）（16）は多結晶シリコンのダミ
ーパターン、（18A）（18B）（19A）（19B）はAl電極で
ある。
Claims (1)
- 【請求項１】共通の半導体基体に、ポリシリコン・ウォ
ッシュドエミッタ構造のバイポーラトランジスタと対に
なる拡散抵抗を形成してなる半導体装置の製造方法であ
って、 前記半導体基体の第１導電形の領域に、第２導電形の拡
散層による前記対の拡散抵抗を形成し、 該対になるそれぞれの拡散抵抗上に絶縁膜を介して多結
晶半導体膜によるダミーパターンを、前記バイポーラト
ランジスタのエミッタ取出し電極となる多結晶半導体膜
の形成と同時に形成する ことを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2111790A JP2936615B2 (ja) | 1990-01-31 | 1990-01-31 | 半導体装置の製造方法 |
| JP23071698A JPH11121699A (ja) | 1990-01-31 | 1998-08-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2111790A JP2936615B2 (ja) | 1990-01-31 | 1990-01-31 | 半導体装置の製造方法 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23071698A Division JPH11121699A (ja) | 1990-01-31 | 1998-08-17 | 半導体装置 |
| JP23071598A Division JP3241000B2 (ja) | 1990-01-31 | 1998-08-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03225950A JPH03225950A (ja) | 1991-10-04 |
| JP2936615B2 true JP2936615B2 (ja) | 1999-08-23 |
Family
ID=12045937
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2111790A Expired - Lifetime JP2936615B2 (ja) | 1990-01-31 | 1990-01-31 | 半導体装置の製造方法 |
| JP23071698A Pending JPH11121699A (ja) | 1990-01-31 | 1998-08-17 | 半導体装置 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23071698A Pending JPH11121699A (ja) | 1990-01-31 | 1998-08-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (2) | JP2936615B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5073954B2 (ja) * | 2006-03-15 | 2012-11-14 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置及びその自動配置配線方法 |
| CN207572353U (zh) * | 2015-05-13 | 2018-07-03 | 株式会社村田制作所 | 薄膜器件 |
-
1990
- 1990-01-31 JP JP2111790A patent/JP2936615B2/ja not_active Expired - Lifetime
-
1998
- 1998-08-17 JP JP23071698A patent/JPH11121699A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11121699A (ja) | 1999-04-30 |
| JPH03225950A (ja) | 1991-10-04 |
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