JP2504529B2 - バイポ―ラ形薄膜半導体装置 - Google Patents
バイポ―ラ形薄膜半導体装置Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は、半導体薄膜上に形成される横形のバイポー
ラトランジスタを有する半導体装置に関する。
ラトランジスタを有する半導体装置に関する。
B.従来の技術 第４図ないし第６図により、従来のバイポーラ形薄膜
半導体装置を説明する。第４図は特願昭62-148043号に
開示されたバイポーラ形薄膜半導体装置の平面図、第５
図はそのV-V線断面図、第６図はその等価回路図であ
る。
半導体装置を説明する。第４図は特願昭62-148043号に
開示されたバイポーラ形薄膜半導体装置の平面図、第５
図はそのV-V線断面図、第６図はその等価回路図であ
る。
この従来例は、積層形バイポーラトランジスタの欠点
を解消するために、エミッタ領域とベース引出し領域と
を同一平面上に形成することにより、トランジスタの製
造工程を簡易化し、コスト低減を図り、かつ、動作の信
頼性を高めるものである。
を解消するために、エミッタ領域とベース引出し領域と
を同一平面上に形成することにより、トランジスタの製
造工程を簡易化し、コスト低減を図り、かつ、動作の信
頼性を高めるものである。
第４図および第５図において、絶縁性基板21上に、半
導体薄膜としての多結晶シリコン層22が所要の厚さに堆
積され、かつ所定の形状にパターニングされている。多
結晶シリコン層22にはN+形エミッタ領域23が形成される
とともに、このN+形エミッタ領域23を囲むようにＰ形ベ
ース領域24aおよびP+形ベース引出し領域24bが形成さ
れ、これらの領域24aおよび24bを囲むようにＮ形コレク
タ領域25aおよびN+形コレクタ引出し領域25bが形成され
ている。また、N+形エミッタ領域23、Ｐ形ベース引出し
領域24b、およびN+形コレクタ引出し領域25bはそれぞ
れ、多結晶シリコン層22上に堆積した層間絶縁膜27に開
孔したコンタクトホールを介してエミッタ電極26E、ベ
ース電極26B、およびコレクタ電極26Cに接続されてい
る。
導体薄膜としての多結晶シリコン層22が所要の厚さに堆
積され、かつ所定の形状にパターニングされている。多
結晶シリコン層22にはN+形エミッタ領域23が形成される
とともに、このN+形エミッタ領域23を囲むようにＰ形ベ
ース領域24aおよびP+形ベース引出し領域24bが形成さ
れ、これらの領域24aおよび24bを囲むようにＮ形コレク
タ領域25aおよびN+形コレクタ引出し領域25bが形成され
ている。また、N+形エミッタ領域23、Ｐ形ベース引出し
領域24b、およびN+形コレクタ引出し領域25bはそれぞ
れ、多結晶シリコン層22上に堆積した層間絶縁膜27に開
孔したコンタクトホールを介してエミッタ電極26E、ベ
ース電極26B、およびコレクタ電極26Cに接続されてい
る。
ところで、Ｐ形ベース領域24aとN+形エミッタ領域23
とは多結晶シリコン層22上の同一マスクを用いた不純物
導入によって形成され、Ｐ形ベース領域24aのベース幅
Ｗは、Ｐ形ベース領域24aを形成するＰ形不純物とN+形
エミッタ領域23を形成するＮ形不純物との二重拡散によ
る横方向拡散長の差によって規定される。このため、極
めて狭い（数千Å）ベース幅Ｗが得られ、多結晶シリコ
ンのような小数キャリアの拡散長の短い材料でも適度な
電流増幅率hFEを持つバイポーラ形薄膜トランジスタを
作製できる。なお、ベース電極26BとＰ形ベース領域24a
とは、ベース幅Ｗより広い幅のP+形ベース引出し領域24
bを介してコンタクトされる。
とは多結晶シリコン層22上の同一マスクを用いた不純物
導入によって形成され、Ｐ形ベース領域24aのベース幅
Ｗは、Ｐ形ベース領域24aを形成するＰ形不純物とN+形
エミッタ領域23を形成するＮ形不純物との二重拡散によ
る横方向拡散長の差によって規定される。このため、極
めて狭い（数千Å）ベース幅Ｗが得られ、多結晶シリコ
ンのような小数キャリアの拡散長の短い材料でも適度な
電流増幅率hFEを持つバイポーラ形薄膜トランジスタを
作製できる。なお、ベース電極26BとＰ形ベース領域24a
とは、ベース幅Ｗより広い幅のP+形ベース引出し領域24
bを介してコンタクトされる。
C.発明が解決しようとする課題 このような構成により、多結晶シリコン層22には、N+
形エミッタ領域23、Ｐ形ベース領域24a、およびＮ形コ
レクタ領域25aによるNPNバイポーラトランジスタが形成
されると共に、第４図および第５図の破線で示されるＸ
部分において、すなわちベース電極26B近傍のＰ形ベー
ス引き出し領域24bとN+形エミッタ領域23とのPN接合に
よって、寄生エミッタ−ベース間ダイオードが形成され
る。
形エミッタ領域23、Ｐ形ベース領域24a、およびＮ形コ
レクタ領域25aによるNPNバイポーラトランジスタが形成
されると共に、第４図および第５図の破線で示されるＸ
部分において、すなわちベース電極26B近傍のＰ形ベー
ス引き出し領域24bとN+形エミッタ領域23とのPN接合に
よって、寄生エミッタ−ベース間ダイオードが形成され
る。
この寄生ダイオードの形成を抑えるためには、ベース
電極26Bを接続するためのベース引出し領域24bをエミッ
タ領域23とコレクタ領域26Cの間に配置するか、また
は、ベース引出し領域24bをベース領域24aの上部に設け
てトランジスタのコンタクト領域を立体的にする必要が
ある。しかし、前者の場合、ベース幅Ｗが広くなるため
所望の電流増幅率hFEが得られなくなり、後者の場合、
製造工程が複雑化するとともに、ベース領域24aとベー
ス引出し領域24bとの接続部分におけるベース幅Ｗを広
くせざるを得ないため、前者と同様に所望の電流増幅率
hFEが得られなくなる。したがって、第４図に示すよう
な構造にせざるを得ず、寄生ダイオードの形成は避けら
れない。
電極26Bを接続するためのベース引出し領域24bをエミッ
タ領域23とコレクタ領域26Cの間に配置するか、また
は、ベース引出し領域24bをベース領域24aの上部に設け
てトランジスタのコンタクト領域を立体的にする必要が
ある。しかし、前者の場合、ベース幅Ｗが広くなるため
所望の電流増幅率hFEが得られなくなり、後者の場合、
製造工程が複雑化するとともに、ベース領域24aとベー
ス引出し領域24bとの接続部分におけるベース幅Ｗを広
くせざるを得ないため、前者と同様に所望の電流増幅率
hFEが得られなくなる。したがって、第４図に示すよう
な構造にせざるを得ず、寄生ダイオードの形成は避けら
れない。
このようなバイポーラ形薄膜半導体装置の等価回路を
第６図に示す。第６図において、符号28が上述のように
構成されるNPNバイポーラトランジスタであり、そのベ
ース端子Ｂとエミッタ端子Ｅとの間に上述した寄生PNダ
イオード29が形成されている。
第６図に示す。第６図において、符号28が上述のように
構成されるNPNバイポーラトランジスタであり、そのベ
ース端子Ｂとエミッタ端子Ｅとの間に上述した寄生PNダ
イオード29が形成されている。
このため、トランジスタ動作時にこの寄生ダイオード
が順方向にバイアスされ、トランジスタ動作に寄与しな
い電流成分がエミッタ−ベース間に流れてその電流成分
だけベース電流IBが増加する。このため、コレクタ電流
ICとベース電流IBとの比で定義される電流増幅率hFEが
低下するという問題がある。
が順方向にバイアスされ、トランジスタ動作に寄与しな
い電流成分がエミッタ−ベース間に流れてその電流成分
だけベース電流IBが増加する。このため、コレクタ電流
ICとベース電流IBとの比で定義される電流増幅率hFEが
低下するという問題がある。
本発明は、このような従来の問題点に着目してなされ
たもので、電流増幅率hFEの低下を防止してトランジス
タ特性を向上させたバイポーラ形薄膜半導体装置を提供
することにある。
たもので、電流増幅率hFEの低下を防止してトランジス
タ特性を向上させたバイポーラ形薄膜半導体装置を提供
することにある。
D.課題を解決するための手段 本発明は、絶縁性基板１上に積層された半導体薄膜に
形成された第１導電形のコレクタ領域5aと、前記半導体
薄膜に形成された第１導電形のエミッタ領域３と、前記
コレクタ領域5aと前記エミッタ領域３とに挟まれた所定
のベース幅Ｗを有する第２導電形のベース領域4aと、該
ベース領域4aに接続する第２導電形のベース引出し領域
4bとを具備し、前記ベース領域4aを形成する第２導電形
不純物と前記エミッタ領域３を形成する第１導電形不純
物とを、マスク材を用いたセルフアラインメントにより
拡散して前記ベース幅Ｗを規定するバイポーラ形薄膜半
導体装置に適用される。
形成された第１導電形のコレクタ領域5aと、前記半導体
薄膜に形成された第１導電形のエミッタ領域３と、前記
コレクタ領域5aと前記エミッタ領域３とに挟まれた所定
のベース幅Ｗを有する第２導電形のベース領域4aと、該
ベース領域4aに接続する第２導電形のベース引出し領域
4bとを具備し、前記ベース領域4aを形成する第２導電形
不純物と前記エミッタ領域３を形成する第１導電形不純
物とを、マスク材を用いたセルフアラインメントにより
拡散して前記ベース幅Ｗを規定するバイポーラ形薄膜半
導体装置に適用される。
そして、上述の問題点は、前記エミッタ領域３と前記
ベース引出し領域4bとを、その間に寄生ダイオードが形
成されないように互いに分離して同一平面上に設けるこ
とにより解決される。
ベース引出し領域4bとを、その間に寄生ダイオードが形
成されないように互いに分離して同一平面上に設けるこ
とにより解決される。
E.作用 同一平面上に設けられたエミッタ領域３とベース引出
し領域4bとは互いに分離されるため、寄生ダイオードは
形成されない。
し領域4bとは互いに分離されるため、寄生ダイオードは
形成されない。
F.実施例 第１図および第２図により本発明に係るバイポーラ形
薄膜半導体装置の一実施例を説明する。第１図は、バイ
ポーラ形薄膜半導体装置を示す平面図、第２図（ａ），
（ｂ），（ｃ），（ｄ）は、それぞれ第１図のa-a線断
面図、b-b線断面図、c-c断面図、d-d断面図である。
薄膜半導体装置の一実施例を説明する。第１図は、バイ
ポーラ形薄膜半導体装置を示す平面図、第２図（ａ），
（ｂ），（ｃ），（ｄ）は、それぞれ第１図のa-a線断
面図、b-b線断面図、c-c断面図、d-d断面図である。
第１図および第２図において、絶縁性基板１上に半導
体薄膜としての多結晶シリコン層２が所要の厚さに堆積
され、かつ所定の形状にパターニングされている。そし
てこの多結晶シリコン層２の所定領域上にマスク材10が
形成されている。このマスク材10直下の多結晶シリコン
層２には、低濃度のＮ形コレクタ領域5aとＰ形ベース領
域4aとが接して形成されている。
体薄膜としての多結晶シリコン層２が所要の厚さに堆積
され、かつ所定の形状にパターニングされている。そし
てこの多結晶シリコン層２の所定領域上にマスク材10が
形成されている。このマスク材10直下の多結晶シリコン
層２には、低濃度のＮ形コレクタ領域5aとＰ形ベース領
域4aとが接して形成されている。
マスク材10直下以外の多結晶シリコン層２には、Ｎ形
コレクタ領域5aと接してN+形コレクタ引出し領域5bが形
成されるとともに、第１図および第２図（ａ）に示され
るように、Ｐ形ベース領域4aと接してN+形エミッタ領域
３が形成されている。そしてこのN+形エミッタ領域３と
Ｎ形コレクタ領域5aとに挟まれたＰ形ベース領域4aは、
極めて狭い（数千Å）ベース幅Ｗとされる。なおこのベ
ース幅Ｗは、後の製造方法の説明において詳しく述べる
が、マスク材10をマスクとしてＰ形ベース領域4aを形成
するＰ形不純物とＮ形コレクタ領域5aを形成するＮ形不
純物とを二重拡散して多結晶シリコン層２に導入し、２
種類の不純物の横方向拡散長の差によって規定される。
コレクタ領域5aと接してN+形コレクタ引出し領域5bが形
成されるとともに、第１図および第２図（ａ）に示され
るように、Ｐ形ベース領域4aと接してN+形エミッタ領域
３が形成されている。そしてこのN+形エミッタ領域３と
Ｎ形コレクタ領域5aとに挟まれたＰ形ベース領域4aは、
極めて狭い（数千Å）ベース幅Ｗとされる。なおこのベ
ース幅Ｗは、後の製造方法の説明において詳しく述べる
が、マスク材10をマスクとしてＰ形ベース領域4aを形成
するＰ形不純物とＮ形コレクタ領域5aを形成するＮ形不
純物とを二重拡散して多結晶シリコン層２に導入し、２
種類の不純物の横方向拡散長の差によって規定される。
さらに、第１図および第２図（ｂ）に示されるよう
に、マスク材10直下以外の多結晶シリコン層２には、Ｐ
形ベース領域4aと接してP+形ベース引出し領域4bが形成
されている。そしてこのP+形ベース引出し領域4bとN+形
エミッタ領域３とは、第１図および第２図（ｃ）に示さ
れるように、マスク材10直下以外の領域においては層間
絶縁膜７によって分離される。また第１図に示すように
マスク材10直下においては、Ｐ形ベース引出し領域4bと
N+形エミッタ領域３がＰ形ベース領域4aにそのベース幅
方向でラップするようにそれぞれ接続される。すなわ
ち、Ｐ形ベース引出し領域4bとN+形エミッタ領域３とは
ベース領域4a内でのみ接続される。なお、ベース領域は
マスク直下に形成する必要があるが、エミッタ領域とベ
ース引出し領域はマスク直下になくても、マスクの境界
面でベース領域とベース引出し領域およびエミッタ領域
を接続させてもよい。
に、マスク材10直下以外の多結晶シリコン層２には、Ｐ
形ベース領域4aと接してP+形ベース引出し領域4bが形成
されている。そしてこのP+形ベース引出し領域4bとN+形
エミッタ領域３とは、第１図および第２図（ｃ）に示さ
れるように、マスク材10直下以外の領域においては層間
絶縁膜７によって分離される。また第１図に示すように
マスク材10直下においては、Ｐ形ベース引出し領域4bと
N+形エミッタ領域３がＰ形ベース領域4aにそのベース幅
方向でラップするようにそれぞれ接続される。すなわ
ち、Ｐ形ベース引出し領域4bとN+形エミッタ領域３とは
ベース領域4a内でのみ接続される。なお、ベース領域は
マスク直下に形成する必要があるが、エミッタ領域とベ
ース引出し領域はマスク直下になくても、マスクの境界
面でベース領域とベース引出し領域およびエミッタ領域
を接続させてもよい。
また、N+形エミッタ領域３、P+形ベース引出し領域4
b、およびN+形コレクタ引出し領域5bはそれぞれ、多結
晶シリコン層２上に堆積した層間絶縁膜７に開孔したコ
ンタクトホールを介してエミッタ電極6E、ベース電極6
B、およびコレクタ電極6Cに接続されている。
b、およびN+形コレクタ引出し領域5bはそれぞれ、多結
晶シリコン層２上に堆積した層間絶縁膜７に開孔したコ
ンタクトホールを介してエミッタ電極6E、ベース電極6
B、およびコレクタ電極6Cに接続されている。
次に、このように構成されるバイポーラ形薄膜半導体
装置の製造方法を説明する。第３図はその製造方法を示
す工程図であり、（a1）〜（a4）はそれぞれ、各工程に
おける平面図およびこの平面図のa-a線断面、b-b線断
面、d-d線断面の各断面図を示す。なお、これら（a2）
〜（g2），（a3）〜（g3），（a4）〜（g4）の各断面図
は第２図（ｂ），（ａ），（ｄ）にそれぞれ対応する。
装置の製造方法を説明する。第３図はその製造方法を示
す工程図であり、（a1）〜（a4）はそれぞれ、各工程に
おける平面図およびこの平面図のa-a線断面、b-b線断
面、d-d線断面の各断面図を示す。なお、これら（a2）
〜（g2），（a3）〜（g3），（a4）〜（g4）の各断面図
は第２図（ｂ），（ａ），（ｄ）にそれぞれ対応する。
（ａ）：第３図（a1）〜（a4）において、絶縁性基板１
上に、半導体薄膜として多結晶シリコン層２を所要の厚
さに堆積し、例えばリンＰまたはヒ素AsのＮ形不純物を
所要量添加してアニール処理を行ない、低濃度のＮ形不
純物領域11を形成する。次いで、このＮ形不純物領域11
上にマスク材10を形成して、所定の形状にパターニング
する。このマスク材10は、例えばシリコン酸化膜あるい
はシリコン酸化膜上に多結晶シリコン層が堆積されてい
る二層膜などから構成されている。
上に、半導体薄膜として多結晶シリコン層２を所要の厚
さに堆積し、例えばリンＰまたはヒ素AsのＮ形不純物を
所要量添加してアニール処理を行ない、低濃度のＮ形不
純物領域11を形成する。次いで、このＮ形不純物領域11
上にマスク材10を形成して、所定の形状にパターニング
する。このマスク材10は、例えばシリコン酸化膜あるい
はシリコン酸化膜上に多結晶シリコン層が堆積されてい
る二層膜などから構成されている。
（ｂ）：第３図（b1）〜（b4）に示すように、マスク材
10および所定の形状のレジスト（図示せず）をマスクと
するイオン注入法により、例えばホウ素ＢなどのＰ形不
純物を所要量添加してアニール処理を行ない、横方向へ
の熱拡散によってマスク材10直下にまで延びているＰ形
不純物領域12を形成する。
10および所定の形状のレジスト（図示せず）をマスクと
するイオン注入法により、例えばホウ素ＢなどのＰ形不
純物を所要量添加してアニール処理を行ない、横方向へ
の熱拡散によってマスク材10直下にまで延びているＰ形
不純物領域12を形成する。
（ｃ）：第３図（c1）〜（c4）に示すように、マスク材
10および所定の形状のレジスト（図示せず）を用いて多
結晶シリコン層２のエッチングを行ない、所定の形状に
パターニングする。このパターニングによって、コレク
タ領域、コレクタ引出し領域、ベース領域、ベース引出
し領域、およびエミッタ領域となるべき各領域11a,11b,
12a,12b,12cのパターンを形成する。このときマスク材1
0直下においては、ベース引出し領域となる領域12bおよ
びエミッタ領域となる領域12cがそれぞれ、ベース領域
となる領域12aに接続されると同時に、マスク材10直下
以外においては、ベース引出し領域となる領域12bとエ
ミッタ領域となる領域12cとが互いに分離される。
10および所定の形状のレジスト（図示せず）を用いて多
結晶シリコン層２のエッチングを行ない、所定の形状に
パターニングする。このパターニングによって、コレク
タ領域、コレクタ引出し領域、ベース領域、ベース引出
し領域、およびエミッタ領域となるべき各領域11a,11b,
12a,12b,12cのパターンを形成する。このときマスク材1
0直下においては、ベース引出し領域となる領域12bおよ
びエミッタ領域となる領域12cがそれぞれ、ベース領域
となる領域12aに接続されると同時に、マスク材10直下
以外においては、ベース引出し領域となる領域12bとエ
ミッタ領域となる領域12cとが互いに分離される。
（ｄ）：第３図（d1）〜（d4）に示すように、マスク材
10および所定の形状のレジスト（図示せず）をマスクと
するイオン注入法により、例えばホウ素ＢなどのＰ形不
純物を所要量添加して領域12bにP+形ベース引出し領域4
bを形成する。
10および所定の形状のレジスト（図示せず）をマスクと
するイオン注入法により、例えばホウ素ＢなどのＰ形不
純物を所要量添加して領域12bにP+形ベース引出し領域4
bを形成する。
（ｅ）：第３図（e1）〜（e4）に示すように、マスク材
10および所定の形状のレジスト（図示せず）をマスクと
するイオン注入法により、例えばリンＰまたはヒ素Asの
Ｎ形不純物を所要量添加してアニール処理を行ない、領
域11b、12cにそれぞれN+形コレクタ引出し領域5bおよび
N+形エミッタ領域３を形成する。このとき、Ｎ形コレク
タ領域5bとN+形エミッタ領域３は横方向への熱拡散によ
ってマスク材10直下にまで延び、この結果、領域11a,12
aにＮ形コレクタ領域5aおよびＰ形ベース領域4aが形成
される。
10および所定の形状のレジスト（図示せず）をマスクと
するイオン注入法により、例えばリンＰまたはヒ素Asの
Ｎ形不純物を所要量添加してアニール処理を行ない、領
域11b、12cにそれぞれN+形コレクタ引出し領域5bおよび
N+形エミッタ領域３を形成する。このとき、Ｎ形コレク
タ領域5bとN+形エミッタ領域３は横方向への熱拡散によ
ってマスク材10直下にまで延び、この結果、領域11a,12
aにＮ形コレクタ領域5aおよびＰ形ベース領域4aが形成
される。
ここで、Ｎ形コレクタ領域5aとN+形エミッタ領域３と
に挟まれたＰ形ベース領域4aの幅Ｗは、マスク材10を用
いてＰ形ベース領域4aを形成するために導入されるＰ形
不純物の横方向拡散長と、N+形エミッタ領域３を形成す
るために導入されるＮ形不純物の横方向拡散長との差に
よって規定される。したがって、これらＰ形およびＮ形
不純物の拡散条件を制御することにより、極めて狭い所
望のベース幅Ｗを有するＰ形ベース領域4aを形成するこ
とができる。
に挟まれたＰ形ベース領域4aの幅Ｗは、マスク材10を用
いてＰ形ベース領域4aを形成するために導入されるＰ形
不純物の横方向拡散長と、N+形エミッタ領域３を形成す
るために導入されるＮ形不純物の横方向拡散長との差に
よって規定される。したがって、これらＰ形およびＮ形
不純物の拡散条件を制御することにより、極めて狭い所
望のベース幅Ｗを有するＰ形ベース領域4aを形成するこ
とができる。
（ｆ）：第３図（f1）〜（f4）に示すとおり、全面に層
間絶縁膜７を堆積させた後、N+形エミッタ領域３、P+形
ベース引出し領域4b、およびN+形コレクタ引出し領域5b
上の所定の位置にそれぞれエミッタコンタクトホール1
3、ベースコンタクトホール14、およびコレクタコンタ
クトホール15を開孔する。
間絶縁膜７を堆積させた後、N+形エミッタ領域３、P+形
ベース引出し領域4b、およびN+形コレクタ引出し領域5b
上の所定の位置にそれぞれエミッタコンタクトホール1
3、ベースコンタクトホール14、およびコレクタコンタ
クトホール15を開孔する。
（ｇ）：第３図（g1）〜（g4）に示すとおり、全面にア
ルミニウムAlを堆積させた後、所定の形状にパターニン
グして、それぞれN+形エミッタ領域３、P+形ベース引出
し領域4b、およびN+形コレクタ引出し領域5bに接続され
ているエミッタ電極6E、ベース電極6B、およびコレクタ
電極6Cを形成する。
ルミニウムAlを堆積させた後、所定の形状にパターニン
グして、それぞれN+形エミッタ領域３、P+形ベース引出
し領域4b、およびN+形コレクタ引出し領域5bに接続され
ているエミッタ電極6E、ベース電極6B、およびコレクタ
電極6Cを形成する。
以上の製造プロセスにより、第１図および第２図に示
したバイポーラ形薄膜半導体装置が形成される。
したバイポーラ形薄膜半導体装置が形成される。
なお、上記の製造方法において、第３図（c1）〜（c
4）における多結晶シリコン層２のパターニング、第３
図（d1）〜（d4）におけるＰ形不純物のイオン注入、第
３図（e1）〜（e4）におけるＮ形不純物のイオン注入
は、その順番を任意に入れ替えてもよい。例えば、第３
図（d1）〜（d4）におけるＰ形不純物のイオン注入およ
び第３図（e1）〜（e4）におけるＮ形不純物のイオン注
入を行なった後に多結晶シリコン層２のパターニングを
行なってもよい。この場合、多結晶シリコン層２のパタ
ーニングの後に、マスク材10をエッチング除去してもよ
い。
4）における多結晶シリコン層２のパターニング、第３
図（d1）〜（d4）におけるＰ形不純物のイオン注入、第
３図（e1）〜（e4）におけるＮ形不純物のイオン注入
は、その順番を任意に入れ替えてもよい。例えば、第３
図（d1）〜（d4）におけるＰ形不純物のイオン注入およ
び第３図（e1）〜（e4）におけるＮ形不純物のイオン注
入を行なった後に多結晶シリコン層２のパターニングを
行なってもよい。この場合、多結晶シリコン層２のパタ
ーニングの後に、マスク材10をエッチング除去してもよ
い。
このように本実施例においては、上記特願昭62-14804
3号のバイポーラ形薄膜半導体装置と同様にして、同一
マスク材を用いた二重拡散法により極めて狭いベース幅
Ｗを有するＰ形ベース領域4aを形成することができるた
め、電流増幅率hFEを大きくすることができ、また低濃
度のＮ形コレクタ領域5aを設けているため、耐圧を高く
することができる。
3号のバイポーラ形薄膜半導体装置と同様にして、同一
マスク材を用いた二重拡散法により極めて狭いベース幅
Ｗを有するＰ形ベース領域4aを形成することができるた
め、電流増幅率hFEを大きくすることができ、また低濃
度のＮ形コレクタ領域5aを設けているため、耐圧を高く
することができる。
また、マスク材10直下以外では、ベース電極6Bと接続
されるP+形ベース引出し領域4bとN+形エミッタ領域３と
が互いに分離され、マスク材10直下では、N+形エミッタ
領域３とP+形ベース引出し領域4bとがＰ形ベース領域4a
を介しベース幅Ｗよりも短い接触長で互いに接するた
め、エミッタ−ベース間にはPN接合による寄生ダイオー
ドが形成されない。従って、すべてのベース電流IBがト
ランジスタ動作に寄与するようになり、寄生ダイオード
の形成による電流増幅率hFEの低下を防ぐことができ
る。
されるP+形ベース引出し領域4bとN+形エミッタ領域３と
が互いに分離され、マスク材10直下では、N+形エミッタ
領域３とP+形ベース引出し領域4bとがＰ形ベース領域4a
を介しベース幅Ｗよりも短い接触長で互いに接するた
め、エミッタ−ベース間にはPN接合による寄生ダイオー
ドが形成されない。従って、すべてのベース電流IBがト
ランジスタ動作に寄与するようになり、寄生ダイオード
の形成による電流増幅率hFEの低下を防ぐことができ
る。
さらにまた、エミッタ−ベース間に従来形成されてい
た寄生ダイオードが形成されないので、この寄生ダイオ
ードの接合容量によるエミッタ−ベース間の寄生容量が
なくなり、その結果、トランジスタの動作速度を速くす
ることができ、遮断周波数fTを高くすることもできる。
た寄生ダイオードが形成されないので、この寄生ダイオ
ードの接合容量によるエミッタ−ベース間の寄生容量が
なくなり、その結果、トランジスタの動作速度を速くす
ることができ、遮断周波数fTを高くすることもできる。
なお以上では、NPNトランジスタについて説明した
が、PNPトランジスタにも同様に本発明を適用できる。
さらに、本発明を逸脱しない限りバイポーラトランジス
タの各領域のレイアウトは実施例に限定されない。
が、PNPトランジスタにも同様に本発明を適用できる。
さらに、本発明を逸脱しない限りバイポーラトランジス
タの各領域のレイアウトは実施例に限定されない。
G.発明の効果 以上の通り本発明によれば、マスク材を用いたセルフ
アラインメントによりベース幅を規定するバイポーラ形
薄膜半導体装置において、エミッタ領域とベース引出し
領域とを同一平面上に設け、かつ、寄生ダイオードが形
成されないように両領域を分離したため、製造工程を簡
易化してコスト低減を図ることができるとともに、動作
の信頼性を高めることができる。したがって、ベース幅
を極めて狭小にしても寄生ダイオードの形成を抑えるこ
とができ、電流増幅率hFEの低下が防止されるととも
に、寄生容量の発生も回避されて遮断周波数fTを向上さ
せることができる。
アラインメントによりベース幅を規定するバイポーラ形
薄膜半導体装置において、エミッタ領域とベース引出し
領域とを同一平面上に設け、かつ、寄生ダイオードが形
成されないように両領域を分離したため、製造工程を簡
易化してコスト低減を図ることができるとともに、動作
の信頼性を高めることができる。したがって、ベース幅
を極めて狭小にしても寄生ダイオードの形成を抑えるこ
とができ、電流増幅率hFEの低下が防止されるととも
に、寄生容量の発生も回避されて遮断周波数fTを向上さ
せることができる。
第１図は本発明の一実施例によるバイポーラ形薄膜半導
体装置を示す平面図、第２図（ａ）〜（ｄ）はそれぞれ
第１図のa-a,b-b,c-c,d-d線に沿う断面図、第３図は本
発明の一実施例によるバイポーラ形薄膜半導体装置の製
造方法を示すそれぞれ工程図、第４図は従来のバイポー
ラ形薄膜半導体装置を示す平面図、第５図は第４図のV-
V線断面図、第６図は従来のバイポーラ形薄膜半導体装
置を示す等価回路図である。 1:絶縁性基板、2:多結晶シリコン層 3:N+形エミッタ領域 4a:P形ベース領域 4b:P形ベース引出し領域 5a:N形コレクタ領域 5b:N+形コレクタ引出し領域 6E:エミッタ電極、6B:ベース電極 6C:コレクタ電極、7:層間絶縁膜 10:マスク材
体装置を示す平面図、第２図（ａ）〜（ｄ）はそれぞれ
第１図のa-a,b-b,c-c,d-d線に沿う断面図、第３図は本
発明の一実施例によるバイポーラ形薄膜半導体装置の製
造方法を示すそれぞれ工程図、第４図は従来のバイポー
ラ形薄膜半導体装置を示す平面図、第５図は第４図のV-
V線断面図、第６図は従来のバイポーラ形薄膜半導体装
置を示す等価回路図である。 1:絶縁性基板、2:多結晶シリコン層 3:N+形エミッタ領域 4a:P形ベース領域 4b:P形ベース引出し領域 5a:N形コレクタ領域 5b:N+形コレクタ引出し領域 6E:エミッタ電極、6B:ベース電極 6C:コレクタ電極、7:層間絶縁膜 10:マスク材
Claims (1)
- 【請求項１】絶縁性基板上に積層された半導体薄膜に形
成された第１導電形のコレクタ領域と、 前記半導体薄膜に形成された第１導電形のエミッタ領域
と、 前記コレクタ領域と前記エミッタ領域とに挟まれた所定
のベース幅を有する第２導電形のベース領域と、 前記ベース領域に接続する第２導電形のベース引出し領
域とを具備し、前記ベース領域を形成する第２導電形不
純物と前記エミッタ領域を形成する第１導電形不純物と
をマスク材を用いたセルフアラインメントにより拡散し
て前記ベース幅を規定するバイポーラ形薄膜半導体装置
において、 前記エミッタ領域と前記ベース引出し領域とが、その間
に寄生ダイオードが形成されないように互いに分離され
て同一平面上に設けられていることを特徴とするバイポ
ーラ形薄膜半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19817388A JP2504529B2 (ja) | 1988-08-09 | 1988-08-09 | バイポ―ラ形薄膜半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19817388A JP2504529B2 (ja) | 1988-08-09 | 1988-08-09 | バイポ―ラ形薄膜半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0246735A JPH0246735A (ja) | 1990-02-16 |
| JP2504529B2 true JP2504529B2 (ja) | 1996-06-05 |
Family
ID=16386687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19817388A Expired - Fee Related JP2504529B2 (ja) | 1988-08-09 | 1988-08-09 | バイポ―ラ形薄膜半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2504529B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04170815A (ja) * | 1990-11-05 | 1992-06-18 | Nissan Motor Co Ltd | ハイサイド・スイッチ回路及び半導体装置 |
| US6174779B1 (en) | 1998-03-13 | 2001-01-16 | Kabushiki Kaisha Toshiba | Method for manufacturing a lateral bipolar transistor |
-
1988
- 1988-08-09 JP JP19817388A patent/JP2504529B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0246735A (ja) | 1990-02-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |