JPH06310526A - 半導体デバイス - Google Patents
半導体デバイスInfo
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- JPH06310526A JPH06310526A JP6068567A JP6856794A JPH06310526A JP H06310526 A JPH06310526 A JP H06310526A JP 6068567 A JP6068567 A JP 6068567A JP 6856794 A JP6856794 A JP 6856794A JP H06310526 A JPH06310526 A JP H06310526A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/735—Lateral transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0804—Emitter regions of bipolar transistors
- H01L29/0808—Emitter regions of bipolar transistors of lateral transistors
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【目的】 極めて薄い層を用いることができ、表面積が
小さく、且つ電流利得が極めて高い横形トランジスタを
具えている半導体デバイスを提供する。 【構成】 半導体デバイスは、例えばｐ形基板１の表面
に形成したｎ形エピタキシャル層３におけるｎ形ベース
領域１９により横方向に離間させたｐ形エミッタ領域１
５，１６及びｐ形コレクタ領域１７並びにｎ++形の埋込
層１８を有するｐｎｐ形の横形バイポーラトランジスタ
を具えている。この横形トランジスタの絶縁層６の下側
に延在する第１エミッタ領域１５をｐ形に弱くドープ
し、絶縁層６の開口により画成したエミッタ接点領域２
６の下側に延在する第２部分のエミッタ領域１６をｐ++
形に強度にドープしてエミッタを形成すると電流利得が
極めて強力に増大する。第１（１５）及び第２エミッタ
領域１６の厚さ及びドーピングレベルは、第１領域が電
子に対して透過性となり、第２領域が電子に対して障壁
を形成するような値とする。
小さく、且つ電流利得が極めて高い横形トランジスタを
具えている半導体デバイスを提供する。 【構成】 半導体デバイスは、例えばｐ形基板１の表面
に形成したｎ形エピタキシャル層３におけるｎ形ベース
領域１９により横方向に離間させたｐ形エミッタ領域１
５，１６及びｐ形コレクタ領域１７並びにｎ++形の埋込
層１８を有するｐｎｐ形の横形バイポーラトランジスタ
を具えている。この横形トランジスタの絶縁層６の下側
に延在する第１エミッタ領域１５をｐ形に弱くドープ
し、絶縁層６の開口により画成したエミッタ接点領域２
６の下側に延在する第２部分のエミッタ領域１６をｐ++
形に強度にドープしてエミッタを形成すると電流利得が
極めて強力に増大する。第１（１５）及び第２エミッタ
領域１６の厚さ及びドーピングレベルは、第１領域が電
子に対して透過性となり、第２領域が電子に対して障壁
を形成するような値とする。
Description
【０００１】
【産業上の利用分野】本発明は、横形トランジスタを具
えている半導体デバイスであって、このデバイスが第１
導電形の半導体基板を具え、該基板がその表面に第１導
電形とは反対の第２導電形のエピタキシャル層を有し、
このエピタキシャル層内に前記横形トランジスタを形成
するように、エピタキシャル層の厚さに少なくとも等し
い厚さの絶縁層により島が画成され、前記横形トランジ
スタが：該トランジスタのベースを形成するエピタキシ
ャル層の領域により横方向に離間された第１導電形のエ
ミッタ及びコレクタ領域と；前記デバイスの表面を覆う
絶縁層における前記エミッタ領域の表面個所にあけた開
口により限定したエミッタに電気的に接触させる金属接
点パッド用の少なくとも１個の電気エミッタ接点領域
と；前記基板とエピタキシャル層との接合部のレベルに
設けた第２導電形の埋込層と；を具え、さらに前記横形
トランジスタでは：前記エミッタ接点領域の下側に位置
する第２部分のエミッタ領域の表面の面積に対する、絶
縁層の下側に位置する第１部分のエミッタ領域と称する
エミッタ領域の表面の面積の比が少なくとも２に等しく
なるようにした；半導体デバイスに関するものである。
えている半導体デバイスであって、このデバイスが第１
導電形の半導体基板を具え、該基板がその表面に第１導
電形とは反対の第２導電形のエピタキシャル層を有し、
このエピタキシャル層内に前記横形トランジスタを形成
するように、エピタキシャル層の厚さに少なくとも等し
い厚さの絶縁層により島が画成され、前記横形トランジ
スタが：該トランジスタのベースを形成するエピタキシ
ャル層の領域により横方向に離間された第１導電形のエ
ミッタ及びコレクタ領域と；前記デバイスの表面を覆う
絶縁層における前記エミッタ領域の表面個所にあけた開
口により限定したエミッタに電気的に接触させる金属接
点パッド用の少なくとも１個の電気エミッタ接点領域
と；前記基板とエピタキシャル層との接合部のレベルに
設けた第２導電形の埋込層と；を具え、さらに前記横形
トランジスタでは：前記エミッタ接点領域の下側に位置
する第２部分のエミッタ領域の表面の面積に対する、絶
縁層の下側に位置する第１部分のエミッタ領域と称する
エミッタ領域の表面の面積の比が少なくとも２に等しく
なるようにした；半導体デバイスに関するものである。
【０００２】本発明は高電流利得を目的とする横形バイ
ポーラトランジスタを具えているあらゆる集積回路に適
用することができる。なお、下記の説明で用いる「少数
キャリヤ」とは、当面の領域がｐ形の領域である場合に
は電子を意味し、当面の領域がｎ形である場合には正孔
を意味するものとする。
ポーラトランジスタを具えているあらゆる集積回路に適
用することができる。なお、下記の説明で用いる「少数
キャリヤ」とは、当面の領域がｐ形の領域である場合に
は電子を意味し、当面の領域がｎ形である場合には正孔
を意味するものとする。
【０００３】
【従来の技術】上述した特性を有する高利得の横形トラ
ンジスタを具えている半導体デバイスは従来の刊行物、
即ち欧州特許ＥＰ０３２２９６２から既知である。この
刊行物によると、横形トランジスタの電流利得はそれら
の構造により制限される。
ンジスタを具えている半導体デバイスは従来の刊行物、
即ち欧州特許ＥＰ０３２２９６２から既知である。この
刊行物によると、横形トランジスタの電流利得はそれら
の構造により制限される。
【０００４】従って、前記刊行物では酸化物絶縁層の下
側のエミッタ領域の表面の面積と電気接点領域の表面の
面積との比が２０〜２００となるようにエミッタ領域を
形成して、酸化物層の下側の領域に電子の電流を優先さ
せて正孔電流が得られるようにすることによりトランジ
スタの利得を高めることを勧めている。
側のエミッタ領域の表面の面積と電気接点領域の表面の
面積との比が２０〜２００となるようにエミッタ領域を
形成して、酸化物層の下側の領域に電子の電流を優先さ
せて正孔電流が得られるようにすることによりトランジ
スタの利得を高めることを勧めている。
【０００５】驚くべきことに、このトランジスタの電流
利得は、エミッタ領域を長手方向に細長形状とし、エミ
ッタの短辺に対する長辺の寸法比を少なくとも５に等し
くするとより一層増大する。このようにすることにより
前記ＥＰ０３２２９６２に記載されているデバイスの電
流利得を２５〜８９程度とすることができる。
利得は、エミッタ領域を長手方向に細長形状とし、エミ
ッタの短辺に対する長辺の寸法比を少なくとも５に等し
くするとより一層増大する。このようにすることにより
前記ＥＰ０３２２９６２に記載されているデバイスの電
流利得を２５〜８９程度とすることができる。
【０００６】
【発明が解決しようとする課題】上述したようなデバイ
スの欠点は、それが極めて大きいということにある。現
在の技術状態では主として同一基板における能動及び受
動素子の集積化密度をかなり高めることをめざしてい
る。このようなことは半導体産業にとって絶対的な要請
である。
スの欠点は、それが極めて大きいということにある。現
在の技術状態では主として同一基板における能動及び受
動素子の集積化密度をかなり高めることをめざしてい
る。このようなことは半導体産業にとって絶対的な要請
である。
【０００７】前記刊行物から既知のデバイスは電流利得
の性能は魅力があるも、そのデバイスの寸法は極めて高
い集積化密度を有する回路の産業上の発展には不適当で
ある。それにも拘わらず、横形トランジスタは、設計者
が反転トランジスタ並びに電流源トランジスタを含める
ことを希望する集積回路を実現するのに重要なものであ
る。この場合には反転トランジスタを主として横形トラ
ンジスタとして実現し、電流源トランジスタを縦形トラ
ンジスタとする。
の性能は魅力があるも、そのデバイスの寸法は極めて高
い集積化密度を有する回路の産業上の発展には不適当で
ある。それにも拘わらず、横形トランジスタは、設計者
が反転トランジスタ並びに電流源トランジスタを含める
ことを希望する集積回路を実現するのに重要なものであ
る。この場合には反転トランジスタを主として横形トラ
ンジスタとして実現し、電流源トランジスタを縦形トラ
ンジスタとする。
【０００８】横形トランジスタの電流利得率が縦形トラ
ンジスタの電流利得率よりもかなり低いことは当業者に
周知である。従って、前記ＥＰ０３２２９６２に記載さ
れているトランジスタの性能レベルは、その寸法ではな
くて、斯かる利得差を補償すれば非常に魅力的なもので
ある。
ンジスタの電流利得率よりもかなり低いことは当業者に
周知である。従って、前記ＥＰ０３２２９６２に記載さ
れているトランジスタの性能レベルは、その寸法ではな
くて、斯かる利得差を補償すれば非常に魅力的なもので
ある。
【０００９】それでも前記従来のデバイスは横形バイポ
ーラトランジスタの技術の転換期を示す。その理由は、
このトランジスタの作動はそれまでの従来の技術状態で
は全く知られていなかった表面効果に基づくものであ
り、しかも以前用いられていた技術の根拠となっていた
理論とは全く正反対の完全に新規な理論に対応するもの
であるからである。
ーラトランジスタの技術の転換期を示す。その理由は、
このトランジスタの作動はそれまでの従来の技術状態で
は全く知られていなかった表面効果に基づくものであ
り、しかも以前用いられていた技術の根拠となっていた
理論とは全く正反対の完全に新規な理論に対応するもの
であるからである。
【００１０】斯かる欧州特許ＥＰ０３２２９６２に適用
された新規理論を理解するには、IEEE Transactions on
Electron Devices (vol.ED-31, no.12, 1984 年12月、
第1878〜1888頁）に Jesus A. del Alamo 及び Richard
M. Swanson により発表された論文“The physics and
Modeling of Heavily Doped Emitters”を読むのが適し
ている。この本の発行時点では“heavily doped emitte
r"（強ドープエミッタ）とは所謂ＬＥＣ(Low Emitter C
oncentration) トランジスタよりも強力にドープしたエ
ミッタ、即ちエミッタ層の厚さが２〜１０μｍのトラン
ジスタの場合に約１０18〜１０20ｃｍ-3にドープしたエ
ミッタのことであると理解すべきである。この刊行物か
ら明らかなように、厚い層を有しているトランジスタの
強ドープエミッタの作動は少数キャリヤの輸送と再結合
により左右されるが、シリコン中の少数キャリヤの寿命
に影響を及ぼすメカニズムは極めて複雑であり、まだか
なり研究する必要がある。上記刊行物には、多くの場合
に実験結果がモデル結果に矛盾することがあることも示
唆している。これは上述した少数キャリヤの寿命現象の
複雑性のために、モデル化に当り全てのパラメータを考
慮することができないからである。徹底した研究はトラ
ンジスタのエミッタにおけるシリコン中の少数キャリヤ
の作用及び再結合時間に関連する問題の核心に触れるこ
とができるだけである。
された新規理論を理解するには、IEEE Transactions on
Electron Devices (vol.ED-31, no.12, 1984 年12月、
第1878〜1888頁）に Jesus A. del Alamo 及び Richard
M. Swanson により発表された論文“The physics and
Modeling of Heavily Doped Emitters”を読むのが適し
ている。この本の発行時点では“heavily doped emitte
r"（強ドープエミッタ）とは所謂ＬＥＣ(Low Emitter C
oncentration) トランジスタよりも強力にドープしたエ
ミッタ、即ちエミッタ層の厚さが２〜１０μｍのトラン
ジスタの場合に約１０18〜１０20ｃｍ-3にドープしたエ
ミッタのことであると理解すべきである。この刊行物か
ら明らかなように、厚い層を有しているトランジスタの
強ドープエミッタの作動は少数キャリヤの輸送と再結合
により左右されるが、シリコン中の少数キャリヤの寿命
に影響を及ぼすメカニズムは極めて複雑であり、まだか
なり研究する必要がある。上記刊行物には、多くの場合
に実験結果がモデル結果に矛盾することがあることも示
唆している。これは上述した少数キャリヤの寿命現象の
複雑性のために、モデル化に当り全てのパラメータを考
慮することができないからである。徹底した研究はトラ
ンジスタのエミッタにおけるシリコン中の少数キャリヤ
の作用及び再結合時間に関連する問題の核心に触れるこ
とができるだけである。
【００１１】それにも拘わらず、斯かる刊行物では少数
キャリヤの作用がエミッタ層のドーピングレベル及び厚
さに依存することを立証している。前記欧州特許出願Ｅ
Ｐ０３２２９６２に記載されているデバイスは、上記Ｉ
ＥＥＥの刊行物からの斯様な教示を利用する手段の幾つ
かを選択して前述したような改善利得を有する縦形バイ
ポーラトランジスタを形成するものである。従って、エ
ミッタの面積を通常のデバイスでは普通の大きさとされ
ていた大きさよりも２０〜２００倍大きくし、接点領域
を極めて小さくするとした前記ＥＰ０３２２９６２にて
実践した新規理論の出現で、当業者は以前の一般常識の
基礎となっていたことのすべてを前記ＩＥＥＥの刊行物
に記載されているいわゆる困難性と共にまじめに再考す
ることを余儀なくされた。
キャリヤの作用がエミッタ層のドーピングレベル及び厚
さに依存することを立証している。前記欧州特許出願Ｅ
Ｐ０３２２９６２に記載されているデバイスは、上記Ｉ
ＥＥＥの刊行物からの斯様な教示を利用する手段の幾つ
かを選択して前述したような改善利得を有する縦形バイ
ポーラトランジスタを形成するものである。従って、エ
ミッタの面積を通常のデバイスでは普通の大きさとされ
ていた大きさよりも２０〜２００倍大きくし、接点領域
を極めて小さくするとした前記ＥＰ０３２２９６２にて
実践した新規理論の出現で、当業者は以前の一般常識の
基礎となっていたことのすべてを前記ＩＥＥＥの刊行物
に記載されているいわゆる困難性と共にまじめに再考す
ることを余儀なくされた。
【００１２】従って、それまでは前記ＥＰ０３２２９６
２に記載されているデバイスを改善するのは特に困難で
あったし、利得を強力に増大させた極めて有効な品質を
維持しつつ寸法をかなり小さくするために高集積密度の
ＬＳＩ（大規模集積）回路又は極めて高い集積密度のＶ
ＬＳＩ（超大規模集積）回路で産業上利用するのが必須
のことであったからなおさらのことである。
２に記載されているデバイスを改善するのは特に困難で
あったし、利得を強力に増大させた極めて有効な品質を
維持しつつ寸法をかなり小さくするために高集積密度の
ＬＳＩ（大規模集積）回路又は極めて高い集積密度のＶ
ＬＳＩ（超大規模集積）回路で産業上利用するのが必須
のことであったからなおさらのことである。
【００１３】そこで、技術の発展によって課せられる新
規の条件は当業者の手助けとなるどころか、斯かる問題
を解決する困難性を増強していたことになる。こうした
新たな条件は、エピタキシャル及びインプラント層を前
記欧州特許出願ＥＰ０３２２９６２にて得られるものよ
りも薄くし、ベース用のエピタキシャル層の厚さを１μ
ｍ程度とし、この層にエミッタ及びコレクタを同じく薄
く形成する最近の技術躍進からきている。こうした技術
の発展により、使用する層の厚さを薄くすると、縦形ト
ランジスタの利得が低下することを確かめた。従って、
当業者の常識を再度問い直し、トランジスタのエミッタ
に関連する現象を理解するのに習得した彼等の経験をこ
れら新規の根拠に基づいて再考する必要があった。その
理由は厚い層を有しているトランジスタについての旧の
理論は最早直接適用できなくなったからである。
規の条件は当業者の手助けとなるどころか、斯かる問題
を解決する困難性を増強していたことになる。こうした
新たな条件は、エピタキシャル及びインプラント層を前
記欧州特許出願ＥＰ０３２２９６２にて得られるものよ
りも薄くし、ベース用のエピタキシャル層の厚さを１μ
ｍ程度とし、この層にエミッタ及びコレクタを同じく薄
く形成する最近の技術躍進からきている。こうした技術
の発展により、使用する層の厚さを薄くすると、縦形ト
ランジスタの利得が低下することを確かめた。従って、
当業者の常識を再度問い直し、トランジスタのエミッタ
に関連する現象を理解するのに習得した彼等の経験をこ
れら新規の根拠に基づいて再考する必要があった。その
理由は厚い層を有しているトランジスタについての旧の
理論は最早直接適用できなくなったからである。
【００１４】従って目下至急解決すべき技術問題は極め
て薄い層を用いる新規の技術に見合い、表面積が小さく
て大規模に集積化でき、しかも従来のものに比べて電流
利得が改善され、特に矛盾すると思えるこうした条件を
適える横形トランジスタを有するデバイスを如何にして
実現するかということにある。
て薄い層を用いる新規の技術に見合い、表面積が小さく
て大規模に集積化でき、しかも従来のものに比べて電流
利得が改善され、特に矛盾すると思えるこうした条件を
適える横形トランジスタを有するデバイスを如何にして
実現するかということにある。
【００１５】
【課題を解決するための手段】本発明は上述したような
技術的問題を解決するために、冒頭にて述べた半導体デ
バイスにおいて、前記エピタキシャル層を、この層内に
前記エミッタ及びコレクタ領域が形成されるような、所
謂薄層又は超薄層タイプのものとし；前記第１部分のエ
ミッタ領域が第１の厚さｈ１を有すると共に、この第１
部分のエミッタ領域内に垂直方向に注入される少数キャ
リヤの拡散長がこの第１部分のエミッタ領域の厚さ以上
となるか、それに等しくなるような第１ドーピングレベ
ルによって得られる第１導電形の第１レベルを有し；前
記第２部分のエミッタ領域が前記第１の厚さｈ１の１／
２以上の第２の厚さｈ２を有すると共に、前記第１レベ
ルよりも高い第１導電形の第２レベルを有し、この第２
レベルが第１ドーピングレベルよりも高い第２ドーピン
グレベルにより得られ、この第２部分のエミッタ領域の
第２厚さ及び第２ドーピングレベルを、この第２部分の
エミッタ領域が少数キャリヤに対して障壁として作用す
るような値に選定し；前記第１部分のエミッタ領域が前
記第２部分のエミッタ領域を完全に囲み、且つ場合によ
ってはｈ２＜ｈ１の場合に第１部分のエミッタ領域が第
２部分のエミッタ領域の下方に延在するようにしたこと
を特徴とする。
技術的問題を解決するために、冒頭にて述べた半導体デ
バイスにおいて、前記エピタキシャル層を、この層内に
前記エミッタ及びコレクタ領域が形成されるような、所
謂薄層又は超薄層タイプのものとし；前記第１部分のエ
ミッタ領域が第１の厚さｈ１を有すると共に、この第１
部分のエミッタ領域内に垂直方向に注入される少数キャ
リヤの拡散長がこの第１部分のエミッタ領域の厚さ以上
となるか、それに等しくなるような第１ドーピングレベ
ルによって得られる第１導電形の第１レベルを有し；前
記第２部分のエミッタ領域が前記第１の厚さｈ１の１／
２以上の第２の厚さｈ２を有すると共に、前記第１レベ
ルよりも高い第１導電形の第２レベルを有し、この第２
レベルが第１ドーピングレベルよりも高い第２ドーピン
グレベルにより得られ、この第２部分のエミッタ領域の
第２厚さ及び第２ドーピングレベルを、この第２部分の
エミッタ領域が少数キャリヤに対して障壁として作用す
るような値に選定し；前記第１部分のエミッタ領域が前
記第２部分のエミッタ領域を完全に囲み、且つ場合によ
ってはｈ２＜ｈ１の場合に第１部分のエミッタ領域が第
２部分のエミッタ領域の下方に延在するようにしたこと
を特徴とする。
【００１６】上記本発明による半導体デバイスの利点
は、横形トランジスタの電流利得が極めて著しく増大
し、且つ基板面積を占有する寸法が極めて小さくなると
いうことにある。例えば、電流利得はＥＰ０３２２９６
２から既知のトランジスタよりもエミッタの表面積が約
１０倍小さいトランジスタで５０程度とすることがで
き、又エミッタ表面積が同じでも利得を２倍以上にする
ことができ、これはいずれも薄層技術で実現することが
できる。
は、横形トランジスタの電流利得が極めて著しく増大
し、且つ基板面積を占有する寸法が極めて小さくなると
いうことにある。例えば、電流利得はＥＰ０３２２９６
２から既知のトランジスタよりもエミッタの表面積が約
１０倍小さいトランジスタで５０程度とすることがで
き、又エミッタ表面積が同じでも利得を２倍以上にする
ことができ、これはいずれも薄層技術で実現することが
できる。
【００１７】トランジスタのエミッタに適用する新規の
技術手段により得られる効果は、トランジスタを形成す
る層が薄くなればなる程一層有効である。このような効
果は薄層技術の使用によ利得に生ずる悪影響を十分に補
償し得るだけでなく、層を薄くするのに比例して利得が
一層強力に増大する。
技術手段により得られる効果は、トランジスタを形成す
る層が薄くなればなる程一層有効である。このような効
果は薄層技術の使用によ利得に生ずる悪影響を十分に補
償し得るだけでなく、層を薄くするのに比例して利得が
一層強力に増大する。
【００１８】
【実施例】図１Ａは本発明による横形バイポーラｐｎｐ
トランジスタを具えている半導体デバイスの実施例の一
部を線図的に示した平面図であり、図１Ｂは図１Ａのデ
バイスのＢ−Ｂ線上での断面図である。
トランジスタを具えている半導体デバイスの実施例の一
部を線図的に示した平面図であり、図１Ｂは図１Ａのデ
バイスのＢ−Ｂ線上での断面図である。
【００１９】図１に示したような、この実施例による半
導体デバイスは半導体本体１、例えばシリコン（Ｓi ）
製の第１導電形、つまりｐ導電形の基板を具えており、
この基板の表面２に反対導電形、つまりｎ導電形のエピ
タキシャル半導体層３が被着されている。このｎ形エピ
タキシャル層は複数の部分に細分され、これらの部分の
うちの第２のｎ導電形の少なくとも１個の島５は絶縁領
域１４間に位置し、この絶縁領域１４はエピタキシャル
層３の表面４から基板１までエピタキシャル層の厚さ全
体にわたり延在している。
導体デバイスは半導体本体１、例えばシリコン（Ｓi ）
製の第１導電形、つまりｐ導電形の基板を具えており、
この基板の表面２に反対導電形、つまりｎ導電形のエピ
タキシャル半導体層３が被着されている。このｎ形エピ
タキシャル層は複数の部分に細分され、これらの部分の
うちの第２のｎ導電形の少なくとも１個の島５は絶縁領
域１４間に位置し、この絶縁領域１４はエピタキシャル
層３の表面４から基板１までエピタキシャル層の厚さ全
体にわたり延在している。
【００２０】島５はエピタキシャル層３の一部分１９に
より互いに横方向に離間されたエミッタ領域１５，１６
とコレクタ領域１７とを有する横形バイポーラトランジ
スタを具え、前記エピタキシャル層の一部分１９は横形
トランジスタのベースを形成する。本例の横形トランジ
スタはｐｎｐタイプのものである。
より互いに横方向に離間されたエミッタ領域１５，１６
とコレクタ領域１７とを有する横形バイポーラトランジ
スタを具え、前記エピタキシャル層の一部分１９は横形
トランジスタのベースを形成する。本例の横形トランジ
スタはｐｎｐタイプのものである。
【００２１】第２導電形、つまり上述した例ではｎ形の
埋込層１８を絶縁領域１４により形成される島５の境界
内の基板１とエピタキシャル層３との間の接合レベルの
個所に設ける。コレクタ領域１７及びエミッタ領域１
５，１６の各表面には電気的なコレクタ接点領域２７及
びエミッタ接点領域２６をそれぞれ設ける。
埋込層１８を絶縁領域１４により形成される島５の境界
内の基板１とエピタキシャル層３との間の接合レベルの
個所に設ける。コレクタ領域１７及びエミッタ領域１
５，１６の各表面には電気的なコレクタ接点領域２７及
びエミッタ接点領域２６をそれぞれ設ける。
【００２２】電気接点領域２６，２７はデバイス全体を
覆う絶縁層６における開口により画成する。これらの開
口の上方にはエミッタ及びコレクタ用の金属接点パッド
３６，３７を設けるが、これらの接点パッドは実際上各
開口２６，２７内で半導体材料に接触するだけである。
覆う絶縁層６における開口により画成する。これらの開
口の上方にはエミッタ及びコレクタ用の金属接点パッド
３６，３７を設けるが、これらの接点パッドは実際上各
開口２６，２７内で半導体材料に接触するだけである。
【００２３】エミッタ領域は２部分から成るエミッタ領
域により形成する。第１部分のエミッタ領域１５の厚さ
ｈ１は、例えばコレクタ領域１７の厚さに等しくする。
厚さｈ１の値及び導電レベル、即ち第１部分のエミッタ
領域１５のドーピングレベルには必須要件が課せられ
る。つまり、厚さｈ１及び導電レベルは、この第１部分
のエミッタ領域１５内に注入される少数キャリヤ（この
場合には電子）の拡散長が前記厚さｈ１よりも大きくな
るようにする必要がある。換言するに、第１部分のエミ
ッタ領域１５は注入される少数キャリヤに対して透過性
とする必要がある。これは一方ではエミッタ領域１５の
厚さｈ１を横形トランジスタの技術に十分かなう薄層タ
イプのエミッタ領域に相当するように薄くすることによ
り達成され、他方では斯様な第１部分のエミッタ領域を
第１低レベルの第１導電形に、即ち本例の場合には通常
当業者がｐ又はｐ+ として表すように軽度にドープする
ことにより達成される。
域により形成する。第１部分のエミッタ領域１５の厚さ
ｈ１は、例えばコレクタ領域１７の厚さに等しくする。
厚さｈ１の値及び導電レベル、即ち第１部分のエミッタ
領域１５のドーピングレベルには必須要件が課せられ
る。つまり、厚さｈ１及び導電レベルは、この第１部分
のエミッタ領域１５内に注入される少数キャリヤ（この
場合には電子）の拡散長が前記厚さｈ１よりも大きくな
るようにする必要がある。換言するに、第１部分のエミ
ッタ領域１５は注入される少数キャリヤに対して透過性
とする必要がある。これは一方ではエミッタ領域１５の
厚さｈ１を横形トランジスタの技術に十分かなう薄層タ
イプのエミッタ領域に相当するように薄くすることによ
り達成され、他方では斯様な第１部分のエミッタ領域を
第１低レベルの第１導電形に、即ち本例の場合には通常
当業者がｐ又はｐ+ として表すように軽度にドープする
ことにより達成される。
【００２４】コレクタ領域１７は第１部分のエミッタ領
域１５と同じ薄い厚さｈ１とするから、このコレクタ領
域は半導体デバイスの製造中に同じ処理工程にて形成す
ることができる。この場合のコレクタ領域も第１レベル
のｐ又はｐ+ の第１導電形とする。コレクタ−ベース間
の降伏電圧はコレクタ領域の厚さが薄いために低い。
域１５と同じ薄い厚さｈ１とするから、このコレクタ領
域は半導体デバイスの製造中に同じ処理工程にて形成す
ることができる。この場合のコレクタ領域も第１レベル
のｐ又はｐ+ の第１導電形とする。コレクタ−ベース間
の降伏電圧はコレクタ領域の厚さが薄いために低い。
【００２５】エミッタ領域は表面の面積が小さくて、厚
さがｈ２の第２部分のエミッタ領域１６も具えており、
この部分のエミッタ領域の厚さｈ２は第１部分のエミッ
タ領域１５の厚さの１／２から、それよりも厚い大きさ
とすることができる。第１部分のエミッタ領域１５は、
その表面の面積を第２部分のエミッタ領域１６のそれよ
りも大きく、しかもコレクタ領域１７と同時に形成する
から、コレクタ−エミッタ間の距離は有効に制御するこ
とができる。
さがｈ２の第２部分のエミッタ領域１６も具えており、
この部分のエミッタ領域の厚さｈ２は第１部分のエミッ
タ領域１５の厚さの１／２から、それよりも厚い大きさ
とすることができる。第１部分のエミッタ領域１５は、
その表面の面積を第２部分のエミッタ領域１６のそれよ
りも大きく、しかもコレクタ領域１７と同時に形成する
から、コレクタ−エミッタ間の距離は有効に制御するこ
とができる。
【００２６】第２部分のエミッタ領域１６の厚さｈ２
は、この第２部分のエミッタ領域がエミッタ領域の表面
４から電気エミッタ接点領域２６の下方の埋込層１８に
まで延在するような厚さとするのが好適である。この第
２部分のエミッタ領域はさらに、第１部分のエミッタ領
域の第１導電レベルによりも高い第２レベルの第１導電
形とする。このような高レベルの第１導電形を当業者は
ｐ++にて表す。従って、強度にドープされた第２部分の
エミッタ領域１６は金属エミッタ接点３６の下側、特に
エミッタ領域と実際に接触するエミッタ接点領域２６の
下側に延在する。
は、この第２部分のエミッタ領域がエミッタ領域の表面
４から電気エミッタ接点領域２６の下方の埋込層１８に
まで延在するような厚さとするのが好適である。この第
２部分のエミッタ領域はさらに、第１部分のエミッタ領
域の第１導電レベルによりも高い第２レベルの第１導電
形とする。このような高レベルの第１導電形を当業者は
ｐ++にて表す。従って、強度にドープされた第２部分の
エミッタ領域１６は金属エミッタ接点３６の下側、特に
エミッタ領域と実際に接触するエミッタ接点領域２６の
下側に延在する。
【００２７】第２部分のエミッタ領域１６を深い領域、
即ち埋込層１８にまで達する領域とすれば、この領域１
６は集積デバイスの製造にとって通常の工程で、しかも
基板に電気的に接触する領域を形成するのと同じ製造処
理工程にて形成することができる。従って、第２部分の
エミッタ領域を形成するのに半導体デバイスの製造工程
に追加の工程を導入しなくて済む。
即ち埋込層１８にまで達する領域とすれば、この領域１
６は集積デバイスの製造にとって通常の工程で、しかも
基板に電気的に接触する領域を形成するのと同じ製造処
理工程にて形成することができる。従って、第２部分の
エミッタ領域を形成するのに半導体デバイスの製造工程
に追加の工程を導入しなくて済む。
【００２８】横形トランジスタのベース領域は島５内の
第２導電形のエピタキシャル層３により形成され、この
エピタキシャル層は第２導電形の第１レベルｎで形成す
る。ベース領域は埋込層１８も具えており、この埋込層
も第２導電形とするが、これは高レベルｎ+ の第２導電
形とする。従って埋込層１８の固有抵抗はエピタキシャ
ル層３のそれよりも低くなる。本発明にとって極めて好
都合なことは、エピタキシャル層３を薄く、例えば２μ
ｍ以下、好ましくは１μｍ以下とすることである。
第２導電形のエピタキシャル層３により形成され、この
エピタキシャル層は第２導電形の第１レベルｎで形成す
る。ベース領域は埋込層１８も具えており、この埋込層
も第２導電形とするが、これは高レベルｎ+ の第２導電
形とする。従って埋込層１８の固有抵抗はエピタキシャ
ル層３のそれよりも低くなる。本発明にとって極めて好
都合なことは、エピタキシャル層３を薄く、例えば２μ
ｍ以下、好ましくは１μｍ以下とすることである。
【００２９】島５内にはオーム抵抗値が低くて、第２導
電形がｎ+ の表面ベース領域１９′を設け、絶縁層６の
開口によって画成した接点領域におけるこのベース領域
１９′の表面にベース接点を設ける。領域１９′は領域
１４と同様に絶縁領域１２によって他の領域から絶縁す
る。
電形がｎ+ の表面ベース領域１９′を設け、絶縁層６の
開口によって画成した接点領域におけるこのベース領域
１９′の表面にベース接点を設ける。領域１９′は領域
１４と同様に絶縁領域１２によって他の領域から絶縁す
る。
【００３０】第１部分のエミッタ領域を以後周辺領域１
５とも称し、第２部分のエミッタ領域を中央領域１６と
も称する。特に注意すべきことは、２つのエミッタ領域
の厚さｈ１及びｈ２を新技術に適う所定の厚さだけ常に
極めて僅かに相違させることにある。しかし、双方のエ
ミッタ領域が薄いため、同じ厚さで製造する場合と変わ
らず、領域１５及び１６は埋込層に極めて接近する。そ
こで先ず、これらの領域１５及び１６のドーピングレベ
ル及び表面積を互いに相違させる。各部の寸法及びドー
ピングレベルにつき以下に説明するが、本発明はこれら
の例のみに限定されるものではない。
５とも称し、第２部分のエミッタ領域を中央領域１６と
も称する。特に注意すべきことは、２つのエミッタ領域
の厚さｈ１及びｈ２を新技術に適う所定の厚さだけ常に
極めて僅かに相違させることにある。しかし、双方のエ
ミッタ領域が薄いため、同じ厚さで製造する場合と変わ
らず、領域１５及び１６は埋込層に極めて接近する。そ
こで先ず、これらの領域１５及び１６のドーピングレベ
ル及び表面積を互いに相違させる。各部の寸法及びドー
ピングレベルにつき以下に説明するが、本発明はこれら
の例のみに限定されるものではない。
【００３１】本発明によれば、電気エミッタ接点領域２
６の表面の面積を第２、即ち中央部分のエミッタ領域１
６の表面とほぼ同じ面積とする。この表面積は第１、即
ち周辺部分のエミッタ領域１５の表面の面積に比べて小
さい。エミッタ接点領域２６の表面の面積に対する第
１、即ち周辺部分のエミッタ領域１５の表面の面積の比
は２以上とする。
６の表面の面積を第２、即ち中央部分のエミッタ領域１
６の表面とほぼ同じ面積とする。この表面積は第１、即
ち周辺部分のエミッタ領域１５の表面の面積に比べて小
さい。エミッタ接点領域２６の表面の面積に対する第
１、即ち周辺部分のエミッタ領域１５の表面の面積の比
は２以上とする。
【００３２】エミッタ領域は第２の中央部分のエミッタ
領域１６だけで構成することはできないことに留意する
のが重要である。上述した特徴を有する２部分のエミッ
タ領域１５，１６の組合わせは本発明の目的を達成する
のに欠くことのできない事項である。エミッタを構成す
るのに、強度にドープした第２領域をそのまわりに極め
て僅かに接触する第１領域で囲んだり、前記第２領域を
横の一方でのみ第１領域により囲んだりするだけでは十
分ではない。ドーピングレベルが低い第１の周辺領域は
前述した面積比でドーピングレベルが高い第２の中央領
域を横方向にて完全に囲む必要があり、或いは又ｈ２＜
ｈ１の場合には第１部分の領域が第２部分の領域の下方
に延在するようにする必要がある。
領域１６だけで構成することはできないことに留意する
のが重要である。上述した特徴を有する２部分のエミッ
タ領域１５，１６の組合わせは本発明の目的を達成する
のに欠くことのできない事項である。エミッタを構成す
るのに、強度にドープした第２領域をそのまわりに極め
て僅かに接触する第１領域で囲んだり、前記第２領域を
横の一方でのみ第１領域により囲んだりするだけでは十
分ではない。ドーピングレベルが低い第１の周辺領域は
前述した面積比でドーピングレベルが高い第２の中央領
域を横方向にて完全に囲む必要があり、或いは又ｈ２＜
ｈ１の場合には第１部分の領域が第２部分の領域の下方
に延在するようにする必要がある。
【００３３】しかし、第２の強度にドープする部分の領
域を埋込層１８にまで下方に延在させ、軽度にドープし
た第１部分の領域を越えて垂直方向に突出させるのが好
適である。エミッタへのキャリヤ注入特性に関連する所
定の理論的な仮説を検証するために立案した実験研究に
より、図２につき下記に説明する簡単な注入モデルに到
達することができた。
域を埋込層１８にまで下方に延在させ、軽度にドープし
た第１部分の領域を越えて垂直方向に突出させるのが好
適である。エミッタへのキャリヤ注入特性に関連する所
定の理論的な仮説を検証するために立案した実験研究に
より、図２につき下記に説明する簡単な注入モデルに到
達することができた。
【００３４】図２はベース層を形成するｎ形エピタキシ
ャル層３内に形成したｐ形エミッタ領域１５，１６を線
図にて示したものである。このデバイスの表面には保護
絶縁層６が設けられており、この絶縁層は金属エミッタ
接点パッド３６用の開口２６を有している。金属接点パ
ッド３６は表面の面積がＳm の開口２６内でのみエミッ
タ領域１５，１６と実際に接触する。絶縁層の下側の第
１部分のエミッタ領域１５、即ち周辺エミッタ領域と称
するエミッタ領域の表面の面積はＳoxとする。この面積
Ｓoxはエミッタ接点の下側の面積Ｓm を除くエミッタ領
域１５，１６の全面積に相当し、即ち中央部分のエミッ
タ領域１６、つまり第２部分のエミッタ領域の面積は開
口２６の面積に相当する。
ャル層３内に形成したｐ形エミッタ領域１５，１６を線
図にて示したものである。このデバイスの表面には保護
絶縁層６が設けられており、この絶縁層は金属エミッタ
接点パッド３６用の開口２６を有している。金属接点パ
ッド３６は表面の面積がＳm の開口２６内でのみエミッ
タ領域１５，１６と実際に接触する。絶縁層の下側の第
１部分のエミッタ領域１５、即ち周辺エミッタ領域と称
するエミッタ領域の表面の面積はＳoxとする。この面積
Ｓoxはエミッタ接点の下側の面積Ｓm を除くエミッタ領
域１５，１６の全面積に相当し、即ち中央部分のエミッ
タ領域１６、つまり第２部分のエミッタ領域の面積は開
口２６の面積に相当する。
【００３５】周辺エミッタ領域１５の厚さはｈ１とし、
この領域のドーピングレベルは、この領域内に垂直方向
に注入される少数キャリヤの拡散長がこの領域の厚さよ
りも大きくなるか、又はその厚さに等しくなるようにす
る。このｐ形層内の少数キャリヤは埋込層からエミッタ
領域の表面の方へと走行する電子である。正孔は反対方
向に移動する。
この領域のドーピングレベルは、この領域内に垂直方向
に注入される少数キャリヤの拡散長がこの領域の厚さよ
りも大きくなるか、又はその厚さに等しくなるようにす
る。このｐ形層内の少数キャリヤは埋込層からエミッタ
領域の表面の方へと走行する電子である。正孔は反対方
向に移動する。
【００３６】横形トランジスタを上述した例におけるよ
うなｐｎｐ形の代わりに、ｎｐｎ形のものとする場合に
は、少数キャリヤは電子でなく、正孔であるが、トラン
ジスタは同じ理論法則で作動し、下記の理論説明では
「電子」なる用語を「正孔」と置き換えるだけでよい。
うなｐｎｐ形の代わりに、ｎｐｎ形のものとする場合に
は、少数キャリヤは電子でなく、正孔であるが、トラン
ジスタは同じ理論法則で作動し、下記の理論説明では
「電子」なる用語を「正孔」と置き換えるだけでよい。
【００３７】ベース３からの少数キャリヤの横方向注入
電流密度をＪｌと称し、エミッタ接点領域２６の下方の
少数キャリヤの垂直方向注入電流密度をＪm と称し、周
辺エミッタ領域１５を覆う酸化物層６の部分の下側の少
数キャリヤの垂直方向注入電流密度をＪoxと称する。こ
れらの注入電流密度を図２に矢印にて示してある。
電流密度をＪｌと称し、エミッタ接点領域２６の下方の
少数キャリヤの垂直方向注入電流密度をＪm と称し、周
辺エミッタ領域１５を覆う酸化物層６の部分の下側の少
数キャリヤの垂直方向注入電流密度をＪoxと称する。こ
れらの注入電流密度を図２に矢印にて示してある。
【００３８】理論と経験から電流利得ｈFEは第１近似で
次式のように表せることを確かめた。即ち、
次式のように表せることを確かめた。即ち、
【数１】 ｈFE＝（Ｋ・Ｊｌ・Ｐ１・ｈ１）／（Ｊm ・Ｓm ＋Ｊox・Ｓox） ここに、Ｐ１は周辺エミッタ領域１５の周囲の長さであ
り、ｈ１はその厚さであり、Ｋは定数である。
り、ｈ１はその厚さであり、Ｋは定数である。
【００３９】本発明によれば、エミッタ接点領域２６の
表面の面積Ｓm を小さくする場合、周辺エミッタ領域１
５の周囲の長さＰ１を大きくする場合及び少数キャリヤ
の電流密度の項Ｊm を小さくして、項Ｊm Ｓm をさらに
小さくする場合に電流利得ｈ FEが高くなる。
表面の面積Ｓm を小さくする場合、周辺エミッタ領域１
５の周囲の長さＰ１を大きくする場合及び少数キャリヤ
の電流密度の項Ｊm を小さくして、項Ｊm Ｓm をさらに
小さくする場合に電流利得ｈ FEが高くなる。
【００４０】このような効果は次のような手段により得
られる。即ち、−Ｓox／Ｓm の比がほぼ２に等しくなる
か、又は２以上となるように、好ましくは５に等しくな
るか、又は５以上となるように、周辺エミッタ領域１５
の表面の面積Ｓox及びエミッタ接点領域２６の表面の面
積Ｓm を選定する；
られる。即ち、−Ｓox／Ｓm の比がほぼ２に等しくなる
か、又は２以上となるように、好ましくは５に等しくな
るか、又は５以上となるように、周辺エミッタ領域１５
の表面の面積Ｓox及びエミッタ接点領域２６の表面の面
積Ｓm を選定する；
【００４１】−第２部分のエミッタ領域１６は、その表
面の面積Ｓm がエミッタ接点領域２６によりほぼ画成さ
れ、かつ厚さｈ２が第１領域１５の厚さｈ１の少なくと
も１／２、好ましくはこの第２領域１６が埋込層にまで
達するような厚さとし；第２部分のエミッタ領域１６の
ドーピングレベルを第１エミッタ領域のドーピングレベ
ルの少なくとも２倍とすることにより、この第２部分の
エミッタ領域１６を周辺部の領域１５の第１導電レベル
よりも高い第２導電レベル（Ｐ++）とする。中央エミッ
タ領域１６の厚さｈ２及びドーピングレベルは、この中
央領域が少数キャリヤに対する障壁（スクリーン）とし
て作用するように選定する。
面の面積Ｓm がエミッタ接点領域２６によりほぼ画成さ
れ、かつ厚さｈ２が第１領域１５の厚さｈ１の少なくと
も１／２、好ましくはこの第２領域１６が埋込層にまで
達するような厚さとし；第２部分のエミッタ領域１６の
ドーピングレベルを第１エミッタ領域のドーピングレベ
ルの少なくとも２倍とすることにより、この第２部分の
エミッタ領域１６を周辺部の領域１５の第１導電レベル
よりも高い第２導電レベル（Ｐ++）とする。中央エミッ
タ領域１６の厚さｈ２及びドーピングレベルは、この中
央領域が少数キャリヤに対する障壁（スクリーン）とし
て作用するように選定する。
【００４２】エミッタ接点領域の下側の領域１６内にお
ける電流密度Ｊm の値は、領域１６を領域１５よりも強
力にドープしない場合に得られる電流密度よりも約３倍
小さくなる。この際の電流利得は実質上少数キャリヤの
横方向の注入によるだけで決まる。この効果は、エミッ
タの表面領域を少なくとも１つの長手方向に細長形と
し、その長辺の寸法と短辺の寸法との比を好ましくは５
以上程度にすると最適である。
ける電流密度Ｊm の値は、領域１６を領域１５よりも強
力にドープしない場合に得られる電流密度よりも約３倍
小さくなる。この際の電流利得は実質上少数キャリヤの
横方向の注入によるだけで決まる。この効果は、エミッ
タの表面領域を少なくとも１つの長手方向に細長形と
し、その長辺の寸法と短辺の寸法との比を好ましくは５
以上程度にすると最適である。
【００４３】図１Ａでは、エミッタ接点領域の表面の面
積を制限するのと相俟ってエミッタの形状を細長形とす
ることにより、絶縁層の下側のこのキャリヤ注入現象の
益に十分供することができる。本発明によれば、周辺エ
ミッタ領域１５を弱めにドープし、中央エミッタ領域１
６を強目にドープし、中央エミッタ領域の表面の面積を
接点領域２６の面積に限定することにより、双方のエミ
ッタ領域が果たす役割を相違させて、横形トランジスタ
が最適に作動するようにした。
積を制限するのと相俟ってエミッタの形状を細長形とす
ることにより、絶縁層の下側のこのキャリヤ注入現象の
益に十分供することができる。本発明によれば、周辺エ
ミッタ領域１５を弱めにドープし、中央エミッタ領域１
６を強目にドープし、中央エミッタ領域の表面の面積を
接点領域２６の面積に限定することにより、双方のエミ
ッタ領域が果たす役割を相違させて、横形トランジスタ
が最適に作動するようにした。
【００４４】本発明によるトランジスタの利得増大に関
連する理論は少数キャリヤの再結合速度及び少数キャリ
ヤの拡散長を同時に考慮するものである。
連する理論は少数キャリヤの再結合速度及び少数キャリ
ヤの拡散長を同時に考慮するものである。
【００４５】本発明によれば、トランジスタの電流利得
を高めるために、むしろ正孔の電流の方を選んで、これ
を垂直方向の電子の電流に対して増強させる。このよう
な選択により電子と正孔の再結合速度を最小にすること
ができる。この理論は前記ＩＥＥＥの刊行物に記載され
ている注入効率の理論と一致する。
を高めるために、むしろ正孔の電流の方を選んで、これ
を垂直方向の電子の電流に対して増強させる。このよう
な選択により電子と正孔の再結合速度を最小にすること
ができる。この理論は前記ＩＥＥＥの刊行物に記載され
ている注入効率の理論と一致する。
【００４６】少数キャリヤの拡散長とは、所定の物質内
で少数キャリヤが再結合する前に走行する平均距離のこ
とである。再結合速度とは単位時間当りに所定の容積内
にて起る再結合の数のことである。再結合速度は一定
で、その値は物質の構造、即ち物質の厚さと、そのドー
ピングレベルに依存する。
で少数キャリヤが再結合する前に走行する平均距離のこ
とである。再結合速度とは単位時間当りに所定の容積内
にて起る再結合の数のことである。再結合速度は一定
で、その値は物質の構造、即ち物質の厚さと、そのドー
ピングレベルに依存する。
【００４７】従来既知の横形トランジスタにおける金属
エミッタ接点の下側では、その下側の物質が準金属性
で、しかも電子電流が常に極めて強いことのために、エ
ミッタを弱くドープした場合に再結合速度が極めて高く
なる。このために本発明によれば、電子電流を最小とす
るようにエミッタ接点領域の面積Ｓm を極めて小さく
し、又同時にこのエミッタ接点領域の個所のエミッタ領
域部分１６を強度にドープする。
エミッタ接点の下側では、その下側の物質が準金属性
で、しかも電子電流が常に極めて強いことのために、エ
ミッタを弱くドープした場合に再結合速度が極めて高く
なる。このために本発明によれば、電子電流を最小とす
るようにエミッタ接点領域の面積Ｓm を極めて小さく
し、又同時にこのエミッタ接点領域の個所のエミッタ領
域部分１６を強度にドープする。
【００４８】絶縁層の下側の再結合速度は低い。なお、
この絶縁層の下側の周辺エミッタ領域のドーピングレベ
ル及び厚さは、拡散長がこの周辺エミッタ領域の厚さｈ
１より大きくなるように選定する。従って、周辺エミッ
タ領域の表面の面積Ｓoxを大きくすることにより、この
領域内における正孔電流が増大する。このような結果は
比較的弱いｐ形ドーピングで、しかも薄い厚さｈ１で得
られる。これは薄層又は超薄層を有するトランジスタに
使用する技術が本発明に適している理由の１つである。
この絶縁層の下側の周辺エミッタ領域のドーピングレベ
ル及び厚さは、拡散長がこの周辺エミッタ領域の厚さｈ
１より大きくなるように選定する。従って、周辺エミッ
タ領域の表面の面積Ｓoxを大きくすることにより、この
領域内における正孔電流が増大する。このような結果は
比較的弱いｐ形ドーピングで、しかも薄い厚さｈ１で得
られる。これは薄層又は超薄層を有するトランジスタに
使用する技術が本発明に適している理由の１つである。
【００４９】注入効率に基づく理論からすると、中央領
域１６を周辺エミッタ領域１５に比べて強力にドープす
るのに比例して、正孔電流が電子電流に比べて増大する
ことになる。この結果、中央の強ドープ領域は電子−正
孔の再結合を減らすための補足手段にはならないが、こ
の強ドープ中央領域１６は弱ドープ周辺領域１５と共働
して電子電流に比べて正孔電流を補強することになる。
域１６を周辺エミッタ領域１５に比べて強力にドープす
るのに比例して、正孔電流が電子電流に比べて増大する
ことになる。この結果、中央の強ドープ領域は電子−正
孔の再結合を減らすための補足手段にはならないが、こ
の強ドープ中央領域１６は弱ドープ周辺領域１５と共働
して電子電流に比べて正孔電流を補強することになる。
【００５０】実際上、領域１５と１６との間のドーピン
グレベルの差を大きくすると、これら両領域間の不純物
特性が急激となる。このドーピング特性の斜面に少数キ
ャリヤ、ここでは電子をはね返す場（フィールド）が生
成され、これにより正孔が優勢となる。
グレベルの差を大きくすると、これら両領域間の不純物
特性が急激となる。このドーピング特性の斜面に少数キ
ャリヤ、ここでは電子をはね返す場（フィールド）が生
成され、これにより正孔が優勢となる。
【００５１】高ドープ中央領域１６を存在させるため
に、２つのエミッタ領域１５，１６を薄く、即ち、弱ド
ープ領域１５の底部とｎ+ 形の埋込層１８との間の距離
ｄを極めて小さくするのも好適である。それでも、現在
の超薄層の場合及び現状の寸法観点からすると、厚さが
大いに異なる領域１５と１６を実現する可能性は、利用
可能な技術手段に依存し、意図した利得改善を図るのに
は、前記２つの領域１５と１６の厚さを同じとし、ｈ１
＝ｈ２としても何等不都合はない。本発明によれば超薄
層構造での使用が有利であり、これは絶縁層の下側の少
数キャリヤ注入メカニズムが助長されるから電流利得に
とっても不都合なことはない。
に、２つのエミッタ領域１５，１６を薄く、即ち、弱ド
ープ領域１５の底部とｎ+ 形の埋込層１８との間の距離
ｄを極めて小さくするのも好適である。それでも、現在
の超薄層の場合及び現状の寸法観点からすると、厚さが
大いに異なる領域１５と１６を実現する可能性は、利用
可能な技術手段に依存し、意図した利得改善を図るのに
は、前記２つの領域１５と１６の厚さを同じとし、ｈ１
＝ｈ２としても何等不都合はない。本発明によれば超薄
層構造での使用が有利であり、これは絶縁層の下側の少
数キャリヤ注入メカニズムが助長されるから電流利得に
とっても不都合なことはない。
【００５２】実際上、電流利得はエミッタ抵抗により制
限され、図１Ａの場合のエミッタ抵抗はエミッタの長さ
に依存する。従って、エミッタ接点領域の寸法は、高利
得が許容エミッタ抵抗に見合うように選定する必要があ
る。
限され、図１Ａの場合のエミッタ抵抗はエミッタの長さ
に依存する。従って、エミッタ接点領域の寸法は、高利
得が許容エミッタ抵抗に見合うように選定する必要があ
る。
【００５３】高電流の横形トランジスタを得るために
は、エミッタを幾つかの平行なエミッタ細条を有する構
造とすることができる。或いは、単一エミッタ細条を具
えている構造のものは低電流で作動させるのに好都合
で、この場合には高利得が望まれる。各エミッタ細条は
その中心に少なくとも１個の接点領域２６を有する周辺
領域１５と、接点領域２６の下側に延在する第２エミッ
タ領域１６とを具えている。各エミッタ細条には、その
主方向に離間させた幾つかの接点領域２６を設け、これ
らの各接点領域の下方に第２エミッタ領域１６を延在さ
せることができる。次いで、それぞれの電気接点領域２
６を金属化処理により相互接続してエミッタの電気接点
パッド３６とする。
は、エミッタを幾つかの平行なエミッタ細条を有する構
造とすることができる。或いは、単一エミッタ細条を具
えている構造のものは低電流で作動させるのに好都合
で、この場合には高利得が望まれる。各エミッタ細条は
その中心に少なくとも１個の接点領域２６を有する周辺
領域１５と、接点領域２６の下側に延在する第２エミッ
タ領域１６とを具えている。各エミッタ細条には、その
主方向に離間させた幾つかの接点領域２６を設け、これ
らの各接点領域の下方に第２エミッタ領域１６を延在さ
せることができる。次いで、それぞれの電気接点領域２
６を金属化処理により相互接続してエミッタの電気接点
パッド３６とする。
【００５４】図３はエミッタ領域１５と１６の表面の面
積比Ｓox／Ｓm の関係としての電流利得特性ｈFEを示し
たものである。電流利得ｈFEとは０のコレクタ−ベース
電圧でのベース電流に対するコレクタ電流の比ＩＣ／Ｉ
Ｂのことである。図３の特性は３Ｖのベース−基板電圧
の場合で、又トランジスタを例えば下記に説明するよう
にして製造した場合の特性である。実線曲線Ａは中央の
エミッタ領域１６を強ドープ領域Ｐ++とし、周辺エミッ
タ領域１５を弱ドープ領域Ｐとして双方のエミッタ領域
を相違させた横形トランジスタに関するものである。破
線曲線Ｂは双方のエミッタ領域１５と１６のドーピング
レベルを同じとし、即ちエミッタ領域を単一の均一弱ド
ープＰ形領域にて形成した「比較トランジスタ」に関す
るものである。
積比Ｓox／Ｓm の関係としての電流利得特性ｈFEを示し
たものである。電流利得ｈFEとは０のコレクタ−ベース
電圧でのベース電流に対するコレクタ電流の比ＩＣ／Ｉ
Ｂのことである。図３の特性は３Ｖのベース−基板電圧
の場合で、又トランジスタを例えば下記に説明するよう
にして製造した場合の特性である。実線曲線Ａは中央の
エミッタ領域１６を強ドープ領域Ｐ++とし、周辺エミッ
タ領域１５を弱ドープ領域Ｐとして双方のエミッタ領域
を相違させた横形トランジスタに関するものである。破
線曲線Ｂは双方のエミッタ領域１５と１６のドーピング
レベルを同じとし、即ちエミッタ領域を単一の均一弱ド
ープＰ形領域にて形成した「比較トランジスタ」に関す
るものである。
【００５５】電流利得はＡの方が高く、この利得はＳox
／Ｓm 比が大きくなるのに比例して高くなる。本発明に
よる構造を有している横形トランジスタは最大９０程度
にもなる利得を有する。
／Ｓm 比が大きくなるのに比例して高くなる。本発明に
よる構造を有している横形トランジスタは最大９０程度
にもなる利得を有する。
【００５６】図３の曲線ＡとＢとの比較から明らかなよ
うに、所定の条件のもとでは本発明によるトランジスタ
の利得を比較トランジスタの利得と同じとすることがで
きる。こうした条件とは、本発明によるトランジスタが
必要とする面積Ｓoxを比較トランジスタのそれよりも遙
に小さくして、同じ利得が得られるようにすることであ
る。例えば、本発明によるトランジスタで６５に相当す
る利得ｈFEを得るためには（Ｓox／Ｓm ）＝２０とする
が、比較トランジスタでは（Ｓox／Ｓm ）＝１００とす
る。
うに、所定の条件のもとでは本発明によるトランジスタ
の利得を比較トランジスタの利得と同じとすることがで
きる。こうした条件とは、本発明によるトランジスタが
必要とする面積Ｓoxを比較トランジスタのそれよりも遙
に小さくして、同じ利得が得られるようにすることであ
る。例えば、本発明によるトランジスタで６５に相当す
る利得ｈFEを得るためには（Ｓox／Ｓm ）＝２０とする
が、比較トランジスタでは（Ｓox／Ｓm ）＝１００とす
る。
【００５７】換言するに、表面の面積が同じである場合
には本発明によるトランジスタの方が利得が遙に高くな
る。例えば小さな占有表面積に相当する比（Ｓox／
Ｓm ）＝５の場合、本発明によるトランジスタの利得は
ｈFE＝５０であるが、比較トランジスタの利得は１５以
下である。
には本発明によるトランジスタの方が利得が遙に高くな
る。例えば小さな占有表面積に相当する比（Ｓox／
Ｓm ）＝５の場合、本発明によるトランジスタの利得は
ｈFE＝５０であるが、比較トランジスタの利得は１５以
下である。
【００５８】同様に面積比（Ｓox／Ｓm ）が２以下の場
合には、本発明によるトランジスタでは、まだ３５〜４
０の利得が得られるが、比較トランジスタでは利得はほ
ぼ０である。なお、このようなことは降伏電圧に二次的
な悪影響を及ぼすことなく達成される。
合には、本発明によるトランジスタでは、まだ３５〜４
０の利得が得られるが、比較トランジスタでは利得はほ
ぼ０である。なお、このようなことは降伏電圧に二次的
な悪影響を及ぼすことなく達成される。
【００５９】従って、本発明によるトランジスタは従来
のものに比べてかなり進歩したものである。本発明を横
形ｐｎｐタイプのものにつき述べたが、本発明は当業者
に一般に知られている任意のｎｐｎ構成のｎｐｎタイプ
のものとすることもできる。このような横形ｎｐｎトラ
ンジスタでは、２部分のエミッタ領域を上述したように
ｎ形の中間導電レベルの周辺領域と、高導電レベルの中
央領域とで構成する。面積比Ｓox／Ｓm も同じようにす
る。
のものに比べてかなり進歩したものである。本発明を横
形ｐｎｐタイプのものにつき述べたが、本発明は当業者
に一般に知られている任意のｎｐｎ構成のｎｐｎタイプ
のものとすることもできる。このような横形ｎｐｎトラ
ンジスタでは、２部分のエミッタ領域を上述したように
ｎ形の中間導電レベルの周辺領域と、高導電レベルの中
央領域とで構成する。面積比Ｓox／Ｓm も同じようにす
る。
【００６０】図１Ａ及び１Ｂに示したデバイスの製造方
法を下記に説明するが、本発明はこの例にのみ限定され
るものではない。
法を下記に説明するが、本発明はこの例にのみ限定され
るものではない。
【００６１】厚さが約１２０μｍで、ドーピングレベル
が約５×１０15ｃｍ-3で、しかも固有抵抗値が約３Ω・
ｃｍのｐ形シリコン基板１の表面２の部分に拡散により
後の段階にてｎ+ 形の埋込層１８を形成するためにｎ導
電形とする適当な不純物を注入する。次いでドーピング
レベルが約２×１０16ｃｍ-3で、固有抵抗値が約0.3Ω
・ｃｍとなるｎ形のエピタキシャルシリコン層３を通常
の方法にて１μｍ以下か、或いは２μｍまでの厚さに形
成する。このような範囲内にある厚さのエピタキシャル
層は当業者には薄層又は超薄層とみなされる。この段階
にて埋込層１８を形成するためにｎ形不純物を厚さ約１
μｍでしかもｎ+ 形の約２×１０19ｃｍ -3のドーピング
レベルで拡散する。
が約５×１０15ｃｍ-3で、しかも固有抵抗値が約３Ω・
ｃｍのｐ形シリコン基板１の表面２の部分に拡散により
後の段階にてｎ+ 形の埋込層１８を形成するためにｎ導
電形とする適当な不純物を注入する。次いでドーピング
レベルが約２×１０16ｃｍ-3で、固有抵抗値が約0.3Ω
・ｃｍとなるｎ形のエピタキシャルシリコン層３を通常
の方法にて１μｍ以下か、或いは２μｍまでの厚さに形
成する。このような範囲内にある厚さのエピタキシャル
層は当業者には薄層又は超薄層とみなされる。この段階
にて埋込層１８を形成するためにｎ形不純物を厚さ約１
μｍでしかもｎ+ 形の約２×１０19ｃｍ -3のドーピング
レベルで拡散する。
【００６２】エピタキシャル層３はヒ素（ＡS ）でのド
ーピングによりｎ形とすることができる。このエピタキ
シャル層３はベース領域を形成する。図３に示した利得
特性を得たトランジスタでは、エピタキシャル層の厚さ
を1.25μｍとした。分離領域１２，１４はシリコン酸化
物ＳｉＯ2 （肉厚の酸化物）製の絶縁島により形成する
ことができる。
ーピングによりｎ形とすることができる。このエピタキ
シャル層３はベース領域を形成する。図３に示した利得
特性を得たトランジスタでは、エピタキシャル層の厚さ
を1.25μｍとした。分離領域１２，１４はシリコン酸化
物ＳｉＯ2 （肉厚の酸化物）製の絶縁島により形成する
ことができる。
【００６３】周辺部のエミッタ領域１５はベース領域の
中央部に表面積が大きなマスクを介してｐ導電形とする
ホウ素（Ｂ）の如き不純物を注入し、次いで拡散するこ
とにより形成することができる。前述した例では、周辺
エミッタ領域１を形成するための最大ドーピングレベル
を約５×１０18ｃｍ-3とし、厚さｈ１を0.7 μｍ程度と
し、シート抵抗を５００Ω程度とした。こうした値で第
１部分のエミッタ領域１５は少数キャリヤに対して透過
性となった。
中央部に表面積が大きなマスクを介してｐ導電形とする
ホウ素（Ｂ）の如き不純物を注入し、次いで拡散するこ
とにより形成することができる。前述した例では、周辺
エミッタ領域１を形成するための最大ドーピングレベル
を約５×１０18ｃｍ-3とし、厚さｈ１を0.7 μｍ程度と
し、シート抵抗を５００Ω程度とした。こうした値で第
１部分のエミッタ領域１５は少数キャリヤに対して透過
性となった。
【００６４】次いで、第２の中央エミッタ領域１６は、
小さ目の開口を有するマスクを介してＰ++導電形とする
ホウ素（Ｂ）の如き不純物を前記最初の拡散の場合より
も高いドーピングレベル、この場合には最大ドーピング
レベルを１０19ｃｍ-3として注入してから拡散して、本
例では周辺領域１５の厚さｈ１よりも厚い厚さｈ２に、
しかも埋込層１８にまで達する厚さに形成することがで
きる。例えばｈ２＝１μｍとする。しかし、ｈ２の値は
例えばｈ２＝0.4 μｍとし、他の部分の厚さはいずれも
変わらないものとすることもできる。しかし、利得はｈ
２＞ｈ１とする場合の方が向上する。中央エミッタ領域
１６のシート抵抗は１２０Ωとした。各部の値をこのよ
うな値とすることにより第２部分のエミッタ領域１６は
少数キャリヤに対して障壁を形成する。
小さ目の開口を有するマスクを介してＰ++導電形とする
ホウ素（Ｂ）の如き不純物を前記最初の拡散の場合より
も高いドーピングレベル、この場合には最大ドーピング
レベルを１０19ｃｍ-3として注入してから拡散して、本
例では周辺領域１５の厚さｈ１よりも厚い厚さｈ２に、
しかも埋込層１８にまで達する厚さに形成することがで
きる。例えばｈ２＝１μｍとする。しかし、ｈ２の値は
例えばｈ２＝0.4 μｍとし、他の部分の厚さはいずれも
変わらないものとすることもできる。しかし、利得はｈ
２＞ｈ１とする場合の方が向上する。中央エミッタ領域
１６のシート抵抗は１２０Ωとした。各部の値をこのよ
うな値とすることにより第２部分のエミッタ領域１６は
少数キャリヤに対して障壁を形成する。
【００６５】一般に、中央エミッタ領域１６の厚さｈ２
はｈ１の半分の値からｈ１よりも僅かに大きい値までの
範囲の値とする。エピタキシャル層３に対して選定した
厚さからして、２つのエミッタ領域の厚さｈ１及びｈ２
も薄層又は超薄層とみなされる。
はｈ１の半分の値からｈ１よりも僅かに大きい値までの
範囲の値とする。エピタキシャル層３に対して選定した
厚さからして、２つのエミッタ領域の厚さｈ１及びｈ２
も薄層又は超薄層とみなされる。
【００６６】中央エミッタ領域のドーピングレベルと周
辺エミッタ領域のドーピングレベルとの比は約２〜１０
の範囲内の値とし、周辺領域１５のドーピングレベル
は、少数キャリヤの拡散長がｈ１よりも大きくなるよう
な厚さｈ１に関連付け、又中央領域のドーピングレベル
は、この中央領域が厚さｈ２と相俟って少数キャリヤに
対する所望な障壁を形成するように選定する。
辺エミッタ領域のドーピングレベルとの比は約２〜１０
の範囲内の値とし、周辺領域１５のドーピングレベル
は、少数キャリヤの拡散長がｈ１よりも大きくなるよう
な厚さｈ１に関連付け、又中央領域のドーピングレベル
は、この中央領域が厚さｈ２と相俟って少数キャリヤに
対する所望な障壁を形成するように選定する。
【００６７】例えばシリコン酸化物（ＳｉＯ2 ）又はシ
リコン窒化物（Ｓｉ3 Ｎ4 ）製の保護層６をデバイスの
表面全体に設け、前述したようにして形成した領域の表
面に接点用の開口をあける。開口Ｓm 及び対応する領域
１６の表面の面積は技術が許す限りできるだけ小さくす
る。しかし、本発明により持たらされ、且つ、中央領域
１６のドーピングによって引き起こされる改善は、Ｓm
に課せられる斯様な条件が従来の場合ほどには酷しくな
くても得られる。Ｓm の面積が小さいから、本発明によ
るトランジスタは左程大きなスペースを占めず、大規模
集積回路にコパチブルである。
リコン窒化物（Ｓｉ3 Ｎ4 ）製の保護層６をデバイスの
表面全体に設け、前述したようにして形成した領域の表
面に接点用の開口をあける。開口Ｓm 及び対応する領域
１６の表面の面積は技術が許す限りできるだけ小さくす
る。しかし、本発明により持たらされ、且つ、中央領域
１６のドーピングによって引き起こされる改善は、Ｓm
に課せられる斯様な条件が従来の場合ほどには酷しくな
くても得られる。Ｓm の面積が小さいから、本発明によ
るトランジスタは左程大きなスペースを占めず、大規模
集積回路にコパチブルである。
【００６８】図１及び図２に示した各部の寸法は実寸図
示したものではなく、明瞭化のために拡大して図示して
ある。エピタキシャル層３の厚さを約１μｍに薄くすれ
ば、周辺エミッタ領域１５の厚さｈ１を約0.75μｍとす
るのに好適であり、これにより距離ｄが短くなり、本発
明にとって好適である。
示したものではなく、明瞭化のために拡大して図示して
ある。エピタキシャル層３の厚さを約１μｍに薄くすれ
ば、周辺エミッタ領域１５の厚さｈ１を約0.75μｍとす
るのに好適であり、これにより距離ｄが短くなり、本発
明にとって好適である。
【００６９】本発明の他の実施例として、当業者は周辺
領域１５及び中央領域１６又はエミッタ接点領域２６を
従来の刊行物ＥＰ０３２２９６２に記載されており、し
かも現在の刊行物にて規定されているような条件を維持
しているパターンで実現することもできる。
領域１５及び中央領域１６又はエミッタ接点領域２６を
従来の刊行物ＥＰ０３２２９６２に記載されており、し
かも現在の刊行物にて規定されているような条件を維持
しているパターンで実現することもできる。
【００７０】図４Ａ及び図４Ｂは前述した製造方法に従
って形成した横形トランジスタの表面４から出発して基
板１の方へと向かう様々な領域のドーピング特性を示し
たものである。
って形成した横形トランジスタの表面４から出発して基
板１の方へと向かう様々な領域のドーピング特性を示し
たものである。
【００７１】図４Ａは金属の下側のエミッタ（接点領域
２６）の中央領域１６を経る垂直方向断面における深さ
ｈを横軸（単位μｍ）に深さの関数としてとり、縦軸に
一立方センチメートル（１ｃｍ3 ）当りの不純物の数と
してドーピングレベル〔Ｃ〕を示したものである。
２６）の中央領域１６を経る垂直方向断面における深さ
ｈを横軸（単位μｍ）に深さの関数としてとり、縦軸に
一立方センチメートル（１ｃｍ3 ）当りの不純物の数と
してドーピングレベル〔Ｃ〕を示したものである。
【００７２】図４Ａの部分α１は金属の下側に１μｍの
厚さで延在する中央エミッタ領域１６におけるＰ++形の
ドーピングレベル（１０19ｃｍ-3）に相当し、部分β１
はエミッタの下側に１〜２μｍの厚さで位置するベース
埋込層１８のｎ+ 形ドーピングレベルに相当し、部分γ
１は基板のｐ形ドーピングレベル（５×１０15ｃｍ-3）
に相当する。
厚さで延在する中央エミッタ領域１６におけるＰ++形の
ドーピングレベル（１０19ｃｍ-3）に相当し、部分β１
はエミッタの下側に１〜２μｍの厚さで位置するベース
埋込層１８のｎ+ 形ドーピングレベルに相当し、部分γ
１は基板のｐ形ドーピングレベル（５×１０15ｃｍ-3）
に相当する。
【００７３】図４Ｂは酸化物（絶縁層６）の下側の周辺
エミッタ領域１５を経る垂直方向断面における深さｈを
横軸にμｍの単位で深さの関数としてとり、縦軸に１ｃ
ｍ3当りの不純物の数としてのドーピングレベル〔Ｃ〕
をプロットした特性図である。
エミッタ領域１５を経る垂直方向断面における深さｈを
横軸にμｍの単位で深さの関数としてとり、縦軸に１ｃ
ｍ3当りの不純物の数としてのドーピングレベル〔Ｃ〕
をプロットした特性図である。
【００７４】図４Ｂの部分α２は酸化物層の直ぐ下側に
0.75μｍの厚さで延在するエミッタ領域１５のｐ形ドー
ピングレベル（５×１０18ｃｍ-3）に相当し、部分β′
２はエミッタ領域１５と埋込層１８との間にあるエピタ
キシャル層の部分のドーピングレベルに相当し、部分β
２は１〜２μｍの厚さの埋込層１８のｎ+ 形のドーピン
グレベルに相当し、部分γ２はｐ形基板のドーピングレ
ベル（５×１０15ｃｍ -3）に相当する。これらの特性曲
線はエピタキシャル層３の厚さを1.25μｍとした場合の
ものである。
0.75μｍの厚さで延在するエミッタ領域１５のｐ形ドー
ピングレベル（５×１０18ｃｍ-3）に相当し、部分β′
２はエミッタ領域１５と埋込層１８との間にあるエピタ
キシャル層の部分のドーピングレベルに相当し、部分β
２は１〜２μｍの厚さの埋込層１８のｎ+ 形のドーピン
グレベルに相当し、部分γ２はｐ形基板のドーピングレ
ベル（５×１０15ｃｍ -3）に相当する。これらの特性曲
線はエピタキシャル層３の厚さを1.25μｍとした場合の
ものである。
【図１】Ａは本発明による横形バイポーラトランジスタ
を具えている半導体デバイスの一部分を示す平面図であ
る。Ｂは図１Ａの横形バイポーラトランジスタのＢ−Ｂ
線上での断面図である
を具えている半導体デバイスの一部分を示す平面図であ
る。Ｂは図１Ａの横形バイポーラトランジスタのＢ−Ｂ
線上での断面図である
【図２】横形バイポーラトランジスタのエミッタ領域の
断面にエミッタの様々な部分における電流密度を記号的
に示した図である。
断面にエミッタの様々な部分における電流密度を記号的
に示した図である。
【図３】電流利得ｈFEを絶縁層の下側のエミッタの表面
積Ｓoxと電気接点領域の下側のエミッタの表面積Ｓm と
の比Ｓox／Ｓm の関数として示した比較特性図である。
積Ｓoxと電気接点領域の下側のエミッタの表面積Ｓm と
の比Ｓox／Ｓm の関数として示した比較特性図である。
【図４】Ａはドーピングレベル〔Ｃ〕を絶縁層の下側の
エミッタ領域の表面から出発して深さｈの関数として示
した特性図である。Ｂはドーピングレベル〔Ｃ〕を電気
接点領域の下側のエミッタ領域の表面から出発して深さ
ｈの関数として示した特性図である。
エミッタ領域の表面から出発して深さｈの関数として示
した特性図である。Ｂはドーピングレベル〔Ｃ〕を電気
接点領域の下側のエミッタ領域の表面から出発して深さ
ｈの関数として示した特性図である。
１ 半導体本体（基板） ２ 基板の表面 ３ エピタキシャル層 ４ エピタキシャル層の表面 ５ 島 ６ 絶縁層 １２，１４ 絶縁領域 １５ 第１部分の（周辺）エミッタ領域 １６ 第２部分の（中央）エミッタ領域 １７ コレクタ領域 １８ 埋込層 １９ ベース領域 １９′ 表面ベース領域 ２６ エミッタ接点領域 ２７ コレクタ接点領域 ３６ エミッタ用金属接点パッド ３７ コレクタ用金属接点パッド
Claims (9)
- 【請求項１】 横形トランジスタを具えている半導体デ
バイスであって、このデバイスが第１導電形の半導体基
板（１）を具え、該基板がその表面に第１導電形とは反
対の第２導電形のエピタキシャル層を有し、このエピタ
キシャル層内に前記横形トランジスタを形成するよう
に、エピタキシャル層の厚さに少なくとも等しい厚さの
絶縁層により島が画成され、前記横形トランジスタが：
該トランジスタのベースを形成するエピタキシャル層の
領域（１９）により横方向に離間された第１導電形のエ
ミッタ（１５，１６）及びコレクタ領域（１７）と；前
記デバイスの表面を覆う絶縁層（６）における前記エミ
ッタ領域の表面個所にあけた開口により限定したエミッ
タに電気的に接触させる金属接点パッド（３６）用の少
なくとも１個の電気エミッタ接点領域（２６）と；前記
基板とエピタキシャル層との接合部（２）のレベルに設
けた第２導電形の埋込層（１８）と；を具え、さらに前
記横形トランジスタでは：前記エミッタ接点領域の下側
に位置する第２部分のエミッタ領域（１６）の表面の面
積（Ｓm ）に対する、絶縁層の下側に位置する第１部分
のエミッタ領域（１５）と称するエミッタ領域の表面の
面積（Ｓox）の比が少なくとも２に等しくなるようにし
た；半導体デバイスにおいて、 前記エピタキシャル層を、この層内に前記エミッタ及び
コレクタ領域が形成されるような、所謂薄層又は超薄層
タイプのものとし；前記第１部分のエミッタ領域（１
５）が第１の厚さｈ１を有すると共に、この第１部分の
エミッタ領域内に垂直方向に注入される少数キャリヤの
拡散長がこの第１部分のエミッタ領域の厚さ以上となる
か、それに等しくなるような第１ドーピングレベルによ
って得られる第１導電形の第１レベルを有し；前記第２
部分のエミッタ領域（１６）が前記第１の厚さｈ１の１
／２以上の第２の厚さｈ２を有すると共に、前記第１レ
ベルよりも高い第１導電形の第２レベルを有し、この第
２レベルが第１ドーピングレベルよりも高い第２ドーピ
ングレベルにより得られ、この第２部分のエミッタ領域
の第２厚さ及び第２ドーピングレベルを、この第２部分
のエミッタ領域が少数キャリヤに対して障壁として作用
するような値に選定し；前記第１部分のエミッタ領域
（１５）が前記第２部分のエミッタ領域（１６）を完全
に囲み、且つ場合によってはｈ２＜ｈ１の場合に第１部
分のエミッタ領域が第２部分のエミッタ領域の下方に延
在するようにしたことを特徴とする半導体デバイス。 - 【請求項２】 第２部分のエミッタ領域（１６）の厚さ
を、この第２部分のエミッタ領域（１６）が埋込層（１
８）内にまで延在するような値としたことを特徴とする
請求項１に記載の半導体デバイス。 - 【請求項３】 第２部分のエミッタ領域の表面積
（Ｓm ）に対する第１部分のエミッタ領域の表面積（Ｓ
ox）の比が２〜１００の範囲内の値となるようにしたこ
とを特徴とする請求項１又は２に記載の半導体デバイ
ス。 - 【請求項４】 第２部分のエミッタ領域の表面積
（Ｓm ）に対する第１部分のエミッタ領域の表面積（Ｓ
ox）の比が２〜１０の範囲内の値となるようにしたこと
を特徴とする請求項３に記載の半導体デバイス。 - 【請求項５】 第２部分のエミッタ領域の表面積と接点
領域の表面積とをほぼ等しくし、これらの面積を製造技
術が許す限りできるだけ小さくするようにしたことを特
徴とする請求項１〜４のいずれか一項に記載の半導体デ
バイス。 - 【請求項６】 エミッタ領域（１５，１６）が少なくと
も１つの長手方向に細長形状をしており、これが第１部
分の領域（１５）と、金属接点パッド（３６）に接続さ
れるエミッタ接点領域（２６）の下方に延在する少なく
とも１個の第２部分のエミッタ領域（１６）とを具えて
いる細条を形成し、第１部分のエミッタ領域（１５）の
長手方向の長辺の寸法と、それに対して直角方向の短辺
との比が少なくとも５に等しくなるようにしたことを特
徴とする請求項１〜５のいずれか一項に記載の半導体デ
バイス。 - 【請求項７】 エミッタ領域が数個の平行な細長形の細
条により形成され、これらの各細条が第１部分のエミッ
タ領域及びエミッタ接点領域（２６）の下側に延在する
少なくとも１個の第２部分のエミッタ領域（１６）を有
し、各エミッタ接点領域を金属パッド（３６）に接続す
るようにしたことを特徴とする請求項６に記載の半導体
デバイス。 - 【請求項８】 各エミッタ細条が第１部分のエミッタ領
域内に数個の第２部分のエミッタ領域（１６）を具え、
これらの第２部分のエミッタ領域がエミッタ細条の長手
方向に離間され、且つ各第２部分のエミッタ領域が金属
パッド（３６）に接続されるエミッタ接点領域（２６）
の下側に延在するようにしたことを特徴とする請求項６
及び７のいずれか一項に記載の半導体デバイス。 - 【請求項９】 第１部分のエミッタ領域（１５）のドー
ピングレベルに対する強度にドープする第２部分のエミ
ッタ領域（１６）のドーピングレベルの比が少なくとも
２に等しくなるようにしたことを特徴とする請求項１〜
８のいずれか一項に記載の半導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9304136A FR2703831A1 (fr) | 1993-04-07 | 1993-04-07 | Dispositif semiconducteur comprenant un transistor latéral. |
| FR9304136 | 1993-04-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06310526A true JPH06310526A (ja) | 1994-11-04 |
Family
ID=9445852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6068567A Pending JPH06310526A (ja) | 1993-04-07 | 1994-04-06 | 半導体デバイス |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5455450A (ja) |
| EP (1) | EP0619610A1 (ja) |
| JP (1) | JPH06310526A (ja) |
| FR (1) | FR2703831A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8803244B2 (en) | 2011-10-26 | 2014-08-12 | Sony Corporation | Semiconductor device |
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|---|---|---|---|---|
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| US9312335B2 (en) * | 2011-09-23 | 2016-04-12 | Alpha And Omega Semiconductor Incorporated | Lateral PNP bipolar transistor with narrow trench emitter |
| US8916951B2 (en) | 2011-09-23 | 2014-12-23 | Alpha And Omega Semiconductor Incorporated | Lateral PNP bipolar transistor formed with multiple epitaxial layers |
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|---|---|---|---|---|
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| US4007474A (en) * | 1972-12-29 | 1977-02-08 | Sony Corporation | Transistor having an emitter with a low impurity concentration portion and a high impurity concentration portion |
| FR2592525B1 (fr) * | 1985-12-31 | 1988-02-12 | Radiotechnique Compelec | Procede de fabrication d'un transistor lateral integre et circuit integre le comprenant |
| FR2625611B1 (fr) * | 1987-12-30 | 1990-05-04 | Radiotechnique Compelec | Circuit integre presentant un transistor lateral |
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| FR2663156A1 (fr) * | 1990-06-11 | 1991-12-13 | Sgs Thomson Microelectronics | Transistor bipolaire supportant des polarisations inverses et procede de fabrication. |
| KR920017269A (ko) * | 1991-02-21 | 1992-09-26 | 김광호 | 다결정실리콘 재충전(refill)법을 이용한 Laterally Graded Emitter(LGE)구조의 바이폴라 트랜지스터 제조방법 |
-
1993
- 1993-04-07 FR FR9304136A patent/FR2703831A1/fr not_active Withdrawn
-
1994
- 1994-03-30 EP EP94200878A patent/EP0619610A1/fr not_active Withdrawn
- 1994-04-06 JP JP6068567A patent/JPH06310526A/ja active Pending
- 1994-04-06 US US08/223,621 patent/US5455450A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8803244B2 (en) | 2011-10-26 | 2014-08-12 | Sony Corporation | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2703831A1 (fr) | 1994-10-14 |
| US5455450A (en) | 1995-10-03 |
| EP0619610A1 (fr) | 1994-10-12 |
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