JPS6255307B2 - - Google Patents
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- JPS6255307B2 JPS6255307B2 JP61309744A JP30974486A JPS6255307B2 JP S6255307 B2 JPS6255307 B2 JP S6255307B2 JP 61309744 A JP61309744 A JP 61309744A JP 30974486 A JP30974486 A JP 30974486A JP S6255307 B2 JPS6255307 B2 JP S6255307B2
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- 238000004519 manufacturing process Methods 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 7
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
- H01L27/0244—I2L structures integrated in combination with analog structures
Description
【発明の詳細な説明】
本発明は、半導体集積回路装置の製法、特に
I2L素子（インテグレイテツド・インジエクシヨ
ン・ロジツク）と縦形のNPN及びPNPトランジ
スタを有するコンプリメンタリICとを同一チツ
プ内に共存せる半導体集積回路装置の製法に係め
る。
I2L素子（インテグレイテツド・インジエクシヨ
ン・ロジツク）と縦形のNPN及びPNPトランジ
スタを有するコンプリメンタリICとを同一チツ
プ内に共存せる半導体集積回路装置の製法に係め
る。
I2L素子は、横形PNPトランジスタと縦形（逆
形）NPNトランジスタの簡単な複合構成を採用
することにより、集積度が高く。消費電力の小さ
いバイポーラのデジタルデバイスである。この
I2L素子はバイポーラICと同時に形成できるとい
う点で、リニヤコンパチブルICという使用方法
が有効である。リニヤ（アナログ）回路では近年
特性の良いPNPトランジスタ（即ち、よりNPN
トランジスタの特性に近いもの）を必要としてい
る。
形）NPNトランジスタの簡単な複合構成を採用
することにより、集積度が高く。消費電力の小さ
いバイポーラのデジタルデバイスである。この
I2L素子はバイポーラICと同時に形成できるとい
う点で、リニヤコンパチブルICという使用方法
が有効である。リニヤ（アナログ）回路では近年
特性の良いPNPトランジスタ（即ち、よりNPN
トランジスタの特性に近いもの）を必要としてい
る。
ところで、I2L素子とコンプリメンタリICが共
存した半導体集積回路装置に於ては、I2L素子の
特性がリニヤ部の特性によりある程度制限され、
特にリニヤ部の電源電圧に依存される。ある電源
電圧が定められるとリニヤ部のNPN及びPNPト
ランジスタの耐圧が決定され、この耐圧はICの
場合、エピタキシヤル層の不純物濃度と厚さで制
限される。即ち電源電圧が高くなると、当然リニ
ヤ部のトランジスタの耐圧が必要となり、エピタ
キシヤル層の厚さがある程度必要になり、又その
エピタキシヤル層の不純物濃度も下げる必要があ
る。このことはI2L特性（遅延時間ｔ pd、逆形
NPNトランジスタの電流増巾率βｕ）を悪化さ
せる。従つて従来の構成においてはI2L部とリニ
ヤ部の両者の特性を共に向上させることは困難で
あつた。
存した半導体集積回路装置に於ては、I2L素子の
特性がリニヤ部の特性によりある程度制限され、
特にリニヤ部の電源電圧に依存される。ある電源
電圧が定められるとリニヤ部のNPN及びPNPト
ランジスタの耐圧が決定され、この耐圧はICの
場合、エピタキシヤル層の不純物濃度と厚さで制
限される。即ち電源電圧が高くなると、当然リニ
ヤ部のトランジスタの耐圧が必要となり、エピタ
キシヤル層の厚さがある程度必要になり、又その
エピタキシヤル層の不純物濃度も下げる必要があ
る。このことはI2L特性（遅延時間ｔ pd、逆形
NPNトランジスタの電流増巾率βｕ）を悪化さ
せる。従つて従来の構成においてはI2L部とリニ
ヤ部の両者の特性を共に向上させることは困難で
あつた。
本発明は、上述した半導体集積回路装置におい
て、リニヤ部の電源電圧が決められた中でI2L部
の特性を向上させ、即ちより高速化し、又同時に
リニヤ部のトランジスタの特性をも向上させるこ
とができる製法を提供するものである。
て、リニヤ部の電源電圧が決められた中でI2L部
の特性を向上させ、即ちより高速化し、又同時に
リニヤ部のトランジスタの特性をも向上させるこ
とができる製法を提供するものである。
I2L素子における逆形NPNトランジスタの電流
増巾率βｕと、遅延時間ｔ pdは一般に次式で
表わされる。
増巾率βｕと、遅延時間ｔ pdは一般に次式で
表わされる。
ｔ pd＝（ＡＢ／ＡＣ）（Ｆ＋１）Ｗｅｐｉ ＱＢ′
／Ｄｎ・Ｎｅｐｉ…(2) Sp：エピタキシヤル層（ｎ）―埋込み層
（n+）接合での正孔の再結合速度 ＡB：I2Lベース面積 ＡC：I2Lコレクタ面積 Dn：Ｐ領域中の電子の拡散定数 ＱB′：ベース直のガンメル数 ＱB：ベース直以外のガンメル数 Ｆ：フアンアウト Nepi：エピタキシヤル層の濃度 Wepi：エピタキシヤル層の厚さ 上記(1)及び(2)式で明らかなように、I2L特性
は、ＱB′が小さく、エピタキシヤル層の厚さ
Wepiが薄く、その濃度Nepiが高い程、遅延時間
ｔ pdが小さくなる。本発明はこの点に着目し
たものである。
／Ｄｎ・Ｎｅｐｉ…(2) Sp：エピタキシヤル層（ｎ）―埋込み層
（n+）接合での正孔の再結合速度 ＡB：I2Lベース面積 ＡC：I2Lコレクタ面積 Dn：Ｐ領域中の電子の拡散定数 ＱB′：ベース直のガンメル数 ＱB：ベース直以外のガンメル数 Ｆ：フアンアウト Nepi：エピタキシヤル層の濃度 Wepi：エピタキシヤル層の厚さ 上記(1)及び(2)式で明らかなように、I2L特性
は、ＱB′が小さく、エピタキシヤル層の厚さ
Wepiが薄く、その濃度Nepiが高い程、遅延時間
ｔ pdが小さくなる。本発明はこの点に着目し
たものである。
以下、図面を参照して本発明に係る半導体集積
回路装置の製法の一実施例を説明しよう。
回路装置の製法の一実施例を説明しよう。
先ず、第１導電型例えばＰ形の半導体基体１の
一主面に全面に亘り第２導電型即ちＮ形の層２を
形成する。次に、爾後形成すべきI2L素子、縦形
NPNトランジスタ及び縦形PNPトランジスタを
夫々分離するためのP+型分離層３ａを形成し、
又I2L素子のN+型埋込み層４、縦形NPNトランジ
スタN+型埋込み層４及び分離用のN+型層６を形
成する。次で全面にＰ型のエピタキシヤル層７を
成長させ、続いてＮ型のエピタキシヤル層８を成
長させる。
一主面に全面に亘り第２導電型即ちＮ形の層２を
形成する。次に、爾後形成すべきI2L素子、縦形
NPNトランジスタ及び縦形PNPトランジスタを
夫々分離するためのP+型分離層３ａを形成し、
又I2L素子のN+型埋込み層４、縦形NPNトランジ
スタN+型埋込み層４及び分離用のN+型層６を形
成する。次で全面にＰ型のエピタキシヤル層７を
成長させ、続いてＮ型のエピタキシヤル層８を成
長させる。
次に、本発明の特徴である比較的薄い濃度（例
えばドーズ量で１×1012〜１×1013cm-2程度）の
Ｎ型不純物をイオン注入し、夫々形成されるべき
縦型NPNトランジスタのコレクタ部分にＮ型領
域９を、縦形PNPトランジスタのベース部分にＮ
型領域１０を、I2L部のベース部分にＮ型領域１
１を夫々同時に形成する。これら各Ｎ型領域９，
１０及び１１は夫々Ｎ型エピタキシヤル層８より
は濃度が高い。
えばドーズ量で１×1012〜１×1013cm-2程度）の
Ｎ型不純物をイオン注入し、夫々形成されるべき
縦型NPNトランジスタのコレクタ部分にＮ型領
域９を、縦形PNPトランジスタのベース部分にＮ
型領域１０を、I2L部のベース部分にＮ型領域１
１を夫々同時に形成する。これら各Ｎ型領域９，
１０及び１１は夫々Ｎ型エピタキシヤル層８より
は濃度が高い。
次に、上記P+型分離層３ａに達するように拡
散によつてp+型分離層３ｂを形成し、同時に縦
形PNPトランジスタのコレクタ取出領域１６を形
成し、この分離層３ａ，３ｂによつてI2L部が形
成されるＮ型の第１の島領域１２と、縦形PNPト
ランジスタが形成される第２の島領域１３と、縦
形NPNトランジスタが形成される第３の島領域
１４を形成する。
散によつてp+型分離層３ｂを形成し、同時に縦
形PNPトランジスタのコレクタ取出領域１６を形
成し、この分離層３ａ，３ｂによつてI2L部が形
成されるＮ型の第１の島領域１２と、縦形PNPト
ランジスタが形成される第２の島領域１３と、縦
形NPNトランジスタが形成される第３の島領域
１４を形成する。
次に、I2L部に埋込み層４に達するN+型のウオ
ール部１５を拡散によつて形成する。次に、Ｐ型
不純物を拡散し、I2L部のベース部分１７及びイ
ンジエクタ部分１８と、縦形PNPトランジスタの
エミツタ部分１９と、縦形NPNトランジスタの
ベース部分２０を形成する。この場合、I2L部の
ベース部分１７とそのインジエクタ部分１８と対
向する部分がその直下にＮ型領域１１が存在しな
いように形成する。即ち換言すれば、Ｎ型領域１
１はベース部分１７のインジエクタ部分１８と対
向する端部より所定距離だけ内方にあるように形
成する。
ール部１５を拡散によつて形成する。次に、Ｐ型
不純物を拡散し、I2L部のベース部分１７及びイ
ンジエクタ部分１８と、縦形PNPトランジスタの
エミツタ部分１９と、縦形NPNトランジスタの
ベース部分２０を形成する。この場合、I2L部の
ベース部分１７とそのインジエクタ部分１８と対
向する部分がその直下にＮ型領域１１が存在しな
いように形成する。即ち換言すれば、Ｎ型領域１
１はベース部分１７のインジエクタ部分１８と対
向する端部より所定距離だけ内方にあるように形
成する。
次に、N+型不純物を拡散させ、I2L部にN+型の
マルチコレクタ領域２１〔２１１，２１２，２１
３，２１４〕を形成すると同時に、縦形PNPトラ
ンジスタのN+型ベース取出部２２と、縦型NPN
トランジスタのN+型エミツタ部分２３及びN+型
コレクタ取出部２４を形成する。
マルチコレクタ領域２１〔２１１，２１２，２１
３，２１４〕を形成すると同時に、縦形PNPトラ
ンジスタのN+型ベース取出部２２と、縦型NPN
トランジスタのN+型エミツタ部分２３及びN+型
コレクタ取出部２４を形成する。
斯くして、第１の島領域１２において領域２
１，１７及び１１によるインバータトランジスタ
即ち逆型NPNトランジスタと、領域１７，８及
び１８による横形PNPトランジスタとからなる
I2L素子が形成され、第２の島領域１３において
領域７，１０及び１９をコレクタ、ベース及びエ
ミツタとする縦形PNPトランジスタが構成され、
第３の島領域１４において領域８，２０及び２３
をコレクタ、ベース及びエミツタとする縦型
NPNトランジスタが構成された所謂I2L素子とコ
ンプリメンタリICとが一体に設けられた目的の
半導体集積回路装置を得る。
１，１７及び１１によるインバータトランジスタ
即ち逆型NPNトランジスタと、領域１７，８及
び１８による横形PNPトランジスタとからなる
I2L素子が形成され、第２の島領域１３において
領域７，１０及び１９をコレクタ、ベース及びエ
ミツタとする縦形PNPトランジスタが構成され、
第３の島領域１４において領域８，２０及び２３
をコレクタ、ベース及びエミツタとする縦型
NPNトランジスタが構成された所謂I2L素子とコ
ンプリメンタリICとが一体に設けられた目的の
半導体集積回路装置を得る。
かかる構成によれば、Ｎ型エピタキシヤル層８
の厚さ及び濃度はリニヤ部（NPN及びPNPトラ
ンジスタ）の耐圧により決定されるが、I2L部に
おいてはベース部分１７の直下のＮ型エピタキシ
ヤル層８によるエミツタ部分に選択的にイオン注
入によつてそのエピタキシヤル層よりも濃い不純
物濃度のＮ型領域１１（斜線で図示）を形成した
ことにより、領域１１における正孔電荷の蓄積が
小さくなり、逆型NPNトランジスタの電流増巾
率βｕが上る。しかも、この場合、Ｎ型領域１１
がI2Lの横形PNPトランジスタのベース部（エピ
タキシヤル層より成る）８にかからないようにそ
の横形PNPトランジスタのコレクタを兼ねるベー
ス部分１７のインジエクタ部分１８と対向する端
部より所定距離だけ内方に離れて形成されるの
で、横形PNPトランジスタにおいてベース輸送効
率が落ちず、この電流増巾率αPNPを悪化させる
ことがない。即ちI2Lにおける横形PNPトランジ
スタの電流増巾率αPNPを悪化させることなく逆
形NPNトランジスタの電流増巾率βｕを上げる
ことが可能となる。このように、従来ではリニヤ
部の耐圧によりほとんどI2L素子のスピード（遅
延時間ｔ pd）が決定されていたが、本発明で
はリニヤ部の耐圧を考慮することなく、I2L素子
の高速化を計ることが出来る。
の厚さ及び濃度はリニヤ部（NPN及びPNPトラ
ンジスタ）の耐圧により決定されるが、I2L部に
おいてはベース部分１７の直下のＮ型エピタキシ
ヤル層８によるエミツタ部分に選択的にイオン注
入によつてそのエピタキシヤル層よりも濃い不純
物濃度のＮ型領域１１（斜線で図示）を形成した
ことにより、領域１１における正孔電荷の蓄積が
小さくなり、逆型NPNトランジスタの電流増巾
率βｕが上る。しかも、この場合、Ｎ型領域１１
がI2Lの横形PNPトランジスタのベース部（エピ
タキシヤル層より成る）８にかからないようにそ
の横形PNPトランジスタのコレクタを兼ねるベー
ス部分１７のインジエクタ部分１８と対向する端
部より所定距離だけ内方に離れて形成されるの
で、横形PNPトランジスタにおいてベース輸送効
率が落ちず、この電流増巾率αPNPを悪化させる
ことがない。即ちI2Lにおける横形PNPトランジ
スタの電流増巾率αPNPを悪化させることなく逆
形NPNトランジスタの電流増巾率βｕを上げる
ことが可能となる。このように、従来ではリニヤ
部の耐圧によりほとんどI2L素子のスピード（遅
延時間ｔ pd）が決定されていたが、本発明で
はリニヤ部の耐圧を考慮することなく、I2L素子
の高速化を計ることが出来る。
一方、リニヤ部即ちコンプリメンタリICにお
いては、その縦形PNPトランジスタのベース部分
に上記I2LのＮ型領域１１と同時形成でＮ型領域
１０（斜線で図示）を形成したことにより、縦形
PNPトランジスタの遮断周波数ｒが高くなり且
つ電流特性（直流のｈFE）が良好となる。又縦形
NPNトランジスタのコレクタの一部分に同時に
Ｎ型領域９（斜線で図示）を形成したので、縦型
NPNトランジスタのコレクタ直列抵抗Rscが低下
する。
いては、その縦形PNPトランジスタのベース部分
に上記I2LのＮ型領域１１と同時形成でＮ型領域
１０（斜線で図示）を形成したことにより、縦形
PNPトランジスタの遮断周波数ｒが高くなり且
つ電流特性（直流のｈFE）が良好となる。又縦形
NPNトランジスタのコレクタの一部分に同時に
Ｎ型領域９（斜線で図示）を形成したので、縦型
NPNトランジスタのコレクタ直列抵抗Rscが低下
する。
上述せる如く本発明によれば、I2L素子とNPN
及びPNPトランジスタのコンプリメンタリICと
を一体に形成した半導体集積回路装置の製法にお
いて、簡単な構成によりそのリニヤ部のNPN及
びPNPトランジスタの特性を向上させることがで
きると同時に、I2L特性を高速化することが出来
る。
及びPNPトランジスタのコンプリメンタリICと
を一体に形成した半導体集積回路装置の製法にお
いて、簡単な構成によりそのリニヤ部のNPN及
びPNPトランジスタの特性を向上させることがで
きると同時に、I2L特性を高速化することが出来
る。
図は本発明による半導体集積回路装置の製法例
を示す断面図である。 ７，８はエピタキシヤル層、９，１０，１１は
第１導電型の領域、１８はインジエクタ部、１７
はベース部分、２１はコレクタ部分である。
を示す断面図である。 ７，８はエピタキシヤル層、９，１０，１１は
第１導電型の領域、１８はインジエクタ部、１７
はベース部分、２１はコレクタ部分である。
Claims (1)
- 【特許請求の範囲】 １ I2L素子の形成された第１導電型の第１の島
領域と、第２導電型の縦型トランジスタを含む第
１導電型の第２の島領域を有する半導体集積回路
装置の製法において、 夫々I2L素子のインバータ・トランジスタのベ
ースの下のエミツタ部分と縦型トランジスタのベ
ース部分とに第１導電型の領域を同時に形成した
ことを特徴とする半導体集積回路装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61309744A JPS62169358A (ja) | 1986-12-27 | 1986-12-27 | 半導体集積回路装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61309744A JPS62169358A (ja) | 1986-12-27 | 1986-12-27 | 半導体集積回路装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62169358A JPS62169358A (ja) | 1987-07-25 |
| JPS6255307B2 true JPS6255307B2 (ja) | 1987-11-19 |
Family
ID=17996773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61309744A Granted JPS62169358A (ja) | 1986-12-27 | 1986-12-27 | 半導体集積回路装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62169358A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3659355B2 (ja) | 2003-09-09 | 2005-06-15 | シャープ株式会社 | 現像装置及び画像形成装置 |
| JP4752663B2 (ja) * | 2006-08-03 | 2011-08-17 | コニカミノルタビジネステクノロジーズ株式会社 | 現像装置及び画像形成装置 |
-
1986
- 1986-12-27 JP JP61309744A patent/JPS62169358A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62169358A (ja) | 1987-07-25 |
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