JPH0263156A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0263156A JPH0263156A JP63214304A JP21430488A JPH0263156A JP H0263156 A JPH0263156 A JP H0263156A JP 63214304 A JP63214304 A JP 63214304A JP 21430488 A JP21430488 A JP 21430488A JP H0263156 A JPH0263156 A JP H0263156A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 239000012535 impurity Substances 0.000 claims description 3
- 230000003071 parasitic effect Effects 0.000 abstract description 15
- 230000015556 catabolic process Effects 0.000 abstract description 11
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 7
- 238000000034 method Methods 0.000 abstract 1
- 230000003321 amplification Effects 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229910052787 antimony Inorganic materials 0.000 description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
- H01L27/0821—Combination of lateral and vertical transistors only
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- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
この発明は半導体集積回路装置（以下１ｃという）に関
し、特に低耐圧部と高耐圧部の混在するＩＣについて低
耐圧部の横形ＰＮＰトランジスタの電流増幅率の向上と
縦形寄生の低下に関するものである。
し、特に低耐圧部と高耐圧部の混在するＩＣについて低
耐圧部の横形ＰＮＰトランジスタの電流増幅率の向上と
縦形寄生の低下に関するものである。
（従来の技ｊネｉ〕
第３図ｆａｌ〜＋ａ）は従来の低耐圧部、高耐圧部の混
在するＩＣの製造フローを示す断面図である。まず第３
図（ａｌに示すごとくＰ形半導体基板（１）にアンチモ
ンを拡散することによって高濃度ｎ ｆｆ３１１込層（
２）を、また素子間分離を容易にするためにボロンを拡
散して高濃度のＰ形埋込層（３）を形成する。
在するＩＣの製造フローを示す断面図である。まず第３
図（ａｌに示すごとくＰ形半導体基板（１）にアンチモ
ンを拡散することによって高濃度ｎ ｆｆ３１１込層（
２）を、また素子間分離を容易にするためにボロンを拡
散して高濃度のＰ形埋込層（３）を形成する。
次に第３図ｆｂｌに示すごとくその上に高比抵抗ｎ形エ
ピタキシャル層（４）を成長させる０次いで第３図ｔｅ
ｌに示すごとく、同一チップ上の素子間を分離するため
にボロンを拡散してＰ影付１ｉｉ１ ｌ ＠ ｆ５）を
形成し素子の直列抵抗を下げるためにリンの拡散により
ｎ形コレクタウオール領域（６）を形成する０次いで第
３図１ｄｌに示すごとくボロンを注入することにより、
ＮＰＮ ）ランジスタベース領域（７）、横形ＰＮＰ
）ランジスタ・エミッタ領域（７１）、横形ＰＮＰトラ
ンジスタ・コレクタ領域（７２）を形成し、リンを拡散
することによりＮＰＮ ）ランジスタ・エミッタ領域（
８）、横形ＰＮＰ ｌ−ランジスタ・ベースコンタクト
領域（８１）を形成する。更に第３図１ａｌに示すごと
く、酸化膜（９）に電掻取り出し用の穴を開けた後にア
ルミニウム配線（ｌｌを行い完成する。
ピタキシャル層（４）を成長させる０次いで第３図ｔｅ
ｌに示すごとく、同一チップ上の素子間を分離するため
にボロンを拡散してＰ影付１ｉｉ１ ｌ ＠ ｆ５）を
形成し素子の直列抵抗を下げるためにリンの拡散により
ｎ形コレクタウオール領域（６）を形成する０次いで第
３図１ｄｌに示すごとくボロンを注入することにより、
ＮＰＮ ）ランジスタベース領域（７）、横形ＰＮＰ
）ランジスタ・エミッタ領域（７１）、横形ＰＮＰトラ
ンジスタ・コレクタ領域（７２）を形成し、リンを拡散
することによりＮＰＮ ）ランジスタ・エミッタ領域（
８）、横形ＰＮＰ ｌ−ランジスタ・ベースコンタクト
領域（８１）を形成する。更に第３図１ａｌに示すごと
く、酸化膜（９）に電掻取り出し用の穴を開けた後にア
ルミニウム配線（ｌｌを行い完成する。
かかる従来の低耐圧部と高耐圧部の混在するＩＣにおい
ては、高耐圧部の耐圧を確保するためにエピタキシャル
ウェハは高圧抵抗かつ厚いエピタキシャル層が必要であ
る。したがって同一チップ内に混在する低耐圧部、特に
横形ＰＮＰ トランジスタの電流増幅率（ｈＦＩりはエ
ピタキシャルＮ（ベース領域）が厚いためにエミッタ領
域から注入されたホールのベース領域でのキャリア濃度
は通常の低耐圧ＩＣに比べ格段に高くなり、その結果、
ベース電流が増加する。したがって、横形ＰＮＰトラン
ジスタのｈＦＥは、低耐圧ＩＣに比べ低下したしまう。
ては、高耐圧部の耐圧を確保するためにエピタキシャル
ウェハは高圧抵抗かつ厚いエピタキシャル層が必要であ
る。したがって同一チップ内に混在する低耐圧部、特に
横形ＰＮＰ トランジスタの電流増幅率（ｈＦＩりはエ
ピタキシャルＮ（ベース領域）が厚いためにエミッタ領
域から注入されたホールのベース領域でのキャリア濃度
は通常の低耐圧ＩＣに比べ格段に高くなり、その結果、
ベース電流が増加する。したがって、横形ＰＮＰトラン
ジスタのｈＦＥは、低耐圧ＩＣに比べ低下したしまう。
更に、横形ＰＮＰ トランジスタの基板をコレクタする
寄生縦形ＰＮＰトランジスタについてはエピタキシャル
層すなわち横形ＰＮＰ ）ランジスタ・ベース領域が高
比抵抗であるために、ｎ形高濃度埋込層が基板との間に
存在しない分離に近い領域ではベース領域で再結合され
なかったホールはｎ形高濃度埋込層が存在しないために
基板へ抜けてしまい、寄生電流が増加するという欠点が
あった。
寄生縦形ＰＮＰトランジスタについてはエピタキシャル
層すなわち横形ＰＮＰ ）ランジスタ・ベース領域が高
比抵抗であるために、ｎ形高濃度埋込層が基板との間に
存在しない分離に近い領域ではベース領域で再結合され
なかったホールはｎ形高濃度埋込層が存在しないために
基板へ抜けてしまい、寄生電流が増加するという欠点が
あった。
この発明は、上記のような問題点を解消するためになさ
れたもので高耐圧部と低耐圧部の混在するＩＣで高耐圧
部の特性の維持はもちろんチップ内の低耐圧横形ＰＮＰ
）ランジスタについてはベース抵抗を増加させること
なしに通常の低耐圧ＩＣの横形ＰＮＰ）ランジスタ程度
に電流増幅率を増加させることができる。また、この横
形ＰＮＰトランジスタに付随する寄生縦形ＰＮＰ）ラン
ジスタの寄生電流を通常の低耐圧ＩＣの寄生縦形ＰＮＰ
トランジスタ程度に低下した低耐圧横形ＰＮＰトランジ
スタが得られる。したがって、低耐圧ＩＣの横形ＰＮＰ
ｌ−ランジスタと同等の性能を持つ横形ＰＮＰ ）ラ
ンジスタを高耐圧ＩＣに組み込め、低耐圧部において通
常のＩＣと変わらぬ性能を持った低耐圧、高耐圧の混在
する半導体チップを得ることを目的とする。
れたもので高耐圧部と低耐圧部の混在するＩＣで高耐圧
部の特性の維持はもちろんチップ内の低耐圧横形ＰＮＰ
）ランジスタについてはベース抵抗を増加させること
なしに通常の低耐圧ＩＣの横形ＰＮＰ）ランジスタ程度
に電流増幅率を増加させることができる。また、この横
形ＰＮＰトランジスタに付随する寄生縦形ＰＮＰ）ラン
ジスタの寄生電流を通常の低耐圧ＩＣの寄生縦形ＰＮＰ
トランジスタ程度に低下した低耐圧横形ＰＮＰトランジ
スタが得られる。したがって、低耐圧ＩＣの横形ＰＮＰ
ｌ−ランジスタと同等の性能を持つ横形ＰＮＰ ）ラ
ンジスタを高耐圧ＩＣに組み込め、低耐圧部において通
常のＩＣと変わらぬ性能を持った低耐圧、高耐圧の混在
する半導体チップを得ることを目的とする。
この発明に係るＩＣは、低耐圧、横形ＰＮＰ ）ランジ
スタにおいて、Ｐ形のコレクタ領域を高ン農度ｎ形埋込
層に達するように形成し、Ｐ形のエミッタ領域を環状に
形成し、そのエミッタ領域に囲まれたエピタキシャル層
領域にｎ形のベースコンタクト領域を形成し、ベース電
極をこの高濃度ｎ影領域からとったものである。
スタにおいて、Ｐ形のコレクタ領域を高ン農度ｎ形埋込
層に達するように形成し、Ｐ形のエミッタ領域を環状に
形成し、そのエミッタ領域に囲まれたエピタキシャル層
領域にｎ形のベースコンタクト領域を形成し、ベース電
極をこの高濃度ｎ影領域からとったものである。
高耐圧ＩＣ内の低耐圧横形ＰＮＰ ）ランジスタの電流
増幅率は、通常の決定要因であるベース幅やエミッタ領
域の不純物濃度の他にそのエピタキシャルウェハのエピ
タキシャル層厚とエピタキシャル層の比抵抗に大きく依
存する。また横形ＰＮＰトランジスタに付随する寄生縦
形ＰＮＰ ）ランジスタについても同様である。
増幅率は、通常の決定要因であるベース幅やエミッタ領
域の不純物濃度の他にそのエピタキシャルウェハのエピ
タキシャル層厚とエピタキシャル層の比抵抗に大きく依
存する。また横形ＰＮＰトランジスタに付随する寄生縦
形ＰＮＰ ）ランジスタについても同様である。
エピタキシャル層の厚さはそのエピタキシャル層内に存
在する少数キャリア密度を決定しエピタキシャル層の比
抵抗は、少数キャリアの再結合の確率を決定するので寄
生電流に大きな影響を与える。通常の高耐圧ＩＣでは、
特にｎ形高濃度埋込層が基板との間に存在しない分離に
近い領域ではベース層内で再結合されなかったホールは
ｎ形高濃度埋込層が存在しないために基板へ抜けてしま
うが、コレクタ領域をｎ形高濃度埋込層に達するように
形成したので、基板へ抜けようとするホールはコレクタ
に引き込まれ、ベース電流にも寄生電流にもならず、コ
レクタ電流となる。したがって、横形ＰＮＰ ）ランジ
スタの電流増幅率は増加し、寄生縦形トランジスタの寄
生電流は低下する。
在する少数キャリア密度を決定しエピタキシャル層の比
抵抗は、少数キャリアの再結合の確率を決定するので寄
生電流に大きな影響を与える。通常の高耐圧ＩＣでは、
特にｎ形高濃度埋込層が基板との間に存在しない分離に
近い領域ではベース層内で再結合されなかったホールは
ｎ形高濃度埋込層が存在しないために基板へ抜けてしま
うが、コレクタ領域をｎ形高濃度埋込層に達するように
形成したので、基板へ抜けようとするホールはコレクタ
に引き込まれ、ベース電流にも寄生電流にもならず、コ
レクタ電流となる。したがって、横形ＰＮＰ ）ランジ
スタの電流増幅率は増加し、寄生縦形トランジスタの寄
生電流は低下する。
更に、エミッタ領域を環状にしてそのエミッタ領域に挾
まれたエピタキシャル層にペースコンクク） Ｅｌ域を
拡散し電極を取っているので、通常のコレクタの外側に
ベースコンタクト領域を拡散し電極を取る構造に比べ、
ベース抵抗を大幅に低下させることができ、周波数特性
を向上させることができる。
まれたエピタキシャル層にペースコンクク） Ｅｌ域を
拡散し電極を取っているので、通常のコレクタの外側に
ベースコンタクト領域を拡散し電極を取る構造に比べ、
ベース抵抗を大幅に低下させることができ、周波数特性
を向上させることができる。
この発明の一実施例について図にしたがって説明する。
第１図はこの発明の一実施例によるＩＣの構造を示す断
面図、第２図ｆａｔ〜（ｆｌは第１図に示すＩＣの製造
フローにしたがって示した断面図である０図においてｆ
ｉｌ〜（７，１） 、＋８１〜ＯＩは第３図の従来例に
示したものと同等である。
面図、第２図ｆａｔ〜（ｆｌは第１図に示すＩＣの製造
フローにしたがって示した断面図である０図においてｆ
ｉｌ〜（７，１） 、＋８１〜ＯＩは第３図の従来例に
示したものと同等である。
次に製造工程について説明する。
まず、第、２図＜ａ＋に示すごとく、Ｐ形半導体基板（
１）上にアンチモンを拡散することによって高濃度ｎ形
埋込層（２）を、また素子間分離を容易にするためにボ
ロンを拡散して高濃度Ｐ形埋込層（３）を形成する。次
に第２図（ｂｌに示すごとくその上に高比抵抗ｎ形エピ
タキシャル層（４）をい成長させる。次いで、第２図＋
Ｃ１に示すごとく、同一チップ上の素子間を分離するた
めのＰ影付離領域（５）と横形ＰＮＰトランジスタ・コ
レクタ領域（５，１）を形成するためにボロンを拡散し
て同時に形成する。また、素子の直列抵抗を下げるため
にリンを拡散してｎ形コレクタウオール領域（６）を形
成する。次いで第２図ｆｄ＋に示すごとく、ボロンを注
入することによりＮＰＮ ）ランジスタ・ベース領域（
７）、横形ＰＮＰトランジスタ・エミッタ領域（７１）
を同時に形成する。次に第２図＋ｅ＋に示すごとくリン
を拡散することによりＮＰＮトランジスタ・エミッタ領
域（８）、横形ＰＮＰ ｌ−ランジスタ・ベースコンタ
クト領域（８１）を同時に形成する。更に、第２図ｆｆ
ｌに示す酸化ＷＪ、（９）に電極取り出し用の穴を開け
た後にアルミニウム配線α〔を行い完成する。
１）上にアンチモンを拡散することによって高濃度ｎ形
埋込層（２）を、また素子間分離を容易にするためにボ
ロンを拡散して高濃度Ｐ形埋込層（３）を形成する。次
に第２図（ｂｌに示すごとくその上に高比抵抗ｎ形エピ
タキシャル層（４）をい成長させる。次いで、第２図＋
Ｃ１に示すごとく、同一チップ上の素子間を分離するた
めのＰ影付離領域（５）と横形ＰＮＰトランジスタ・コ
レクタ領域（５，１）を形成するためにボロンを拡散し
て同時に形成する。また、素子の直列抵抗を下げるため
にリンを拡散してｎ形コレクタウオール領域（６）を形
成する。次いで第２図ｆｄ＋に示すごとく、ボロンを注
入することによりＮＰＮ ）ランジスタ・ベース領域（
７）、横形ＰＮＰトランジスタ・エミッタ領域（７１）
を同時に形成する。次に第２図＋ｅ＋に示すごとくリン
を拡散することによりＮＰＮトランジスタ・エミッタ領
域（８）、横形ＰＮＰ ｌ−ランジスタ・ベースコンタ
クト領域（８１）を同時に形成する。更に、第２図ｆｆ
ｌに示す酸化ＷＪ、（９）に電極取り出し用の穴を開け
た後にアルミニウム配線α〔を行い完成する。
以上実施例においては、低耐圧部と高耐圧部の混在する
バイポーラＩＣについて述べたが、当然高耐圧部に他の
高耐圧素子、例えばＩＣ；ＢＴ（Ｉｎｓｕｌａｔｅｄ
ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）や
ＭＯＳＦＥＴ、また、低耐圧部にＪ−ＦＥＴやＣ−ＭＯ
Ｓトランジスタなどの素子が含まれても同等の効果が得
られる。
バイポーラＩＣについて述べたが、当然高耐圧部に他の
高耐圧素子、例えばＩＣ；ＢＴ（Ｉｎｓｕｌａｔｅｄ
ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）や
ＭＯＳＦＥＴ、また、低耐圧部にＪ−ＦＥＴやＣ−ＭＯ
Ｓトランジスタなどの素子が含まれても同等の効果が得
られる。
以上、説明したようにこの発明によれば高耐圧部と低耐
圧部の混在するＩＣにおいて、高耐圧部の維持はもちろ
ん、低耐圧横形ＰＮＰ ）ランジスタの電流増幅率、寄
生電流をベース抵抗を増加させることなしに通常の低耐
圧ＩＣ並にすることができる。
圧部の混在するＩＣにおいて、高耐圧部の維持はもちろ
ん、低耐圧横形ＰＮＰ ）ランジスタの電流増幅率、寄
生電流をベース抵抗を増加させることなしに通常の低耐
圧ＩＣ並にすることができる。
それにより、低耐圧部のみのＩＣの特性と同等の低耐圧
横形ＰＮＰ ）ランジスタの特性を高耐圧部と低耐圧部
の混在するＩＣについても確保できる。
横形ＰＮＰ ）ランジスタの特性を高耐圧部と低耐圧部
の混在するＩＣについても確保できる。
第１図は、この発明の一実施例によるＩＣの構造を示す
断面図、第２図ｆａｔ〜（ｆ）は第１図に示すＩＣの製
造フローにしたがって示した断面図。 第３図ｉａｌ〜ｔｅｌは従来のＩＣの製造フローにした
がって示した断面図である。 図中、＋１１はＰ形半導体基板、（２）は高濃度ｎ形埋
込層、（３）は高濃度Ｐ形埋込層、（４）は高比抵抗ｎ
形エピタキシャル層、（５）はＰ影付離領域、（５，１
） は横形ＰＮＰ ）ランジスタ・コレクタ領域、（６
）はｎ形コレクタウオール領域、（７）はＮＰＮ トラ
ンジスタ・ヘース領域、（７，１）は横形ＰＮＰ トラ
ンジスタ・エミッタ領域、（８）はＮＰＮ）ランジスタ
・エミッタ領域、（８，１） は横形ＰＮＰ トラン
ジスタ・ベースコンタクト領域、（９）は酸化膜、０鴫
はアルミニウム配線を示す。 なお、図中、同一符号は同一、又は相当部分を示す９ 代理人 大 岩 増 雄第１図 第２図 （ｊ） ！ 第２図 ＜ａ＞ 第３図 Ｃ（４） 第３図 Ｇ４） 書（自発） ２、発明の名称 半導体集積回路装置 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内皿丁目２番３号名
称 （６０１）三菱電機株式会社代表者 志 岐
守 哉
断面図、第２図ｆａｔ〜（ｆ）は第１図に示すＩＣの製
造フローにしたがって示した断面図。 第３図ｉａｌ〜ｔｅｌは従来のＩＣの製造フローにした
がって示した断面図である。 図中、＋１１はＰ形半導体基板、（２）は高濃度ｎ形埋
込層、（３）は高濃度Ｐ形埋込層、（４）は高比抵抗ｎ
形エピタキシャル層、（５）はＰ影付離領域、（５，１
） は横形ＰＮＰ ）ランジスタ・コレクタ領域、（６
）はｎ形コレクタウオール領域、（７）はＮＰＮ トラ
ンジスタ・ヘース領域、（７，１）は横形ＰＮＰ トラ
ンジスタ・エミッタ領域、（８）はＮＰＮ）ランジスタ
・エミッタ領域、（８，１） は横形ＰＮＰ トラン
ジスタ・ベースコンタクト領域、（９）は酸化膜、０鴫
はアルミニウム配線を示す。 なお、図中、同一符号は同一、又は相当部分を示す９ 代理人 大 岩 増 雄第１図 第２図 （ｊ） ！ 第２図 ＜ａ＞ 第３図 Ｃ（４） 第３図 Ｇ４） 書（自発） ２、発明の名称 半導体集積回路装置 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内皿丁目２番３号名
称 （６０１）三菱電機株式会社代表者 志 岐
守 哉
Claims (1)
- 【特許請求の範囲】 第１導電形を有する半導体基板、上記半導体基板の所定
の部分に形成された高不純物濃度の第２導電形を有する
第１の半導体領域、上記半導体基板第１の半導体領域を
埋め込むごとく形成された第２導電形を持つ第２の半導
体領域、上記第２の半導体領域の所定の部分に第１の半
導体領域に達するごとく形成された第１の導電形を持つ
第３の半導体領域、 第２の半導体領域中で第１の半導体領域と第３の半導体
領域に囲まれた領域に、環状に形成された第１の導電形
をもつ第４の半導体領域、上記環状に形成された第４の
半導体領域に囲まれた第２の半導体領域中に形成された
高不純物濃度の第２の導電形を有する第５の半導体領域
を有し、第２の半導体領域の電極を第５の半導体領域か
ら取ることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63214304A JPH0263156A (ja) | 1988-08-29 | 1988-08-29 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63214304A JPH0263156A (ja) | 1988-08-29 | 1988-08-29 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0263156A true JPH0263156A (ja) | 1990-03-02 |
Family
ID=16653521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63214304A Pending JPH0263156A (ja) | 1988-08-29 | 1988-08-29 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0263156A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100384404B1 (ko) * | 2000-12-22 | 2003-05-22 | 주식회사 케이이씨 | ＬＤＯ（Ｌｏｗ Ｄｒｏｐ Ｏｕｔｐｕｔ）레귤규레이터 및 그 제조방법 |
-
1988
- 1988-08-29 JP JP63214304A patent/JPH0263156A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100384404B1 (ko) * | 2000-12-22 | 2003-05-22 | 주식회사 케이이씨 | ＬＤＯ（Ｌｏｗ Ｄｒｏｐ Ｏｕｔｐｕｔ）레귤규레이터 및 그 제조방법 |
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