KR0161869B1 - 반도체장치 - Google Patents
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Abstract
본 발명은 반도체장치에 관한 것으로, 바이폴라 소자에 있어서의 누설전류를 개선하기 위한 것이다.
본 발명은 P형 반도체기판내의 소정부분에 형성된 N형 매몰층과, 상기 반도체기판 및 N형 매몰층 상부에 형성된 N형 에피택셜층, 상기 N형 에피택셜층 소정부분에 형성된 소자격리용 산화막, 상기 소자격리용 산화막과 인접하여 N형 에피택셜층 소정부분에 형성되는 P-베이스 영역, 상기 소자격리용 산화막과 소정간격 이격되어 상기 p-베이스 영역에 접하여 형성되는 p+인핸스 베이스 영역, 상기 p-베이스 영역 및 p+인핸스 베이스 영역의 소정영역에 형성되는 N형 에미터 영역, 상기 소자격리용 산화막 사이의 N형 에피택셜층 소정 부분에 형성된 N형 콜렉터 영역, 및 상기 p-베이스 영역 및 p+인핸스 베이스 영역과 에미터 영역과 콜렉터 영역상에 절연막을 개재하여 각각 형성된 전극을 포함하여 이루어지는 반도체장치를 제공한다.
Description
제1도는 바이폴라 소자의 제조방법을 도시한 공정순서도.
제2도는 종래의 바이폴라 소자의 구조도.
제3도는 본 발명에 의한 바이폴라 소자의 구조도.
* 도면의 주요부분에 대한 부호의 설명
1 : P형 반도체기판 2 : N형 에피택셜층
3 : N형 매몰층 4, 5 : 절연막
6 : 소자격리용 산화막 7 : P-베이스 영역
8 : N형 콜렉터 영역 9 : P+인핸스 베이스 영역
10 : N형 에미터 영역
본 발명은 반도체장치에 관한 것으로, 특히 바이폴라 소자에 있어서의 누설전류를 개선하는데 적당하도록 한 것이다.
일반적인 바이폴라 소자의 제조방법을 제1도를 참조하여 설명하면 다음과 같다.
먼저, 제1도(a)와 같이 p형 기판(1)상에 n형 에피택셜층(2)을 형성하고, n형 에피택셜층(2) 하부의 p형 기판(1)내의 소정부분에 n+매몰층(3)을 형성하고, 기판(1) 전면에 산화막(4)과 질화막(5)을 차례로 형성한다.
이어서 제1도(b)와 같이 상기 질화막(5)과 산화막(4)을 선택적으로 식각한 후, 이에 따라 노출되는 n형 에피택셜층(2)을 소정깊이만큼 식각한 다음, 제1도(c)와 같이 LOCOS(Local Oxidation of Silicon)공정을 행하여 소자격리용 산화막(6)을 형성한다.
다음에 제1도(d)와 같이 n형 에피택셜층(2)의 소정부분에 p-베이스 영역(7)과 n+콜렉터 영역(8)을 각각 형성한 후, 제1도(e)와 같이 상기 p-베이스 영역(7)의 소정영역에 n+에미터 영역(10)을 형성하고, 베이스의 저항 성분을 줄이기 위해 고농도의 인핸스(enhance)베이스인 p+인핸스 베이스 영역(9)을 베이스 접촉부위에 형성한다.
이어서 제1도(f)와 같이 기판(1)상에 금속을 증착한 후, 이를 소정패턴으로 패터닝하여 상기 에미터 영역(10), p-베이스 영역(7) 및 p+인핸스 베이스영역(9), 콜렉터 영역(8)상부에 각각 전극(11)을 형성한다.
상기와 같은 바이폴라 소자의 제조에 있어서, 소자의 크기를 최소로 하기위해 에미터 영역, 베이스 영역, 콜렉터 영역 등의 형성를 위한 불순물의 도핑을 격리용 산화막(6)과 인접하도록 행하게 된다.
산화막을 이용한 소자간 격리에 있어서 가장 문제가 되는 것은 실리콘 식각후 소자간 격리용 산화막을 성장시킬 때 발생하는 스트레스로 인한 실리콘 격자의 불안정한 상태(defect, dislocation등)로 인한 누설 전류는 실리콘과 소자격리용 산화막이 인접해 있는 부위의 불순물 농도가 높으면 높을수록 영향을 더 많이 받게 된다.
제2도는 상기한 바와 같은 방법에 의해 제조된 바이폴라 소자의 구조도로서, 제2도(a)는 단면구조도이고, 제2도(b)는 각 영역의 레이아웃(layout)을 평면도로 나타낸 것이다. 제2도(b)에서 미설명부호 ACT는 활성영역을 나타낸다.
제2도에 도시한 바와 같이 종래에는 P+인핸스 베이스 영역(9)을 소자격리용 산화막(6)과 인접하도록 형성함으로써 산화막을 이용한 소자간 격리방법에 있어서 가장 민감한 문제인 베이스와 콜렉터간의 누설전류를 더욱 심화시키게 된다.
이는 소자의 특성에 민감하게 영향을 주어 수율뿐 아니라 신뢰성에 심각한 영향을 미친다.
본 발명은 이와 같은 문제를 해결하기 위한 것으로, 베이스와 콜렉터간의 누설전류를 최소화할 수 있는 구조의 바이폴라 소자를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치는 P형 반도체기판내의 소정부분에 형성된 N형 매몰층과, 상기 반도체기판 및 N형 매몰층 상부에 형성된 N형 에피택셜층, 상기 N형 에피택셜층 소정부분에 형성된 소자격리용 산화막, 상기 소자격리용 산화막과 인접하여 N형 에피택셜층 소정부분에 형성되는 P-베이스 영역, 상기 소자격리용 산화막과 소정간격 이격되어 상기 p-베이스 영역에 접하여 형성되는 p+인핸스 베이스 영역, 상기 p-베이스 영역 및 p+인핸스 베이스 영역의 소정영역에 형성되는 N형 에미터 영역, 상기 소자격리용 산화막 사이의 N형 에피택셜층 소정부분에 형성된 N형 콜렉터 영역, 및 상기 p-베이스 영역 및 p+인핸스 베이스 영역과 에미터 영역과 콜렉터 영역상에 절연막을 개재하여 각각 형성된 전극을 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
본 발명은 산화막을 이용한 격리방법에 있어서 베이스와 콜렉터간의 누설전류를 최소화하기 위한 것으로서, 산화막 격리방법에 있어서 가장 중요한 것인 실리콘 식각후 고온(950℃이상)에서 두꺼운 산화막(10000Å이상)을 선택적으로 성장시킴으로써 발생하는 실리콘 격자상태의 불안정으로 인한 실리콘과 산화막 계면의 누설전류를 최소화하기 위한 것이다.
본 발명은 이 누설전류가 격리용 산화막과 인접해 있는 부분(버즈비크 부분)의 불순물 농도에 밀접하게 영향을 받는다는 실험결과를 토대로 한 것이다. 특히 베이스의 저항성분을 줄이기 위해 사용하는 P+인핸스 베이스가 베이스와 콜렉터간의 누설전류에 심각하게 영향을 미치는 문제를 해결하기 위한 것이다.
이와 같은 영향을 줄이기 위해 본 발명의 바이폴라 소자는 제3도에 도시된 바와 같은 구조를 가진다.
즉, p-실리콘기판(1)내의 소정부분에 N+매몰층(3)이 형성되고, n+매몰층(3) 상부에 형성된 n-에피택셜층(2)의 소정부분에 소자간 격리를 위한 산화막(6)이 형성되고, 상기 소자간 격리용 산화막(6) 사이의 활성영역 소정부분에 p형 베이스가 형성되는바, 이 p형 베이스 영역은 p-베이스 영역(7)과 베이스의 저항성분을 줄이기 위한 p+인핸스 베이스 영역(9)으로 구성되는데, 상기 p+인핸스 베이스 영역(9)은 종래 기술과는 달리 소자격리용 산화막(6)과 인접하지 않도록 소정거리만큼 이격되어 형성되어 있다. 산화막(6)과 인접한 부분에는 p-베이스 영역(7)이 형성된다.
또한, 상기 p-베이스 영역(7)의 소정영역에 n+에미터 영역(10)이 형성되고, 상기 산화막(6) 사이의 다른 활성영역 소정부분에 n+콜렉터 영역(8)이 형성되고, 상기 p-베이스 영역(7) 및 P+인핸스 베이스 영역(9)과, 에미터 영역(10) 및 콜렉터 영역(8)상에는 절연막(4,5)을 개재하여 전극 (11)이 형성된 구조로 되어 있다.
제3도(b)는 상기한 각 영역의 레이아웃을 나타낸 것으로, 도시된 바와 같이 p+인핸스 베이스 영역(9)이 p-베이스 영역(7)내에 포함되어 형성되며, 소자격리용 산화막(활성영역(ACT) 사이의 영역에 해당)과는 접하지 않고 소정간격만큼 이격되어 형성된다. 따라서 소자간 격리용 산화막과 인핸스 베이스 영역이 인접함으로써 발생했던 베이스와 콜렉터간의 누설전류를 개선할 수 있게 된다.
상기한 종래 기술의 제2도(b)와 본 발명의 제3도(b)를 비교해 보면, 칩크기에는 영향을 주지않으면서 설계시 레이아웃만을 변경함으로써 베이스와 콜렉터간의 누설전류를 개선할 수 있음을 알 수 있다.
상기한 바와 같이 본 발명에 의하면, 산화막에 의한 소자간 격리시의 가장 중요한 문제로 대두되는 산화막과 실리콘 계면에서의 누설전류를 감소시킴으로써 소자의 신뢰도를 향상시키고 또한 수율을 향상사켜 제조시 원가절감 효과를 얻을 수 있다. 이는 칩 크기의 변화없이 설계 레이아웃만을 변경함으로써 적용할 수 있으므로 상당한 효과를 기대할 수 있으며, 실제로 FAST TTL의 개발에 적용하여 적용전 수율인 50%수준에서 적용후 95%이상으로 수율이 확보되었다.
Claims (1)
- P형 반도체기판내의 소정부분에 형성된 N형 매몰층과, 상기 반도체기판 및 N형 매몰층 상부에 형성된 N형 에피택셜층, 상기 N형 에피택셜층 소정부분에 형성된 소자격리용 산화막, 상기 소자격리용 산화막과 인접하여 N형 에피택셜층 소정부분에 형성되는 P-베이스 영역, 상기 소자격리용 산화막과 소정간격 이격되어 상기 p-베이스 영역에 접하여 형성되는 p+인핸스 베이스 영역, 상기 p-베이스 영역 및 p+인핸스 베이스 영역의 소정영역에 형성되는 N형 에미터 영역, 상기 소자격리용 산화막 사이의 N형 에피택셜층 소정부분에 형성된 N형 콜렉터 영역, 및 상기 p-베이스 영역 및 p+인핸스 베이스 영역과 에미터 영역과 콜렉터 영역상에 절연막을 개재하여 각각 형성된 전극을 포함하여 이루어지는 것을 특징으로 하는 반도체장치.
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