JPH0691245B2 - ゲ−トタ−ンオフサイリスタ - Google Patents
ゲ−トタ−ンオフサイリスタInfo
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- JPH0691245B2 JPH0691245B2 JP60139790A JP13979085A JPH0691245B2 JP H0691245 B2 JPH0691245 B2 JP H0691245B2 JP 60139790 A JP60139790 A JP 60139790A JP 13979085 A JP13979085 A JP 13979085A JP H0691245 B2 JPH0691245 B2 JP H0691245B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1012—Base regions of thyristors
- H01L29/102—Cathode base regions of thyristors
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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Description
【発明の詳細な説明】 （発明の利用分野） 本発明はゲートターンオフサイリスタ（以下、GTOと略
記する）、特に埋め込みゲート型GTOに関するものであ
り、さらに具体的にいえば、高周波化及び大電流化に好
適な接合構造を有する埋め込みゲート型GTOに関する。
記する）、特に埋め込みゲート型GTOに関するものであ
り、さらに具体的にいえば、高周波化及び大電流化に好
適な接合構造を有する埋め込みゲート型GTOに関する。
（発明の背景） GTOは、ゲート信号によってターンオフできる機能を備
えたサイリスタであり、トランジスタに比べ大電力を制
御できる半導体スイッチング素子である。
えたサイリスタであり、トランジスタに比べ大電力を制
御できる半導体スイッチング素子である。
GTOでターンオフ可能な電流の最大値（以下、IOFFと略
記する）と、ゲート・カソード間の耐圧（以下VGKと略
記する）及びカソードベース層の横方向抵抗（以下、R
KBと略記する）との間には、よく知られている次のよう
な関係がある。
記する）と、ゲート・カソード間の耐圧（以下VGKと略
記する）及びカソードベース層の横方向抵抗（以下、R
KBと略記する）との間には、よく知られている次のよう
な関係がある。
IOFF∝VGK／RKB 前記の関係式から分るように、GTOの遮断性能を大きく
する条件は、 （１）RKBを小さくすること、及び （２）VGKを大きくすること である。これらの条件を同時に満足する接合構造とし
て、特公昭55−10984号公報や特開昭51−11578号公報に
示されているような、いわゆる埋め込みゲート構造があ
る。
する条件は、 （１）RKBを小さくすること、及び （２）VGKを大きくすること である。これらの条件を同時に満足する接合構造とし
て、特公昭55−10984号公報や特開昭51−11578号公報に
示されているような、いわゆる埋め込みゲート構造があ
る。
これは、カソードベース層の内部に、この層と同じ導電
型で、かつ高不純物濃度を有する低抵抗の半導体層を、
部分的に埋め込み形成し、これらの埋め込み層をゲート
電極と接続し、前記埋め込み層およびゲート電極を介し
てターンオフゲート電流を引き抜くようにした構造であ
る。
型で、かつ高不純物濃度を有する低抵抗の半導体層を、
部分的に埋め込み形成し、これらの埋め込み層をゲート
電極と接続し、前記埋め込み層およびゲート電極を介し
てターンオフゲート電流を引き抜くようにした構造であ
る。
このような構造にすれば、実質的にRKBを小さくするこ
とができる。またこの構造では、高不純濃度層（すなわ
ち、埋め込み層）をとりまくカソードベース層の濃度を
低くすることができるので、VGKを高くすることも可能
である。
とができる。またこの構造では、高不純濃度層（すなわ
ち、埋め込み層）をとりまくカソードベース層の濃度を
低くすることができるので、VGKを高くすることも可能
である。
しかし、大口径GTOでは、高不純物濃度層の抵抗の大き
さやばらつきが無視できなくなり、GTO素子全体にわた
って均一かつ十分にゲート電流を引き抜くことができな
いという問題があり、高周波化や大電流化が困難である
という欠点があった。
さやばらつきが無視できなくなり、GTO素子全体にわた
って均一かつ十分にゲート電流を引き抜くことができな
いという問題があり、高周波化や大電流化が困難である
という欠点があった。
（発明の目的） 本発明の目的は、高周波で動作し、かつ大電流をターン
オフできる埋め込みゲート型GTOを提供することにあ
る。
オフできる埋め込みゲート型GTOを提供することにあ
る。
（発明の概要） 本発明の特徴は、GTOの、細長い短冊状に分割されたカ
ソードエミッタ層の直下にある、カソードベース層の内
部に、前記カソードエミッタ層の幅方向に高不純物濃度
層を埋め込み状態で設け、この高不純物濃度層を、カソ
ードエミッタ層に隣接するカソードベース層の露出面
で、ゲート電極と低抵抗接触することによりゲート引き
抜き抵抗を非常に小さくし、かつ均一化したことにあ
る。
ソードエミッタ層の直下にある、カソードベース層の内
部に、前記カソードエミッタ層の幅方向に高不純物濃度
層を埋め込み状態で設け、この高不純物濃度層を、カソ
ードエミッタ層に隣接するカソードベース層の露出面
で、ゲート電極と低抵抗接触することによりゲート引き
抜き抵抗を非常に小さくし、かつ均一化したことにあ
る。
（発明の実施例） 以下、本発明の実施例について、図面を用いて説明す
る。以下の図面中の同一物、相当物には同じ符号を付け
た。
る。以下の図面中の同一物、相当物には同じ符号を付け
た。
第１図は本発明を実施したGTOのカソード側平面パター
ンの一部分を示す平面図、第２図ないし第４図はそれぞ
れ前記第１図のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線にそう断
面図である。
ンの一部分を示す平面図、第２図ないし第４図はそれぞ
れ前記第１図のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線にそう断
面図である。
これらの図から分るように、円形の半導体基体１の中心
から多重リング放射状に、細長い短冊状のｎ型エミッタ
層２が複数個並べられている。ｎ型エミッタ層の直下に
は、その幅方向全体に延びるように埋め込みゲート層３
が、予定の間隔をおいて複数個設けられている。なお、
第１図では電極等は省略されている。
から多重リング放射状に、細長い短冊状のｎ型エミッタ
層２が複数個並べられている。ｎ型エミッタ層の直下に
は、その幅方向全体に延びるように埋め込みゲート層３
が、予定の間隔をおいて複数個設けられている。なお、
第１図では電極等は省略されている。
つぎに、第５図を参照して、前記実施例装置の製造方法
を説明する。なお、第５図は前記第２図に対応する断面
を示すものである。
を説明する。なお、第５図は前記第２図に対応する断面
を示すものである。
ｎ型ベース層４に隣接して、その両側に、ｐ型エミッタ
層９およびｐ型ベース層５をガリウム拡散等により形成
し、さらに前記ｐ型ベース層５に、この層よりも不純物
濃度の高いｐ型低抵抗埋め込みゲート層３を、ホウ素の
選択拡散等により設ける（第５図ａ参照）。
層９およびｐ型ベース層５をガリウム拡散等により形成
し、さらに前記ｐ型ベース層５に、この層よりも不純物
濃度の高いｐ型低抵抗埋め込みゲート層３を、ホウ素の
選択拡散等により設ける（第５図ａ参照）。
その後、不純物濃度がｐ型ベース層５と同程度以下であ
るｐ型半導体層６を、例えばエピタキシャル成長させる
（第５図のｂ参照）。
るｐ型半導体層６を、例えばエピタキシャル成長させる
（第５図のｂ参照）。
さらにこのｐ型半導体層６に、ｎ型エミッタ層２をリン
拡散等により形成する。
拡散等により形成する。
上記のようにして所要の接合を形成した後、化学エッチ
ング等の公知の方法により、ｎ型エミッタ層２の周囲の
ｐ型半導体層６を、第５図（ｄ）に示したように、埋め
込みゲート層３が露出するまで掘り込む。
ング等の公知の方法により、ｎ型エミッタ層２の周囲の
ｐ型半導体層６を、第５図（ｄ）に示したように、埋め
込みゲート層３が露出するまで掘り込む。
ｎ型エミッタ層２と、これをとり囲む埋め込みゲート層
３の露出面、ならびにこれと反対側に露出するｐ型エミ
ッタ層９の表面には、それぞれカソード電極７とゲート
電極８、およびアノード電極10が低抵抗接触される（第
５図ｅ）。
３の露出面、ならびにこれと反対側に露出するｐ型エミ
ッタ層９の表面には、それぞれカソード電極７とゲート
電極８、およびアノード電極10が低抵抗接触される（第
５図ｅ）。
また図示されてはいないが、pn接合が露出する表面には
シリコン酸化膜、ガラス膜、あるいはシリコーンゴム等
の表面安定化膜が旋されている。
シリコン酸化膜、ガラス膜、あるいはシリコーンゴム等
の表面安定化膜が旋されている。
なお、以上においては、アノード側の構造については特
に言及しなかったが、本発明が、アノードエミッタ短絡
型GTO並びに金ドープ型GTOのどちらにも適用可能である
ことは、当然である。
に言及しなかったが、本発明が、アノードエミッタ短絡
型GTO並びに金ドープ型GTOのどちらにも適用可能である
ことは、当然である。
また、第３図では、埋め込みゲート層３がｎ型エミッタ
層２を幅方向に貫通するように示されているが、このこ
とは必ずしも必要ではなく、その中間に僅かな切れ目が
あっても同様の効果が達成できる。
層２を幅方向に貫通するように示されているが、このこ
とは必ずしも必要ではなく、その中間に僅かな切れ目が
あっても同様の効果が達成できる。
（発明の効果） 以上の説明から明らかなように、本発明によればつぎの
ような優れた効果を達成することができる。
ような優れた効果を達成することができる。
本発明では、細長い短冊状に分割されたカソードエミッ
タ層２の幅方向に埋め込みゲート層３が設けられ、かつ
この埋め込みゲート層３が、ｎ型エミッタ層２に隣接
し、これをとり囲むように配置されたゲート電極８と低
抵抗接触しているので、ゲート引き抜き抵抗が非常に小
さく、かつ均一になる。従って、高周波動作や大電流の
ターンオフが可能となる。
タ層２の幅方向に埋め込みゲート層３が設けられ、かつ
この埋め込みゲート層３が、ｎ型エミッタ層２に隣接
し、これをとり囲むように配置されたゲート電極８と低
抵抗接触しているので、ゲート引き抜き抵抗が非常に小
さく、かつ均一になる。従って、高周波動作や大電流の
ターンオフが可能となる。
例えば直径40mm程度の基板を用いたGTOの動作周波数及
び最大ターンオフ電流は、従来の埋め込みゲート型GTO
ではそれぞれ1kHz以下及び1000A程度であったが、本発
明によれば、それぞれ2kHz及び2000A程度に向上する。
び最大ターンオフ電流は、従来の埋め込みゲート型GTO
ではそれぞれ1kHz以下及び1000A程度であったが、本発
明によれば、それぞれ2kHz及び2000A程度に向上する。
また本発明では、埋め込みゲート層３の不純物濃度が従
来より多少低い場合でも、この埋め込みゲート層３とゲ
ート電極８との間の距離が短かくなるので、ゲート引き
抜き抵抗を十分小さくできる。
来より多少低い場合でも、この埋め込みゲート層３とゲ
ート電極８との間の距離が短かくなるので、ゲート引き
抜き抵抗を十分小さくできる。
このように埋め込みゲート層の不純物濃度を低くできる
ため、高不純物濃度を有する埋め込みゲート層３の上に
ｐ型半導体層６をエピタキシャル成長させた場合に起こ
る、いわゆるオートドーピングによる、埋め込みゲート
層３の広がりに起因するターンオン時間やオン電圧の増
大を緩和できる効果もある。
ため、高不純物濃度を有する埋め込みゲート層３の上に
ｐ型半導体層６をエピタキシャル成長させた場合に起こ
る、いわゆるオートドーピングによる、埋め込みゲート
層３の広がりに起因するターンオン時間やオン電圧の増
大を緩和できる効果もある。
さらに、上記のようにオートドーピングの影響を緩和し
て、埋め込みゲート層３の広がりを少なくすることがで
きるので、ｎ型エミッタ層２の直下に、幅数10μｍ程度
の細い埋め込みゲート層３を100μｍ以下数10μｍ程度
の狭い間隔で多数設けることができる。こうすることに
より、高周波での動作が可能となる。
て、埋め込みゲート層３の広がりを少なくすることがで
きるので、ｎ型エミッタ層２の直下に、幅数10μｍ程度
の細い埋め込みゲート層３を100μｍ以下数10μｍ程度
の狭い間隔で多数設けることができる。こうすることに
より、高周波での動作が可能となる。
上記の効果に加え、本発明では、ｎ型エミッタ層が複数
の短冊状部に分割されているので、仮りに埋め込みゲー
ト層の一部に欠陥があっても、その部分にあるｎ型エミ
ッタ層のみをトリミングすれば、そのGTOは良品として
使用することが可能となるので、歩留まりが向上する効
果もある。
の短冊状部に分割されているので、仮りに埋め込みゲー
ト層の一部に欠陥があっても、その部分にあるｎ型エミ
ッタ層のみをトリミングすれば、そのGTOは良品として
使用することが可能となるので、歩留まりが向上する効
果もある。
第１図は本発明の一実施例のカソード側平面パターンを
示す平面図、第２図ないし第４図は、それぞれ第１図の
Ａ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線にそう断面図、第５図は
本発明装置の製造工程を示す断面図である。 １…半導体基体、２…ｎ型エミッタ層、３…埋め込みゲ
ート層、４…ｎ型ベース層、５…ｐ型ベース層、６…ｐ
型半導体層、７…カソード電極、８…ゲート電極、９…
ｐ型エミッタ層、10…アノード電極
示す平面図、第２図ないし第４図は、それぞれ第１図の
Ａ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線にそう断面図、第５図は
本発明装置の製造工程を示す断面図である。 １…半導体基体、２…ｎ型エミッタ層、３…埋め込みゲ
ート層、４…ｎ型ベース層、５…ｐ型ベース層、６…ｐ
型半導体層、７…カソード電極、８…ゲート電極、９…
ｐ型エミッタ層、10…アノード電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭55−102267（ＪＰ，Ａ) 特開 昭58−37963（ＪＰ，Ａ) 特開 昭57−138175（ＪＰ，Ａ)
Claims (4)
- 【請求項１】両面に一対の主表面を有する半導体基板か
らなり、 一方の主表面に露出した第１層と、 前記第１層に隣接して前記一方の主表面の反対側に配置
された第２層と、 前記第２層に隣接して配置された第３層と、 複数の細長い短冊状に分割され、これに隣接する第３層
と共に他方の主表面に露出した第４層と、 第３層内に埋め込まれ、その一部が他方の主表面に露出
した複数の低抵抗層と、 前記第１層の露出表面にオーミック接続されたアノード
電極と、 前記第４層を取り囲むように配置され、前記露出した低
抵抗層にオーミック接続されたゲート電極と、 前記第４層の露出表面にオーミック接続されたカソード
電極とを具備し、 前記低抵抗層は第３層と同じ導電型を有し、第４層直下
では第４層の幅方向に分割して平行配置されたことを特
徴とするゲートターンオフサイリスタ。 - 【請求項２】特許請求の範囲第１項において、上記第４
層が放射状に配列されていることを特徴とするゲートタ
ーンオフサイリスタ。 - 【請求項３】特許請求の範囲第１項または第２項におい
て、上記第３層の露出面は、上記第４層の露出面に対し
て段差がつけられていることを特徴とするゲートターン
オフサイリスタ。 - 【請求項４】特許請求の範囲第１項ないし第３項のいず
れかにおいて、前記低抵抗層が、上記第４層直下では第
４層の幅方向を貫通するように設けられたことを特徴と
するゲートターンオフサイリスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60139790A JPH0691245B2 (ja) | 1985-06-26 | 1985-06-26 | ゲ−トタ−ンオフサイリスタ |
| DE19863620618 DE3620618A1 (de) | 1985-06-26 | 1986-06-20 | Gto-thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60139790A JPH0691245B2 (ja) | 1985-06-26 | 1985-06-26 | ゲ−トタ−ンオフサイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS621271A JPS621271A (ja) | 1987-01-07 |
| JPH0691245B2 true JPH0691245B2 (ja) | 1994-11-14 |
Family
ID=15253485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60139790A Expired - Lifetime JPH0691245B2 (ja) | 1985-06-26 | 1985-06-26 | ゲ−トタ−ンオフサイリスタ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0691245B2 (ja) |
| DE (1) | DE3620618A1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3905418A1 (de) * | 1989-02-22 | 1990-08-23 | Telefunken Electronic Gmbh | Halbleiterbauelement |
| CN108899358A (zh) * | 2018-07-11 | 2018-11-27 | 北京优捷敏半导体技术有限公司 | 一种门极可关断晶闸管及其制造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2377095A1 (fr) * | 1977-01-10 | 1978-08-04 | Alsthom Atlantique | Thyristor a amplificateur de declenchement et a ouverture commandee par la gachette |
| JPS607394B2 (ja) * | 1978-08-18 | 1985-02-23 | 株式会社明電舎 | 半導体制御素子 |
| JPS55102267A (en) * | 1979-01-29 | 1980-08-05 | Meidensha Electric Mfg Co Ltd | Semiconductor control element |
| JPS57138175A (en) * | 1981-02-20 | 1982-08-26 | Hitachi Ltd | Controlled rectifier for semiconductor |
| JPS5837963A (ja) * | 1981-08-31 | 1983-03-05 | Meidensha Electric Mfg Co Ltd | 埋込ゲ−ト型ゲ−トタ−ンオフサイリスタ |
| JPS60119776A (ja) * | 1983-11-30 | 1985-06-27 | Mitsubishi Electric Corp | ゲ−トタ−ンオフサイリスタ |
-
1985
- 1985-06-26 JP JP60139790A patent/JPH0691245B2/ja not_active Expired - Lifetime
-
1986
- 1986-06-20 DE DE19863620618 patent/DE3620618A1/de not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| DE3620618A1 (de) | 1987-01-08 |
| JPS621271A (ja) | 1987-01-07 |
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