JPS62147769A - Ｇｔｏサイリスタ - Google Patents
ＧｔｏサイリスタInfo
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- JPS62147769A JPS62147769A JP28898785A JP28898785A JPS62147769A JP S62147769 A JPS62147769 A JP S62147769A JP 28898785 A JP28898785 A JP 28898785A JP 28898785 A JP28898785 A JP 28898785A JP S62147769 A JPS62147769 A JP S62147769A
- Authority
- JP
- Japan
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- type impurity
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- highly
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000012535 impurity Substances 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 abstract description 3
- 239000004065 semiconductor Substances 0.000 abstract description 2
- 238000009792 diffusion process Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1012—Base regions of thyristors
- H01L29/102—Cathode base regions of thyristors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は自己消ｇｆ１機能を有し、ゲート信号（二より
オン、オフ可能なＧＴＯサイリスタ、特にそのゲート構
造に関する。
オン、オフ可能なＧＴＯサイリスタ、特にそのゲート構
造に関する。
順次導電形を異にするｐｎｐｎ ４層構造を有するＧ
ＴＯサイリヌタは例えば第４因に示すような構造となっ
ている。すなわち、１はアノードを形成するｐエミッタ
層、２はｎベース層、３は高濃度ｐベース層、４は低濃
度ｐベース層、５はｎエミッタ層、６は高濃度ｐベース
層３（二設けたゲートコンタクト層高ａ度ｐ形不純物筋
、７はゲート電極％８はカソード電極、９はアノード電
極であり、図に示すようなノナ形ゲート構造の場合（二
は、高ａ度ｐ形不純物層６はメサ形エツチング終了後に
熱拡散法によって形成される。そのためこの高濃度ｐ形
不純物層６のカソード電極８にもっとも近い部分は低濃
度ｐベース層４と接し、しかもカソード電極８の中心か
ら１２０〜２００μ鶏も離れ、この距離はｎエミッタ層
５の幅（二よって制限されるため、ゲートインピーダン
スの低減には限界があるという欠点があった。
ＴＯサイリヌタは例えば第４因に示すような構造となっ
ている。すなわち、１はアノードを形成するｐエミッタ
層、２はｎベース層、３は高濃度ｐベース層、４は低濃
度ｐベース層、５はｎエミッタ層、６は高濃度ｐベース
層３（二設けたゲートコンタクト層高ａ度ｐ形不純物筋
、７はゲート電極％８はカソード電極、９はアノード電
極であり、図に示すようなノナ形ゲート構造の場合（二
は、高ａ度ｐ形不純物層６はメサ形エツチング終了後に
熱拡散法によって形成される。そのためこの高濃度ｐ形
不純物層６のカソード電極８にもっとも近い部分は低濃
度ｐベース層４と接し、しかもカソード電極８の中心か
ら１２０〜２００μ鶏も離れ、この距離はｎエミッタ層
５の幅（二よって制限されるため、ゲートインピーダン
スの低減には限界があるという欠点があった。
本発明の目的は、ＧＴＯｆイリスタにおいて。
スイッチング時間を短かくして使用周波数を上昇させ、
かつ可制御電流の向上をもたらすゲート構造を得ること
にある。
かつ可制御電流の向上をもたらすゲート構造を得ること
にある。
本発明は、ｐベース層のｎエミッタ層側に低濃ＩＷｐベ
ーヌ層を設け、この低濃度ｐベース層とｎエミッタ層と
（二よりｐｎ接合を形成させることに ゛よりゲート逆
電圧、ゲート逆電流上昇率を高めスイッチング速度を速
くし、さらにゲートコンタクト用高濃度ｐ形不純物層を
ｐベース層のもっとも高い不純物濃度領域に接して形成
するとともに、この領域面内においてこの高濃度ｐ形不
純物層の端とカソード電極の中心直下の相当位置との距
離をキャリアの拡散長の半分程度にまで小さくしてゲー
トインピーダンスの低減を図り、ｎエミッタ層の中心部
への電流集中効果を緩和させることによって可制御電流
を向上させるものである。
ーヌ層を設け、この低濃度ｐベース層とｎエミッタ層と
（二よりｐｎ接合を形成させることに ゛よりゲート逆
電圧、ゲート逆電流上昇率を高めスイッチング速度を速
くし、さらにゲートコンタクト用高濃度ｐ形不純物層を
ｐベース層のもっとも高い不純物濃度領域に接して形成
するとともに、この領域面内においてこの高濃度ｐ形不
純物層の端とカソード電極の中心直下の相当位置との距
離をキャリアの拡散長の半分程度にまで小さくしてゲー
トインピーダンスの低減を図り、ｎエミッタ層の中心部
への電流集中効果を緩和させることによって可制御電流
を向上させるものである。
次に本発明の実施例を四面について説明する。
第１図および第２因は本発明の実施例の要部のそれぞれ
断面＋Ｓおよび斜視図であり、第４図と同等部分には同
符号を付しである。
断面＋Ｓおよび斜視図であり、第４図と同等部分には同
符号を付しである。
ｎ形半導体基体の両面にｐ形不純物を熱拡散することに
より両側にそれぞれｐエミッタ層１．ｎベース層３．そ
の中間にｎベース層２を形成する。ｎベース層３の表面
不純物濃度はｌＸ１０ｃｍ以上の値を持っている。この
高濃度ｐベース層３の表面に高濃度ｐ形不純物層１０を
拡散形成する。この場合、あらかじめホトマスキング技
術により処理を行ない、最後に作られるカソード電極８
の中心部直下に相当する部分Ｃ二は高濃度ｐ形不純物層
ｌＯが存在しないようにする。次いでｎベース層３およ
び高濃度ｐ形不純物層１ｏの表面にエピタキノヤル結晶
成長技術を用いＩ Ｘ １０” ｃｍ−”以下の濃度を
持つ低濃度ｐベース層４を形成し、さらにこの低濃度ｐ
ベース層４にｎ形不純物を拡散してｎエミッタ層５を形
成する。以上の拡散工程終了後、エツチングにより高濃
度ｐ形不純物層ｌＯの一部を露出させ、その表面にゲー
ト電極７、ｎエミッタ層５上にカソード電極８、ｐエミ
ッタ層ｌ上にアノード電極９をそれぞれ設け、パッシベ
ーション処理を施ス。
より両側にそれぞれｐエミッタ層１．ｎベース層３．そ
の中間にｎベース層２を形成する。ｎベース層３の表面
不純物濃度はｌＸ１０ｃｍ以上の値を持っている。この
高濃度ｐベース層３の表面に高濃度ｐ形不純物層１０を
拡散形成する。この場合、あらかじめホトマスキング技
術により処理を行ない、最後に作られるカソード電極８
の中心部直下に相当する部分Ｃ二は高濃度ｐ形不純物層
ｌＯが存在しないようにする。次いでｎベース層３およ
び高濃度ｐ形不純物層１ｏの表面にエピタキノヤル結晶
成長技術を用いＩ Ｘ １０” ｃｍ−”以下の濃度を
持つ低濃度ｐベース層４を形成し、さらにこの低濃度ｐ
ベース層４にｎ形不純物を拡散してｎエミッタ層５を形
成する。以上の拡散工程終了後、エツチングにより高濃
度ｐ形不純物層ｌＯの一部を露出させ、その表面にゲー
ト電極７、ｎエミッタ層５上にカソード電極８、ｐエミ
ッタ層ｌ上にアノード電極９をそれぞれ設け、パッシベ
ーション処理を施ス。
第２図に短冊形のｎエミッタ層を有するサイリスタにお
ける高濃度ｐ形不純物層１０の広がり状態を示す。ｎエ
ミッタの長さは一般に３〜５ａｍ。
ける高濃度ｐ形不純物層１０の広がり状態を示す。ｎエ
ミッタの長さは一般に３〜５ａｍ。
幅は２００〜３００μｍであり、カソード電極８の直下
において高α度ｐ形不純物層１０はｎエミッタ層５もし
くはカソード電極８と相似の形状を有する幅５０〜１０
０μｍの範囲１１には設けられていないことが重要であ
る。
において高α度ｐ形不純物層１０はｎエミッタ層５もし
くはカソード電極８と相似の形状を有する幅５０〜１０
０μｍの範囲１１には設けられていないことが重要であ
る。
すなわち、この幅を上記のような値にすることによって
、ｎベース層３の高濃度側表面付近の５０〜１００μｍ
の拡散長を有するキャリアが前記範囲１１の中心から高
濃度ｐ形不純物層ｌＯへ容易に到達することができるの
でゲートインピーダンスが低減されるのである。範囲１
１の幅が５０〜１００μ陽より小さいときはさらにゲー
トインピーダンスが小さくなり可制御電流が向上するが
、点弧時のゲート感度が悪くなってしまう。従って前記
範囲１１の幅は５０〜１００μ扉が最適である。
、ｎベース層３の高濃度側表面付近の５０〜１００μｍ
の拡散長を有するキャリアが前記範囲１１の中心から高
濃度ｐ形不純物層ｌＯへ容易に到達することができるの
でゲートインピーダンスが低減されるのである。範囲１
１の幅が５０〜１００μ陽より小さいときはさらにゲー
トインピーダンスが小さくなり可制御電流が向上するが
、点弧時のゲート感度が悪くなってしまう。従って前記
範囲１１の幅は５０〜１００μ扉が最適である。
第３因は本発明によるＧＴＯサイリスタのカソード領域
５の中心部の不純物濃度のプロフィルを示す。
５の中心部の不純物濃度のプロフィルを示す。
本発明によれば、ゲートコンタクト用高濃度ｐ形不純物
層をｐベース層のもっとも高い不純物濃度の領域に設け
、カソード電極直下の高濃度ｐ形不純物層の隙間をキャ
リアの拡散長である５０〜１００μ痛まで狭くすること
により、ゲートインピーダンスを従来の半分程度にまで
低減させることができ、ターンオフ時のカソード電極中
心部への電流の集中を緩和させることができるので、可
制御電流が向上し、ＧＴＯｆイリヌタの用途を広げるこ
とができる。
層をｐベース層のもっとも高い不純物濃度の領域に設け
、カソード電極直下の高濃度ｐ形不純物層の隙間をキャ
リアの拡散長である５０〜１００μ痛まで狭くすること
により、ゲートインピーダンスを従来の半分程度にまで
低減させることができ、ターンオフ時のカソード電極中
心部への電流の集中を緩和させることができるので、可
制御電流が向上し、ＧＴＯｆイリヌタの用途を広げるこ
とができる。
またｎエミッターに隣接して低濃度ｐベース層が設けら
れているので、ゲート逆電圧を４０Ｖ以上、ゲート逆電
流上昇率を１０（ＩＡ／μｓ 以上とゲート逆耐圧を大
きくとることができ、可制御電流を向上させることがで
きるのみならず、スイッチング速度を速くすることが可
能となるものである。
れているので、ゲート逆電圧を４０Ｖ以上、ゲート逆電
流上昇率を１０（ＩＡ／μｓ 以上とゲート逆耐圧を大
きくとることができ、可制御電流を向上させることがで
きるのみならず、スイッチング速度を速くすることが可
能となるものである。
第１因および第２図は本発明の実施例のそれぞれ断面図
および斜視図、第３図は第１図のＧＴＯサイリスタの不
純物濃度の分布図、第４図は従来のＧＴＯサイリスタの
断面図である。 １・・・ ｐエミッタ層、 ２・・・ ｎベース層、
３・・・高濃度ｐ−’−ス層、 ・１・・・低濃度ｐ
べ一ヌ７層、 ５・・・ ｎエミッタ１１４、 ７・
・・ゲート市画、 ８・、・ カソード電極、 ９
・・・アノード電画、 １０・・・ ゲートコンタク
ト用高濃度ｐ形不純物層、 １１・・・ ゲートコン
タクト用品濃度ｐ形不純物届の存在しない範囲。 ｎ１１８）代理人フ１′ビ上冨村 ！・（→ 第３図 深ご 第１図 ｎ−へ２ｎ’”＼；゛−スノ１１１１ ｐ＋ 〜ｊ ｐエミッタ屑 パパ“ ９アノード５ａ
および斜視図、第３図は第１図のＧＴＯサイリスタの不
純物濃度の分布図、第４図は従来のＧＴＯサイリスタの
断面図である。 １・・・ ｐエミッタ層、 ２・・・ ｎベース層、
３・・・高濃度ｐ−’−ス層、 ・１・・・低濃度ｐ
べ一ヌ７層、 ５・・・ ｎエミッタ１１４、 ７・
・・ゲート市画、 ８・、・ カソード電極、 ９
・・・アノード電画、 １０・・・ ゲートコンタク
ト用高濃度ｐ形不純物層、 １１・・・ ゲートコン
タクト用品濃度ｐ形不純物届の存在しない範囲。 ｎ１１８）代理人フ１′ビ上冨村 ！・（→ 第３図 深ご 第１図 ｎ−へ２ｎ’”＼；゛−スノ１１１１ ｐ＋ 〜ｊ ｐエミッタ屑 パパ“ ９アノード５ａ
Claims (1)
- 【特許請求の範囲】 １）順次導電形を異にするｐｎｐｎの４層からなり、ｐ
ベース層のｎエミッタ層側にさらにｐベース層より不純
物濃度の低い低濃度ｐベース層を設け、前記ｐベース層
のもつとも高い不純物濃度領域に接してゲートコンタク
ト用高濃度ｐ形不純物層を設けたことを特徴とするＧＴ
Ｏサイリスタ。 ２）特許請求の範囲第１項記載のＧＴＯサイリスタにお
いて、ゲートコンタクト用高濃度ｐ形不純物層の形成さ
れていない領域がｎエミッタ層直下にあり、その面積が
ｎエミッタ層の面積より小さいことを特徴とするＧＴＯ
サイリスタ。 ３）特許請求の範囲第２項記載のＧＴＯサイリスタにお
いて、ゲートコンタクト用高濃度ｐ形不純物層の形成さ
れていない領域が、ｎエミッタ層またはカソード電極と
相似の形状を有することを特徴とするＧＴＯサイリスタ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28898785A JPS62147769A (ja) | 1985-12-20 | 1985-12-20 | Ｇｔｏサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28898785A JPS62147769A (ja) | 1985-12-20 | 1985-12-20 | Ｇｔｏサイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62147769A true JPS62147769A (ja) | 1987-07-01 |
| JPH0551186B2 JPH0551186B2 (ja) | 1993-07-30 |
Family
ID=17737369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28898785A Granted JPS62147769A (ja) | 1985-12-20 | 1985-12-20 | Ｇｔｏサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62147769A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5324967A (en) * | 1990-09-19 | 1994-06-28 | Hitachi, Ltd. | Turn off type semiconductor device, method of producing the same and the power conversion apparatus employing the same |
| US5550392A (en) * | 1994-01-14 | 1996-08-27 | Westinghouse Brake And Signal Holdings Limited | Semiconductor switching devices |
| WO2004090990A1 (ja) * | 2003-04-09 | 2004-10-21 | The Kansai Electric Power Co., Inc. | ゲートターンオフサイリスタ |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5680165A (en) * | 1979-12-04 | 1981-07-01 | Mitsubishi Electric Corp | Gate turn-off thyristor |
| JPS56158477A (en) * | 1980-05-12 | 1981-12-07 | Meidensha Electric Mfg Co Ltd | Manufacture of gate turn off thyristor |
| JPS57121276A (en) * | 1981-01-20 | 1982-07-28 | Meidensha Electric Mfg Co Ltd | Gate turn-off thyristor |
| JPS5927572A (ja) * | 1982-08-05 | 1984-02-14 | Meidensha Electric Mfg Co Ltd | ゲ−トタ−ンオフサイリスタ |
-
1985
- 1985-12-20 JP JP28898785A patent/JPS62147769A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5680165A (en) * | 1979-12-04 | 1981-07-01 | Mitsubishi Electric Corp | Gate turn-off thyristor |
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| JPS5927572A (ja) * | 1982-08-05 | 1984-02-14 | Meidensha Electric Mfg Co Ltd | ゲ−トタ−ンオフサイリスタ |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5324967A (en) * | 1990-09-19 | 1994-06-28 | Hitachi, Ltd. | Turn off type semiconductor device, method of producing the same and the power conversion apparatus employing the same |
| US5550392A (en) * | 1994-01-14 | 1996-08-27 | Westinghouse Brake And Signal Holdings Limited | Semiconductor switching devices |
| WO2004090990A1 (ja) * | 2003-04-09 | 2004-10-21 | The Kansai Electric Power Co., Inc. | ゲートターンオフサイリスタ |
| EP1619724A1 (en) * | 2003-04-09 | 2006-01-25 | The Kansai Electric Power Co., Inc. | Gate turn-off thyristor |
| EP1619724A4 (en) * | 2003-04-09 | 2008-11-12 | Kansai Electric Power Co | GATE-CUT-OUT THYRISTOR |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0551186B2 (ja) | 1993-07-30 |
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