JPS6394679A - ゲ−トタ−ンオフサイリスタ - Google Patents
ゲ−トタ−ンオフサイリスタInfo
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- JPS6394679A JPS6394679A JP23975686A JP23975686A JPS6394679A JP S6394679 A JPS6394679 A JP S6394679A JP 23975686 A JP23975686 A JP 23975686A JP 23975686 A JP23975686 A JP 23975686A JP S6394679 A JPS6394679 A JP S6394679A
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- Pending
Links
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- 239000000758 substrate Substances 0.000 abstract description 5
- 230000007423 decrease Effects 0.000 abstract 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、交互に異なる導電形の第一ないし第四の四層
を有し、一方の主電極を備える第一層が島状に突出して
ゲート電極を備える第二層に囲まれた構造を有する逆阻
止能力をもたせたゲートターンオフ （以下ＧＴＯと記
す）サイリスタに関する。
を有し、一方の主電極を備える第一層が島状に突出して
ゲート電極を備える第二層に囲まれた構造を有する逆阻
止能力をもたせたゲートターンオフ （以下ＧＴＯと記
す）サイリスタに関する。
ＧＴＯサイリスタの通用において、逆耐圧を必要とする
場合、逆阻止型ＧＴＯサイリスクが使用される。速いス
イッチング速度での応用においては、ターンオフ損失の
低減が重要な課題である。 ターンオフ損失低減には、ターンオフ期間及びテイル期
間中ｐエミッタからの正孔のｎベースへの注入効率を低
下させることが効果的であることが知られている。 第２図に、従来の逆阻止ＧＴＯサイリスタの断面図を示
し、半導体基体１はｐエミッタ２．ｎベース３．ｐベー
ス４．ｎエミッタ５の四層からなり、ｐエミッタ層２に
はアノード電極６．突出したｎエミッタ層５にはカソー
ド電−極７．ｎエミフタ層を囲み一段低いｐベースＮ４
にはゲート電極８が設けられている０通常、１ ｘ １
０”ｃｍ−” 以上の比較的高い表面不純物濃度を持
つｐエミッタ層２が基体１の一生面全面に拡散されてい
る。このような場合、ｐエミッタからの正孔の注入効率
低減は、金などのライフタイムキラーの注入によるしか
な（、オン電圧の増加やもれ電流の増加を招く欠点があ
る。一方、ｐエミッタ層２０表面不純物濃度を下げれば
、正孔の注入効率は低下するが、この場合もオン電圧が
高くなってしまう欠点がある。
場合、逆阻止型ＧＴＯサイリスクが使用される。速いス
イッチング速度での応用においては、ターンオフ損失の
低減が重要な課題である。 ターンオフ損失低減には、ターンオフ期間及びテイル期
間中ｐエミッタからの正孔のｎベースへの注入効率を低
下させることが効果的であることが知られている。 第２図に、従来の逆阻止ＧＴＯサイリスタの断面図を示
し、半導体基体１はｐエミッタ２．ｎベース３．ｐベー
ス４．ｎエミッタ５の四層からなり、ｐエミッタ層２に
はアノード電極６．突出したｎエミッタ層５にはカソー
ド電−極７．ｎエミフタ層を囲み一段低いｐベースＮ４
にはゲート電極８が設けられている０通常、１ ｘ １
０”ｃｍ−” 以上の比較的高い表面不純物濃度を持
つｐエミッタ層２が基体１の一生面全面に拡散されてい
る。このような場合、ｐエミッタからの正孔の注入効率
低減は、金などのライフタイムキラーの注入によるしか
な（、オン電圧の増加やもれ電流の増加を招く欠点があ
る。一方、ｐエミッタ層２０表面不純物濃度を下げれば
、正孔の注入効率は低下するが、この場合もオン電圧が
高くなってしまう欠点がある。
本発明は、上述の欠点を除いてオン電圧や逆もれ電流の
増加なしにターンオフ損失の低減を図った高速道阻止型
のＧＴＯサイリスタを提供することを目的とする。
増加なしにターンオフ損失の低減を図った高速道阻止型
のＧＴＯサイリスタを提供することを目的とする。
本発明は、上述のＧＴＯサイリスタの構造において、第
四層が第一層の投影領域の中央部をはさんで設けられる
第三層まで達しない深さの高不純物濃度の分離された部
分とそれ以外の低不純物濃度の部分とからなるもので、
低不純物濃度の第四層部分によって第三層、第四層間の
逆耐圧を確保し、第四層へのキャリアの注入効率を低減
させるとともに、高不純物濃度の第四層部分によりオン
電圧の上昇を抑え、各第一層の電流分担を改善してター
ンオフ性能の向上を図ることにより上述の目的を達成す
る。
四層が第一層の投影領域の中央部をはさんで設けられる
第三層まで達しない深さの高不純物濃度の分離された部
分とそれ以外の低不純物濃度の部分とからなるもので、
低不純物濃度の第四層部分によって第三層、第四層間の
逆耐圧を確保し、第四層へのキャリアの注入効率を低減
させるとともに、高不純物濃度の第四層部分によりオン
電圧の上昇を抑え、各第一層の電流分担を改善してター
ンオフ性能の向上を図ることにより上述の目的を達成す
る。
第１図は本発明の一実施例の素子断面図、第３図はその
ｐエミツタ層およびｎベース層の不純物濃度分布図であ
る。ｐエミツタ層２の表面不純物ｔａ度は、ｌ Ｘ ｌ
Ｏ”ｃｍ−３で従来の素子のＩ Ｘ １０”ｃｍ−’に
くらべて低くなっており、内側の面はｎベース３と全面
接触してｐｎ接合を形成している。基体１の一生表面側
において、この低不純物濃度のｐエミツタ層２の大部分
２１がアノード電極６と接触している。このアノード接
触部２１の表面不純物濃度はＩ Ｘ １０”ｃｍ−’と
低いため、従来のＧＴＯに比して正孔の注入効率が低下
させられている。これによりターンオフ損失が低減する
。この低不純物濃度ｐエミッタ層２は、例えば、アルミ
ニウムなどの拡散によって作ることができる。 一方、低不純物濃度ｐエミッタ層２による大幅な′オン
電圧の上昇をさけるために、ｎエミツタ層５の直下のｐ
エミツタ層にｎベース層３に達しない深さの島状の高不
純物濃度ｐゝエミッタＮ９を。 例えばほう素やガリウムの拡散により形成する。 この拡散深さは、第３図に示すように、ｐエミツタ層２
とｐ゛エミフフ層９の交点への不純物濃度をＩ Ｘ １
０１１０１Ｓ” 以上になるようにする。この不純物
濃度が、逆電圧印加時の空乏層の広がりをｐエミッタ層
２の内側におさえこむ働きをする。 これにより５ｋＶまでの逆耐圧が確実に達成された。 島状ｐ゛エミツタ９は、ｎエミツタ層５の投影５０に対
して、第４図ｃ＆）に示すようにそれをとり囲むように
形成し、あるいは第４図ｔｂ）に示すようにはさみ込む
ように形成する。 ｎエミッタＮ５の長さが４ｍ、幅が０．３ ｍに対して
島状ｐ゛エミツタ層の幅−ｐを０．１ ｍ 、すき間Ｓ
を０．２ ｍとした場合、従来型逆阻止ＧＴＯサイリス
クに比ベターンオフ損失は３０％低減した。 またオン電圧は、ｐ゛エミフフ層９なく低不純物濃度ｐ
エミッタ１′１２だけの場合に比べて、０．５Ｖの低減
が実現できた。またｎエミツタ層５の直下に島状ｐ゛エ
ミフタ９を設けたことにより、各ｎエミツタ層５に流れ
る電流が均等化され可制ｒａｔａ流も２０％増加した。
ｐエミツタ層およびｎベース層の不純物濃度分布図であ
る。ｐエミツタ層２の表面不純物ｔａ度は、ｌ Ｘ ｌ
Ｏ”ｃｍ−３で従来の素子のＩ Ｘ １０”ｃｍ−’に
くらべて低くなっており、内側の面はｎベース３と全面
接触してｐｎ接合を形成している。基体１の一生表面側
において、この低不純物濃度のｐエミツタ層２の大部分
２１がアノード電極６と接触している。このアノード接
触部２１の表面不純物濃度はＩ Ｘ １０”ｃｍ−’と
低いため、従来のＧＴＯに比して正孔の注入効率が低下
させられている。これによりターンオフ損失が低減する
。この低不純物濃度ｐエミッタ層２は、例えば、アルミ
ニウムなどの拡散によって作ることができる。 一方、低不純物濃度ｐエミッタ層２による大幅な′オン
電圧の上昇をさけるために、ｎエミツタ層５の直下のｐ
エミツタ層にｎベース層３に達しない深さの島状の高不
純物濃度ｐゝエミッタＮ９を。 例えばほう素やガリウムの拡散により形成する。 この拡散深さは、第３図に示すように、ｐエミツタ層２
とｐ゛エミフフ層９の交点への不純物濃度をＩ Ｘ １
０１１０１Ｓ” 以上になるようにする。この不純物
濃度が、逆電圧印加時の空乏層の広がりをｐエミッタ層
２の内側におさえこむ働きをする。 これにより５ｋＶまでの逆耐圧が確実に達成された。 島状ｐ゛エミツタ９は、ｎエミツタ層５の投影５０に対
して、第４図ｃ＆）に示すようにそれをとり囲むように
形成し、あるいは第４図ｔｂ）に示すようにはさみ込む
ように形成する。 ｎエミッタＮ５の長さが４ｍ、幅が０．３ ｍに対して
島状ｐ゛エミツタ層の幅−ｐを０．１ ｍ 、すき間Ｓ
を０．２ ｍとした場合、従来型逆阻止ＧＴＯサイリス
クに比ベターンオフ損失は３０％低減した。 またオン電圧は、ｐ゛エミフフ層９なく低不純物濃度ｐ
エミッタ１′１２だけの場合に比べて、０．５Ｖの低減
が実現できた。またｎエミツタ層５の直下に島状ｐ゛エ
ミフタ９を設けたことにより、各ｎエミツタ層５に流れ
る電流が均等化され可制ｒａｔａ流も２０％増加した。
本発明によれば、ゲート電極より遠い側のエミツタ層を
低不純物濃度の層とその中にそれよりも浅い拡散深さで
島状に分離して設けられる高不純物濃度の部分とより形
成することにより、逆耐圧が確保されて逆阻止能力を備
え、オン電圧の大幅、な増加を招くことなくキャリアの
注入効率を低下させてターンオフ損失を低減することが
でき、スイッチング速度を速めることができる。また、
島状の高不純物濃度部分を対向するエミツタ層の投影領
域中央部を挟むように配置することによってゲート電極
に囲まれた対向各エミフタの電流分担が均等になり、可
制御電流の向上を図ることができる。
低不純物濃度の層とその中にそれよりも浅い拡散深さで
島状に分離して設けられる高不純物濃度の部分とより形
成することにより、逆耐圧が確保されて逆阻止能力を備
え、オン電圧の大幅、な増加を招くことなくキャリアの
注入効率を低下させてターンオフ損失を低減することが
でき、スイッチング速度を速めることができる。また、
島状の高不純物濃度部分を対向するエミツタ層の投影領
域中央部を挟むように配置することによってゲート電極
に囲まれた対向各エミフタの電流分担が均等になり、可
制御電流の向上を図ることができる。
第１図は本発明の一実施例の部分断面図、第２図は従来
の逆阻止ＧＴＯサイリスタの部分断面図、第３図は本発
明の一実施例のｐエミッタ側の不純物濃度分布線図、第
４図は本発明によるｐ゛エミフタ層の二つの実施例を示
す平面図である。 １：半導体基体、２：ｐエミッタ層、３：ｎベース層、
４：ｐベース層、５：ｎエミツタ層、６：アルミニウム
電々Ｉ、７：カソード電極、８：ゲート電極、９：ｐ゛
エミフタ層５Ｑ：ｎエミッタ投影。 ・！１ヤ（弄ｊマ十山 口 詐 ′ＩＩＩ図 第２図 第３図 第４図
の逆阻止ＧＴＯサイリスタの部分断面図、第３図は本発
明の一実施例のｐエミッタ側の不純物濃度分布線図、第
４図は本発明によるｐ゛エミフタ層の二つの実施例を示
す平面図である。 １：半導体基体、２：ｐエミッタ層、３：ｎベース層、
４：ｐベース層、５：ｎエミツタ層、６：アルミニウム
電々Ｉ、７：カソード電極、８：ゲート電極、９：ｐ゛
エミフタ層５Ｑ：ｎエミッタ投影。 ・！１ヤ（弄ｊマ十山 口 詐 ′ＩＩＩ図 第２図 第３図 第４図
Claims (1)
- １）交互に異なる導電形の第一ないし第四の四層を有し
、一方の主電極を備える第一層が島状に突出してゲート
電極を備える第二層に囲まれるものにおいて、第四層が
第一層の投影領域の中央部をはさんで設けられる第三層
に達しない深さの高不純物濃度の分離された部分とそれ
以外の低不純物濃度の部分とからなることを特徴とする
ゲートターンオフサイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23975686A JPS6394679A (ja) | 1986-10-08 | 1986-10-08 | ゲ−トタ−ンオフサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23975686A JPS6394679A (ja) | 1986-10-08 | 1986-10-08 | ゲ−トタ−ンオフサイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6394679A true JPS6394679A (ja) | 1988-04-25 |
Family
ID=17049456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23975686A Pending JPS6394679A (ja) | 1986-10-08 | 1986-10-08 | ゲ−トタ−ンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6394679A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102006001252A1 (de) * | 2006-01-10 | 2007-07-26 | Infineon Technologies Ag | Bipolares Leistungshalbleiterbauelement mit einem p-Emitter und höher dotierten Zonen in dem p-Emitter und Herstellungsverfahren |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54771U (ja) * | 1977-06-06 | 1979-01-06 | ||
| JPS59197171A (ja) * | 1984-03-09 | 1984-11-08 | Toshiba Corp | ゲ−トタ−ンオフサイリスタ |
| JPS60189260A (ja) * | 1984-03-09 | 1985-09-26 | Toshiba Corp | 逆阻止型ゲートターンオフサイリスタ |
-
1986
- 1986-10-08 JP JP23975686A patent/JPS6394679A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54771U (ja) * | 1977-06-06 | 1979-01-06 | ||
| JPS59197171A (ja) * | 1984-03-09 | 1984-11-08 | Toshiba Corp | ゲ−トタ−ンオフサイリスタ |
| JPS60189260A (ja) * | 1984-03-09 | 1985-09-26 | Toshiba Corp | 逆阻止型ゲートターンオフサイリスタ |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102006001252A1 (de) * | 2006-01-10 | 2007-07-26 | Infineon Technologies Ag | Bipolares Leistungshalbleiterbauelement mit einem p-Emitter und höher dotierten Zonen in dem p-Emitter und Herstellungsverfahren |
| US7884389B2 (en) | 2006-01-10 | 2011-02-08 | Infineon Technologies Ag | Bipolar power semiconductor component comprising a p-type emitter and more highly doped zones in the p-type emitter, and production method |
| DE102006001252B4 (de) * | 2006-01-10 | 2012-01-26 | Infineon Technologies Ag | Bipolares Leistungshalbleiterbauelement mit einem p-Emitter und höher dotierten Zonen in dem p-Emitter und Herstellungsverfahren |
| US8415710B2 (en) | 2006-01-10 | 2013-04-09 | Infineon Technologies Ag | Bipolar power semiconductor component comprising a p-type emitter and more highly doped zones in the p-type emitter, and production method |
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