JP3149483B2 - プレーナ型半導体整流素子 - Google Patents
プレーナ型半導体整流素子Info
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- JP3149483B2 JP3149483B2 JP29350691A JP29350691A JP3149483B2 JP 3149483 B2 JP3149483 B2 JP 3149483B2 JP 29350691 A JP29350691 A JP 29350691A JP 29350691 A JP29350691 A JP 29350691A JP 3149483 B2 JP3149483 B2 JP 3149483B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体基板の第一導電
型の層の表面からの選択的不純物拡散により第二導電型
の領域を形成することにより生じたｐｎ接合を有するプ
レーナ型半導体整流素子およびその製造方法に関する。
型の層の表面からの選択的不純物拡散により第二導電型
の領域を形成することにより生じたｐｎ接合を有するプ
レーナ型半導体整流素子およびその製造方法に関する。
【０００２】
【従来の技術】第一導電型の半導体基板の表面を被覆す
る保護膜に窓を開け、その窓からの不純物拡散により第
二導電型の領域を形成するプレーナ技術が整流素子ある
いはトランジスタ素子の製造に多く用いられていること
は周知である。図２はプレーナ技術による従来の高速ス
イッチング用整流素子を示し、ｎ型シリコン基板１の上
面からの選択的不純物拡散によりｐ+ 拡散領域２が形成
され、下面からの全面不純物拡散によりｎ+ 拡散層４が
形成されている。さらに耐圧向上のため、ｐ+ 領域２の
周りに同時拡散でｐ+ガードリング領域５が２段に形成
されている。そして、上面には露出ｐｎ接合を覆うSiＯ
2 膜あるいはSi3 Ｎ4 膜などのパッシベーション膜６が
設けられ、ｐ+ 領域２にはアノード側電極７、ｎ+ 層４
にはカソード側電極８が接触している。
る保護膜に窓を開け、その窓からの不純物拡散により第
二導電型の領域を形成するプレーナ技術が整流素子ある
いはトランジスタ素子の製造に多く用いられていること
は周知である。図２はプレーナ技術による従来の高速ス
イッチング用整流素子を示し、ｎ型シリコン基板１の上
面からの選択的不純物拡散によりｐ+ 拡散領域２が形成
され、下面からの全面不純物拡散によりｎ+ 拡散層４が
形成されている。さらに耐圧向上のため、ｐ+ 領域２の
周りに同時拡散でｐ+ガードリング領域５が２段に形成
されている。そして、上面には露出ｐｎ接合を覆うSiＯ
2 膜あるいはSi3 Ｎ4 膜などのパッシベーション膜６が
設けられ、ｐ+ 領域２にはアノード側電極７、ｎ+ 層４
にはカソード側電極８が接触している。
【０００３】
【発明が解決しようとする課題】図２に示すようなプレ
ーナ構造の場合、高速スイッチング用途の半導体整流素
子として重要な特性である、順方向降下電圧、逆回復時
間、逆方向阻止電圧の改善が難しいという問題があっ
た。これは、逆方向阻止電圧が半導体基板の残った低濃
度層、すなわちｎ- 層１により決まり、また同時に順方
向降下電圧と逆回復時間のトレードオフ曲線も決まるた
めである。つまり、半導体素子の逆方向阻止電圧を上げ
るためには半導体基板の残った低濃度層１を厚くする
か、比抵抗を上げるか、またはその両方を行わなければ
ならないが、低濃度層１を厚くすると順方向降下電圧が
増加してしまうという問題があり、また比抵抗を上げる
と逆回復時の条件により発振が生じやすくなってしまう
という問題がある。また半導体基板への不純物拡散によ
るｐ+ 領域２を深くし、その濃度を低くする事により逆
方向阻止電圧を上げた場合は、その領域２が深くなって
いることから、逆回復時間が長くなってしまうという問
題がある。このため高い逆方向阻止電圧を持った低い順
方向電圧、短い逆回復時間の素子の開発は非常に困難と
なっていた。
ーナ構造の場合、高速スイッチング用途の半導体整流素
子として重要な特性である、順方向降下電圧、逆回復時
間、逆方向阻止電圧の改善が難しいという問題があっ
た。これは、逆方向阻止電圧が半導体基板の残った低濃
度層、すなわちｎ- 層１により決まり、また同時に順方
向降下電圧と逆回復時間のトレードオフ曲線も決まるた
めである。つまり、半導体素子の逆方向阻止電圧を上げ
るためには半導体基板の残った低濃度層１を厚くする
か、比抵抗を上げるか、またはその両方を行わなければ
ならないが、低濃度層１を厚くすると順方向降下電圧が
増加してしまうという問題があり、また比抵抗を上げる
と逆回復時の条件により発振が生じやすくなってしまう
という問題がある。また半導体基板への不純物拡散によ
るｐ+ 領域２を深くし、その濃度を低くする事により逆
方向阻止電圧を上げた場合は、その領域２が深くなって
いることから、逆回復時間が長くなってしまうという問
題がある。このため高い逆方向阻止電圧を持った低い順
方向電圧、短い逆回復時間の素子の開発は非常に困難と
なっていた。
【０００４】本発明の目的は、上述の問題を解決し、高
い逆方向阻止電圧を持ち、かつ低い順方向電圧、短い逆
回復時間をもったプレーナ型半導体整流素子を提供する
ことにある。
い逆方向阻止電圧を持ち、かつ低い順方向電圧、短い逆
回復時間をもったプレーナ型半導体整流素子を提供する
ことにある。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体素子は、第一導電型の第一層の表
面部に島状に第二導電型の第二層を有するプレーナ型半
導体整流素子において、第二層が第一層より高い不純物
濃度を有し、不純物濃度勾配の急な第一領域と、第一領
域の面内に分散して設けられた第一領域より深く、第一
領域の表面不純物濃度より低い不純物濃度で第一領域よ
り緩やかな不純物濃度勾配で延びる第二領域とよりなる
ものとする。そして、第一領域が等間隔で行列状に配置
された複数の円形ないし正多角形領域であるか、等間隔
で平行に走る複数の条状領域であるか、あるいは同心に
等間隔に配置された複数の環状領域であることが有効で
ある。
めに、本発明の半導体素子は、第一導電型の第一層の表
面部に島状に第二導電型の第二層を有するプレーナ型半
導体整流素子において、第二層が第一層より高い不純物
濃度を有し、不純物濃度勾配の急な第一領域と、第一領
域の面内に分散して設けられた第一領域より深く、第一
領域の表面不純物濃度より低い不純物濃度で第一領域よ
り緩やかな不純物濃度勾配で延びる第二領域とよりなる
ものとする。そして、第一領域が等間隔で行列状に配置
された複数の円形ないし正多角形領域であるか、等間隔
で平行に走る複数の条状領域であるか、あるいは同心に
等間隔に配置された複数の環状領域であることが有効で
ある。
【０００６】
【作用】第二導電型で第一領域より深い第二領域と第一
導電型の第一層とによって形成される接合の逆方向に電
圧が加わったときには、空乏層は第一層の側だけでな
く、低不純物濃度でその濃度勾配の緩やかな第一領域の
内部にも広がるため、第二領域の形成される部分の第一
層の厚さが薄いにも拘らず高い逆方向阻止電圧を得るこ
とができる。すなわち、第一層と第二領域で決まる素子
の逆方向阻止電圧は、第二領域の不純物濃度と濃度勾配
を調整することにより、第一層の薄い部分で高い値を保
持できる。一方、高不純物濃度の浅い第一領域と第一層
の間の接合より逆方向電圧印加時に第一層に広がる空乏
層は、第二領域と第一層の間の接合より広がる空乏層に
引かれて伸びるため、第一層の不純物濃度を多少高めて
順方向降下電圧を低くしても高い逆方向阻止電圧が保持
でき、逆回復時の発振も防止できる。また、第二導電型
の第二層が部分的に深くなっているため逆回復時間は全
面的に深くなっている場合にくらべ短い。
導電型の第一層とによって形成される接合の逆方向に電
圧が加わったときには、空乏層は第一層の側だけでな
く、低不純物濃度でその濃度勾配の緩やかな第一領域の
内部にも広がるため、第二領域の形成される部分の第一
層の厚さが薄いにも拘らず高い逆方向阻止電圧を得るこ
とができる。すなわち、第一層と第二領域で決まる素子
の逆方向阻止電圧は、第二領域の不純物濃度と濃度勾配
を調整することにより、第一層の薄い部分で高い値を保
持できる。一方、高不純物濃度の浅い第一領域と第一層
の間の接合より逆方向電圧印加時に第一層に広がる空乏
層は、第二領域と第一層の間の接合より広がる空乏層に
引かれて伸びるため、第一層の不純物濃度を多少高めて
順方向降下電圧を低くしても高い逆方向阻止電圧が保持
でき、逆回復時の発振も防止できる。また、第二導電型
の第二層が部分的に深くなっているため逆回復時間は全
面的に深くなっている場合にくらべ短い。
【０００７】
【実施例】図１は本発明の一実施例の高速スイッチング
用整流素子を示し、図２と共通の部分には同一の符号が
付されている。この素子は次のようにして得た。先ず、
厚さ約20μｍの高不純物濃度のｎ+ 層４の上に厚さ約10
0 μｍで比抵抗60〜70Ωcmのｎ-層１を有する半導体基
板に表面不純物濃度1017〜1018原子／cm3 で均一に深さ
１μｍのｐ+ 拡散層２を形成したのち、酸化膜をマスク
としての選択的な不純物拡散で表面不純物濃度1014原子
／cm3 で深さ６μｍのｐ-拡散層３を局部的に形成し
た。そして、ｐ+ 拡散層２、ｐ - 拡散層３の形成に併せて
ガードリング領域５を形成した。半導体基板は不純物拡
散によりあるいはエピタキシャル法によりｎ-層１およ
びｎ+層４を形成したものを用いることができる。これ
により断面Ａ−Ａでは図３に示すような不純物濃度分
布、断面Ｂ−Ｂでは図４に示すような不純物濃度分布が
得られた。図３、図４には対応する図１の各部分の符号
が記入されている。なお、ガードリング領域５を通る断
面の濃度分布も図３と同じである。また、ｐ+ 拡散層２
とｐ-拡散層３の形成は逆の順でもよい。
用整流素子を示し、図２と共通の部分には同一の符号が
付されている。この素子は次のようにして得た。先ず、
厚さ約20μｍの高不純物濃度のｎ+ 層４の上に厚さ約10
0 μｍで比抵抗60〜70Ωcmのｎ-層１を有する半導体基
板に表面不純物濃度1017〜1018原子／cm3 で均一に深さ
１μｍのｐ+ 拡散層２を形成したのち、酸化膜をマスク
としての選択的な不純物拡散で表面不純物濃度1014原子
／cm3 で深さ６μｍのｐ-拡散層３を局部的に形成し
た。そして、ｐ+ 拡散層２、ｐ - 拡散層３の形成に併せて
ガードリング領域５を形成した。半導体基板は不純物拡
散によりあるいはエピタキシャル法によりｎ-層１およ
びｎ+層４を形成したものを用いることができる。これ
により断面Ａ−Ａでは図３に示すような不純物濃度分
布、断面Ｂ−Ｂでは図４に示すような不純物濃度分布が
得られた。図３、図４には対応する図１の各部分の符号
が記入されている。なお、ガードリング領域５を通る断
面の濃度分布も図３と同じである。また、ｐ+ 拡散層２
とｐ-拡散層３の形成は逆の順でもよい。
【０００８】図５、図６、図７は半導体基板１のアノー
ド側電極７を上にした平面図で、ｐ + 拡散層２とｐ - 拡散
層３の形状の例を示す。いずれも点線で囲まれた部分が
深いｐ-拡散層３である。このようなｐ-拡散層３の形状
の選択と、ｐ - 拡散層３とｐ+層２の面積比の変更によ
り、整流素子の諸特性を制御することができた。
ド側電極７を上にした平面図で、ｐ + 拡散層２とｐ - 拡散
層３の形状の例を示す。いずれも点線で囲まれた部分が
深いｐ-拡散層３である。このようなｐ-拡散層３の形状
の選択と、ｐ - 拡散層３とｐ+層２の面積比の変更によ
り、整流素子の諸特性を制御することができた。
【０００９】
【発明の効果】本発明によれば、第一導電型の第一層に
浅い第一領域と深い第二領域とからなる第二導電型の第
二層を島状に形成し、第二領域の不純物濃度を低くし、
濃度勾配を緩かにすることにより、第二領域と第一層の
間で高い逆方向電圧を阻止する。同時に第一領域から広
がる空乏層を伸びやすくなるため、第一層の不純物濃度
を高めて高不純物濃度の第一層から第二領域を通じて流
れる順電流の電圧降下を少なくし、逆回復時の発振を防
止し、また深い第二領域が部分的にのみ存在させて逆回
復時間の長くなるのを防止する。この結果、従来の素子
並みの高い逆阻止電圧を持ち、かつより低い順方向降下
電圧と短い逆回復時間をもつ高速スイッチング用途の半
導体素子を得ることができた。
浅い第一領域と深い第二領域とからなる第二導電型の第
二層を島状に形成し、第二領域の不純物濃度を低くし、
濃度勾配を緩かにすることにより、第二領域と第一層の
間で高い逆方向電圧を阻止する。同時に第一領域から広
がる空乏層を伸びやすくなるため、第一層の不純物濃度
を高めて高不純物濃度の第一層から第二領域を通じて流
れる順電流の電圧降下を少なくし、逆回復時の発振を防
止し、また深い第二領域が部分的にのみ存在させて逆回
復時間の長くなるのを防止する。この結果、従来の素子
並みの高い逆阻止電圧を持ち、かつより低い順方向降下
電圧と短い逆回復時間をもつ高速スイッチング用途の半
導体素子を得ることができた。
【図１】本発明の一実施例の整流素子の断面図
【図２】従来の整流素子の断面図
【図３】図１のＡ−Ａ線断面における不純物濃度分布図
【図４】図１のＢ−Ｂ線断面における不純物濃度分布図
【図５】本発明の実施例の整流素子の一例の半導体素体
の平面図
の平面図
【図６】本発明の実施例の整流素子の別の例の半導体素
体の平面図
体の平面図
【図７】本発明の実施例の整流素子のさらに別の例の半
導体素体の平面図
導体素体の平面図
１ ｎ-層 ２ ｐ+ 拡散層 ３ ｐ-拡散層 ４ ｎ+ 層 ７ アノード側電極 ８ カソード側電極
Claims (4)
- 【請求項１】第一導電型の第一層の表面部に島状に第二
導電型の第二層を有するプレーナ型のものにおいて、第
二層が第一層より高い不純物濃度を有し、不純物濃度勾
配の急な第一領域と、第一領域の面内に分散して設けら
れた第一領域より深く、第一領域の表面不純物濃度より
低い不純物濃度で第一領域より緩やかな不純物濃度勾配
で延びる第二領域とよりなることを特徴とするプレーナ
型半導体整流素子。 - 【請求項２】第一領域が等間隔で行列状に配置された複
数の円形ないし正多角形領域である請求項１記載のプレ
ーナ型半導体整流素子。 - 【請求項３】第一領域が等間隔で平行に走る複数の条状
領域である請求項１記載のプレーナ型半導体整流素子。 - 【請求項４】第一領域が同心に等間隔に配置された複数
の環状領域である請求項１記載のプレーナ型半導体整流
素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29350691A JP3149483B2 (ja) | 1991-11-11 | 1991-11-11 | プレーナ型半導体整流素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29350691A JP3149483B2 (ja) | 1991-11-11 | 1991-11-11 | プレーナ型半導体整流素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05136433A JPH05136433A (ja) | 1993-06-01 |
| JP3149483B2 true JP3149483B2 (ja) | 2001-03-26 |
Family
ID=17795622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29350691A Expired - Fee Related JP3149483B2 (ja) | 1991-11-11 | 1991-11-11 | プレーナ型半導体整流素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3149483B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4405815A1 (de) * | 1993-02-24 | 1994-08-25 | Samsung Electronics Co Ltd | Halbleitervorrichtung mit einer Anodenschicht, die durch selektive Diffusion ausgebildete Bereiche geringerer Konzentration aufweist |
-
1991
- 1991-11-11 JP JP29350691A patent/JP3149483B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05136433A (ja) | 1993-06-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |