JP2606404B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】 〔発明の属する分野〕 本発明は、ノーマリ・オフ型のMOS型デバイスに関す
る。

〔従来の技術〕

従来のMOS型デバイスとしては、例えば、「モダン
パワー デバイセス(“MODERN POWER DEVICES"B.Jayan
t Baliga著John Wiley&Sons,Inc.New York)の第263
頁」に記載されているものがある。

第11図は上記のDMOS構造の断面図である。

第11図において、1はn-型ドレイン領域、11はドレイ
ン電極、2はp型ベース領域、22はベース領域のコンタ
クト用のp+型領域、3はn+型ソース領域、33はソース電
極、4はゲート電極、5はゲート絶縁膜、6は層間絶縁
膜、Cはチャネル、Lはチャネル長である。なお、ドレ
イン領域1とドレイン電極11はオーミックコンタクトし
ているものとする。

第11図のような構造単位が同一半導体チップの表面上
に複数並列に配置されているのが一般的な縦型MOSFETの
構造である。

以下、第11図の素子の動作を説明する。

上記の構造ではドレイン電極を正の電位に、ソース電
極を接地して使用する。

ゲート電極4がソース電極33と同電位の時は、ソース
領域3とドレイン領域1の間はp型ベース領域2の存在
によって電気的に遮断され、電流は流れない。ゲート電
極4にしかるべき正電位を印加すると、ゲート絶縁膜5
と接するp型ベース領域2の界面に反転層が形成され、
これがチャネルCとなってソース領域とドレイン領域は
電気的に接続されて主電流が流れる。

いわゆる「オン抵抗」と呼ばれる動作時の素子自身の
抵抗は低いほどよい。上記の構造において、チャネルと
なる反転層中を電流が通ることによる「チャネル抵抗」
はオン抵抗の大きな要素のひとつである。チャネル長L
を短くすれば、その分チャネル抵抗は小さくなるし、構
造単位のサイズも小さくなって単位面積当りの電流容量
も増大するのであるが、チャネル長Lは素子耐圧と深く
関係しており、むやみに短くすると素子耐圧が低下して
しまう。そのため耐圧やしきい値などの設定に制約さ
れ、チャネル長を短くするには限界がある。

また、上記の構造においては、寄生デバイスとして、
(ドレイン領域1)−(ベース領域2)−(ソース領域
3)からなるnpnバイポーラトランジスタが存在し、急
激なドレイン電圧の変化が加わると、この寄生トランジ
スタが作動して素子が破壊されるという問題がある。

また、従来のMOS構造の他の例としては、特開昭58−6
3130号公報に記載されているような、いわゆるUMOS構造
がある。

この素子は、チャネルを素子の深さ方向に形成して構
造単位の密度向上を計ったものであり、半導体基体の表
面から縦にU字型に掘り込まれた溝に絶縁ゲートを形成
し、溝の側壁にチャネルを形成したものである。

第12図は上記のUMOS構造の断面図である。

第12図において、第11図と同符号は同じ部分を示す。

この素子においては、チャネルを縦に作ったことによ
り、同じチャネル長でも第11図より構造単位のサイズは
大幅に小さくなる。したがってオン抵抗も低くなるが、
チャネル長と耐圧の関係および寄生トランジスタの存在
による問題は第11図の場合と同じである。

一方、チャネル長の短い素子構造ということであれ
ば、静電誘導トランジスタ(前記DMOSと同じ文献の第18
2頁に記載)が従来からよく知られており、ゲート構造
として接合ゲートも絶縁ゲートも考案されている。

静電誘導トランジスタは、チャネル構造に反対導電型
不純物領域を用いないので寄生トランジスタもなく、主
電流が反転層などの狭い領域を通らないことからオン抵
抗も低い構造である。しかし、一般の縦型MOSFETがゲー
ト電圧を印加しない状態でドレイン電極に素子耐圧まで
電圧を印加しても主電流を阻止し得るのに対し、静電誘
導トランジスタは主電流の遮断にドレインとは反対極性
の電圧を印加しなければならず、またゲート電極接地状
態で主電流を遮断し得る構造を実現したとしても本来、
三極管特性を示す素子構造であることから、ドレイン電
圧が上昇するにつれて主電流が流れ出てしまうなど、取
扱いに困難な点が多い。

〔発明が解決しようとする課題〕

上記のように、従来のDMOSやUMOSにおいては、耐圧や
しきい値などの設定に制約されてチャネル長を短くする
には限界があり、そのためオン抵抗の大きな部分を占め
るチャネル抵抗を低減するのが困難であり、また、構造
上発生する寄生トランジスタによって素子が破壊される
畏れがあるという問題があった。

また、静電誘導トランジスタにおいては、主電流の遮
断にドレインとは反対極性の電圧を印加しなければなら
ず、また、三極管特性を示す素子構造であることから、
ドレイン電圧が上昇するにつれて主電流が流れ出てしま
うなど、取扱いに困難な点が多い、という問題があっ
た。

本発明は、上記のごとき従来技術の問題を解決するた
めになされたものであり、オン抵抗が低く、かつ短いチ
ャネル長で従来のMOS型パワーデバイスに比肩する電流
遮断特性を実現することの出来る新規な半導体装置を提
供することを目的とする。

〔課題を解決するための手段〕

上記の目的を達成するため、本発明においては、特許
請求の範囲に記載するように構成している。

すなわち、本発明においては、ゲート電極の材料とし
て、ゲート電位が接地状態でも絶縁ゲート近傍のドレイ
ン領域に空乏層を展開するような仕事関数を持つものを
選び、ソース領域に隣接してU字型絶縁ゲートをつく
り、この側壁近傍にソース電極となる金属を配置し、こ
の金属とドレイン領域がショットキー接合して空乏層を
展開することにより、ゲートが接地状態でも、ドレイン
電界が掛かっても、ソース金属と絶縁ゲートとに挟まれ
たチャネル領域となるドレイン領域を空乏化して、チャ
ネルがパンチスルーしない構造を形成し、かつ、チャネ
ル領域の長さLと厚さHとの比を、ドレイン電圧を所望
の耐圧まで高めてもチャネルが開かないようにする値に
設定したものである。また、導通には絶縁ゲート電極の
周囲に反転層よりも抵抗率の低い蓄積層を形成する構造
としたものである。なお、チャネル長さLとは、絶縁ゲ
ートに沿ってソース領域のドレイン側端部からソース金
属のドレイン側端部までの長さであり、また、チャネル
厚Hとは、ゲート絶縁膜表面とソース金属表面との間隔
(後記第1図参照)である。

この構成は、例えば後記第1図および第5図の実施例
に相当する。

また、本発明の他の構成においては、上記の構成に加
えて、ソース金属がドレイン領域と接する界面のうち絶
縁ゲート電極に対向しない部分の一部または全部に第二
導電型領域(ドレイン領域と反対導電型の領域)を設け
るように構成している。このように構成することによ
り、遮断時のショットキー接合からの漏れ電流を緩和す
ることが出来る。この構成は、例えば後記第7図の実施
例に相当する。

また、本発明のさらに他の構成においては、前記の構
成に加えて、ソース金属の一部がゲート電極を被覆する
絶縁膜の表面に接する構造を有するように構成してい
る。このように構成することにより、チャネル厚Hを同
一とした場合にチャネル領域の不純物濃度は前記第1図
の場合の4倍濃い条件まで許容されるので、蓄積層の抵
抗率を更に下げることが出来る。この構成は、例えば後
記第8図の実施例に相当する。

また、本発明のさらに他の構成においては、前記の構
成に加えて、ゲート電極を被覆する絶縁膜とドレイン領
域との界面の一部にソース金属と電気的に接続する第二
導電型(ドレイン領域と反対導電型)の不純物領域を設
けるように構成している。このように構成したことによ
り、絶縁ゲート表面に集まった正孔は上記の不純物領域
に吸い込まれるので、ゲート絶縁膜界面に反転層は形成
されず、ゲート絶縁膜界面の電位を上げることは殆どな
くなる。この構成は、例えば後記第9図の実施例に相当
する。

また、本発明のさらに他の構成においては、前記の構
成に加えて、ドレイン領域とドレイン電極との間の少な
くとも一部に第二導電型(ドレイン領域と反対導電型)
の半導体領域を設けるように構成している。このように
構成したことにより、注入された少数キャリアが電極付
近で蓄積することがないので、高速のスイッチング動作
が可能となる。この構成は、例えば後記第10図の実施例
に相当する。

〔本発明の実施例〕

第1図は、本発明の第1の実施例の断面図であり、半
導体としてシリコンを用いた例を示す。

第1図において、1はn-型ドレイン領域、11はドレイ
ン電極、3はn+型ソース領域、33はソース電極となる金
属、4はp+型多結晶シリコンのゲート電極、5はゲート
絶縁膜、6は層間絶縁膜、7はチャネル領域形成用のサ
イドウォールである。また、Lはチャネル長、Hは本発
明の半導体装置の重要な量であり、「チャネル厚」と呼
ぶことにする。また便宜上、ゲート電極4とゲート絶縁
膜5を併せて「絶縁ゲート」と呼ぶことにする。

ソース金属33は絶縁ゲートの側壁に並行するように縦
に掘り込まれた溝に埋められている。そしてチャネル領
域は、チャネル領域とソース金属とのショットキー接合
の効果と、チャネル領域とゲート電極4との仕事関数差
により、ゲート電極が接地状態でも空乏化している。ま
た、もともとドレイン領域の一部であるチャネル領域と
ドレイン領域との境界は明確ではないが、チャネル領域
は「ドレイン領域のうち絶縁ゲートとソース金属33とに
挟まれたソース・ドレイン間の電流の遮断に効果のある
領域」と定義できる。

また、詳細を後述するように、チャネル領域の長さL
と厚さHとの比は、ドレイン電圧を所望の耐圧まで高め
てもチャネルが開かないようにする値、例えばL/H>2
程度の値に設定されている。

次に、本発明の半導体装置の動作原理について第2図
を用いて説明する。

第2図(a),(b)は前記第11図のA−A断面のバ
ンド構造図、すなわち従来のnチャネルMOSFETのチャネ
ルのバンド構造を示した図であり、(a)はゲート電圧
0Vの遮断状態、(b)はゲートにしかるべき正電圧を印
加した導通状態を示したものである。なお、本発明と比
較するため、ゲート電極はp+型ポリシリコンとする。

(a)の状態では、p型であるベース領域と絶縁膜と
の界面の電位は低く電子を通さない。(b)の状態のよ
うにゲートに正電位が印加され、それにつれて界面の電
位が上昇し、反転層が形成されて導通状態となる。

一方、第2図(c)、(d)は、前記第1図のA−A
断面のバンド構造図、すなわち本実施例のバンド構造を
示したものであり、(c)は(a)に対応した遮断状
態、(d)は(b)に対応した導通状態を示している。
なお、このA−Aの部位はソース領域からもドレイン領
域からも充分離れており、絶縁ゲートとショットキー接
合の影響のみを受けるものとする。また、チャネル領域
は従来のMOSFETとは異なってn型であり、不純物濃度は
充分低いものとする。

まず(c)では、ゲート電圧0Vで、ショットキー接合
とゲートのp+ポリシリコンによってn型チャネル領域は
(a)と同様に電位が低められ、空乏化されていて電子
を通さない。また、(d)ではゲート電位によって絶縁
膜界面の電位が上昇し、蓄積層が形成されて導通状態と
なる。このときチャネル領域内は蓄積層と空乏層しか存
在せず、伝導電子のほとんどはゲート絶縁膜界面に偏っ
て存在する。

次に動作を説明する。

第3図は本実施例の電流−電圧特性図である。

本実施例の素子は、ソース電極を接地、ドレイン電極
を正値にして使用する。

まず、ゲート電圧が接地状態の時は、電流は遮断され
て流れない。なお、チャネルの長さLと厚さHとの比を
適宜設定(LとHとの比を所定値以上に大きくする)す
ることによって、第3図の特性曲線Cに示すように、ド
レイン電圧をシリコンの降伏電圧まで高めてもチャネル
が開かないようにすることも可能である。

次に、ゲート電圧に充分な正電位を印加し、絶縁ゲー
ト周辺に蓄積層を形成すると、ソース領域とドレイン領
域が蓄積層によって電気的に接続されて電流が流れる。
チャネル領域の蓄積層は充分な伝導電子密度を持ってい
るので、電流−電圧特性は第3図の特性曲線Aに示すよ
うに飽和しない。

また、ゲートに低い正電位を印加した場合には、絶縁
ゲート周辺には薄い蓄積層しか形成されず、電流はこの
薄い蓄積層内の伝導電子の移動度に制限され、特性曲線
Bのように飽和特性を示す。なお、この特性において、
ドレイン電圧が上昇するにつれて電流量が僅かに多くな
るのは、チャネル領域がドレイン電界に影響されて蓄積
層の存在する距離が僅かに短くなることによる。

次に、本発明のチャネル構造の良好な電流遮断状態を
実現する条件について説明する。

第4図(a)〜(c)は、第1図のA−A断面のバン
ド図であり、便宜的にショットキー障壁、半導体領域の
伝導帯の下端の線および絶縁膜の存在のみを示してい
る。

第4図において、φはゲート電極となるp+型の多結
晶シリコンの伝導体下端のポテンシャルの高さを、フェ
ルミ準位を基準にして示したもの、φはチャネル領域
とソース金属33とのなすショットキー接合の障壁高さ、
Egはシリコンのバンドギャップ、t0xは絶縁膜厚であ
る。なお、第4図ではゲート電極は接地状態とする。

第4図(a)は、図中の諸量およびチャネル厚H、不
純物濃度NDなどによってチャネル断面の電位分布に極値
がなく、チャネル内に多数キャリアの集中した領域のな
い条件である。

第4図(b)は、チャネル断面内に電位の極大点がで
きてはいるが、フェルミレベルを基準とした場合、極大
値が−Eg/2より小さいので多数キャリアが存在しない条
件である。

第4図(c)は、極大値が−Eg/2より大きく、チャネ
ルが空乏化していても多数キャリアの集中した領域が存
在する条件である。この条件では漏れ電流として相当な
電流が流れてしまう。

本発明はノーマリ・オフ型デバイスであることを前提
としているので、チャネル領域の不純物濃度NDとチャネ
ル厚Hなどの諸量は、(c)のような領域ができないよ
うに選ばなければならない。この条件は単純なポアソン
方程式を解くことによって容易に求まる。一例を示す
と、チャネル領域の不純物濃度NDが1×1015cm-3のとき
チャネル厚Hは1.07μm以下、1×1016cm-3なら0.27μ
m以下であればよい。

また、第1図においてソース領域と接するチャネル領
域の電位は、ソース領域の影響を受けて高められる。こ
の影響を受ける部分は、第4図の条件を満たす範囲にお
いて、他の条件に関係なく、ソース領域からチャネルの
中心に向って凡そチャネル厚H分の距離でとどまること
が数値計算によって明らかになっている。

また、ドレイン電極にシリコンのアバランシェ降伏条
件まで電圧を加えたときにも、チャネルのドレイン側の
電位上昇の影響を受ける部分は、本実施例の場合、やは
りチャネル厚H分程度にとどまる。

したがって、本実施例の場合、ドレイン電圧を所望の
耐圧まで高めてもチャネルが開かないようにするために
は、チャネル長Lをチャネル厚Hの2〜2.5倍程度にす
る必要があり、余裕を見込んでも3〜4倍あれば充分で
ある。例えば、チャネル厚Hが3000Åの場合にはチャネ
ル長Lは1〜1.2μm、Hが1000Åの場合にはLは0.3〜
0.4μm程度あれば十分である。

また、第1図の実施例では、絶縁ゲートの深さとソー
ス金属33の深さは同じ(両者の底面の位置が同じ)にし
てあるが、第5図の実施例に示すようにソース金属33の
深さを浅くしてもよい。この場合には、ソース金属33の
底部およびチャネルにかかる電界が緩和されるので、耐
圧は高くなり、かつチャネル長Lは第1図の場合の半分
程度で済む。

また、ソース金属や絶縁ゲート電極の角部を鋭角でな
く曲面にすれば、やはり電界を緩和する効果がある。

いずれの場合でも、チャネル長Lとチャネル厚Hとの
比は、ドレイン電圧を所望の耐圧まで高めてもチャネル
が開かないようにする値に設定することが必要である。

次に、第1図の実施例の製造工程を第6図に基づいて
説明する。

まず、第6図(a)のごとく、n-型シリコン基板表面
にマスク材100をパターニングして、U字型絶縁ゲート
用の溝を蝕刻する。蝕刻は方向性ドライエッチングによ
って基板表面になるべく垂直に蝕刻する。

次に、第6図(b)のごとく、溝の内壁にゲート酸化
膜5を形成し、次にp+型ポリシリコン4を堆積させて埋
め、表面が平坦になるように蝕刻する。そしてゲート電
極となるp+型ポリシリコン4の表面を酸化して絶縁ゲー
トを完成させる。

次に、第6図(c)のごとく、マスク材100を除去
し、露出したシリコン基板1を蝕刻し、絶縁ゲートの一
部を露出させる。

次に、第6図(d)のごとく、リンガラスなどのマス
ク材7を表面に堆積させる。この際、マスク材7は露出
した絶縁ゲートの側壁にも平坦な部分と同じ厚さに堆積
するようにする。これを短時間加熱すれば、リンガラス
からの不純物の拡散によってソース領域3となるn+領域
が形成される。もちろんソース領域の形成には別途イオ
ン注入によって形成し、別のマスク材を用いても構わな
い。

次に、第6図(e)のごとく、マスク材7を方向性ド
ライエッチングによって基板表面に垂直に蝕刻し、露出
した絶縁ゲートの側壁にのみマスク材7を残す。素子の
チャネル厚Hは、ここに堆積されるマスク材7の厚さ
(図の横方向の幅)によって精度良く制御される。

次に、第6図(f)のごとく、この側壁のマスク材7
をマスクにして、基板シリコンを方向性ドライエッチン
グによって垂直に蝕刻し、ソース金属用の溝を形成す
る。

これにソース金属を蒸着等の方法で形成し、パターニ
ングすることによって第1図の基本構造が完成する。

なお、ソース金属はドレイン領域1となるシリコン基
板とショットキー接合するが、表面のソース領域とはオ
ーミック接続する。

また、絶縁ゲートの平面構造は、単純なストライプ構
造でも、メッシュ構造でも構わない。

上記のように、本発明の半導体装置においては、 チャネル長が短くてもチャネルの遮断特性を保てるこ
と、 従来のMOSFETが反転層に主電流を通して制御している
のに対し、これより抵抗率の低い蓄積層を使って主電流
を制御すること、 基本構造を実現するのに、フォトプロセス1回で済
み、かつチャネルがデバイスの深さ方向に形成されるこ
とから構造単位が小さく、チャネル密度を高くできるこ
と、 により、チャネル抵抗は従来のMOSFETに比べて1桁程度
低くなる。

次に、第7図は本発明の第2の実施例の断面図であ
る。

この実施例は、第1図の構造において、ソース金属33
のうち、絶縁ゲートと対向しない面(直接ドレイン領域
に接する面、図の下面)に、p型不純物領域10を設けた
ものである。

このようにp型不純物領域10を設けることにより、遮
断時のショットキー接合からの漏れ電流を緩和する効果
がある。

次に、第8図は本発明の第3の実施例図であり、
(a)は断面図、(b)は(a)のA−A断面図、
(c)は第1図のA−A断面におけるバンド構造図、
(d)はB−B断面におけるバンド構造図を示す。

この実施例は、前記第1図の構造において、チャネル
幅方向、すなわち図面で言えば紙面に垂直な方向に沿っ
た方向の一部において、第8図(b)のようにソース金
属33がゲート絶縁膜5に直接接している。

本発明の装置は基本的にユニポーラ・デバイスであ
り、前記第1の実施例の場合には、電流担体は電子であ
る。しかし、空乏層内で正孔が発生すると、それの一部
はソース金属33に吸い込まれるが、絶縁ゲート側に吸い
寄せられた正孔は絶縁ゲート周辺に正孔の反転層を形成
し、チャネル領域に流れ込み、チャネル領域に接する絶
縁膜5の表面の電位を上昇させ、条件によってはチャネ
ルが開いてしまう。チャネル領域内の絶縁膜5の電位が
対面のショットキー障壁より高くなると、正孔はソース
電極に流れ込むが、このときチャネルが開かない条件は
下記(1)式に示すようになる。

このときの状況を第8図(c)、(d)を用いて説明
する。第8図(c)は前記第1図のA−A断面における
バンド構造図、第8図(d)は第8図(a)における同
様のチャネル部位(B−B断面)のバンド構造図であ
る。

まず、第1図の場合、チャネル領域のバンド構造は第
8図(c)中の破線のようになっている。これは第4図
(a)の状況と同じである。絶縁膜界面に正孔の反転層
が溜りはじめると、界面の電位が上昇し、(c)中の実
線の状態にまでなると正孔がショットキー接合側へ流れ
る。この状態においてもチャネル中の最大電位の部位で
ある界面の電位が−Eg/2以下であれば、チャネルは開か
ないと言える。

一方、第8図(a)、(b)のようにソース金属33が
絶縁膜5に接していると、これに隣接するチャネル領域
の絶縁膜表面の電位は、ソース電極のショットキー障壁
以上にならない。すなわち、第8図(d)に示すよう
に、同図(c)と同様に絶縁膜界面に正孔が溜って電位
が上昇してきても、(d)の実線の状態でとどまる。こ
の時はチャネルのちょうど中央に電位の最大点がくる
が、これが−Eg/2以下であれば、チャネルは開かない。
式で表わせば、下記(2)式の範囲まで許容される。

前記(1)式と上記(2)式とを比較すれば判るよう
に、この方式を用いれば、チャネル厚Hを同一とした場
合にチャネル領域の不純物濃度は第1図の場合の4倍濃
い条件まで許容されるので、蓄積層の抵抗率を更に下げ
ることができる。

次に、第9図は本発明は第4の実施例図であり、
(a)は断面図、(b)は(a)のA−A断面図、
(c)は他の断面図、(d)は素子端部の断面図であ
る。

まず、第9図(a)、(b)の構成は、前記第8図
(a)における絶縁膜5に接しているソース金属部分の
代わりに、ソース領域7と電気的に接続しているp型領
域200を設けたものである。この構造によれば、絶縁ゲ
ート表面に集まった正孔はp型領域200に吸い込まれる
ので、ゲート絶縁膜界面に反転層は形成されず、電位を
上げることは殆どない。

なお、上記のp型領域は、第9図(c)に示すように
絶縁ゲートの底部に形成し、基本構造とは別の領域でソ
ース電極と接続してもよい。

また、第9図(d)は、第1図の断面構造を持ち、ス
トライプ状のゲート構造を持つ素子の端部で、第1図の
線B−Bに沿った断面図である。

このようにソース電極33に接続された周辺ガードリン
グをp型領域200として絶縁ゲートの端部が接する形を
とっても構わない。

次に、第10図は、本発明の第5の実施例の断面図であ
る。

この実施例は、ドレイン領域1とドレイン電極11との
間にp+型領域101を挟んだものである。

素子の動作状態においては、pnダイオードと同様に、
ドレイン領域1は少数キャリア高注入導水準状態とな
り、伝導度が飛躍的に低下する。注入された正孔は一部
はドレイン領域1中で消滅するが、残りはドレイン領域
1に接したソース電極33に流れ込む。

この素子においては、伝導度変調効果を利用すること
で電流容量が飛躍的に増大し、しかも注入された少数キ
ャリアが電極付近で蓄積することがなく、少数キャリア
の蓄積が極めて少ないことから、通常のバイポーラ素子
に比べて高速のスイッチング動作が可能である。

〔発明の効果〕

以上説明したごとく、本発明においては、チャネル
長が短くてもチャネルの遮断特性を保てること、従来
のMOSFETが反転層に主電流を通して制御しているのに対
し、これより抵抗率の低い蓄積層を使って主電流を制御
すること、基本構造を実現するのに、フォトプロセス
1回で済み、かつチャネルがデバイスの深さ方向に形成
されることから構造単位が小さく、チャネル密度を高く
できる、ことにより、チャネル抵抗を従来のMOSFETに比
べて1桁程度低くすることが出来る。

したがって、オン抵抗が低く、かつ短いチャネル長で
従来のMOS型パワーデバイスに比肩する電流遮断特性を
得ることの出来る半導体装置を実現することが出来る、
という優れた効果が得られる。

また、第7図の実施例においては、上記の効果に加え
て、遮断時のショットキー接合からの漏れ電流を緩和す
ることが出来る、という効果が得られる。

また、第8図の実施例においては、前記の効果に加え
て、蓄積層の抵抗率を更に下げることが出来る、という
効果が得られる。

また、第9図の実施例においては、前記の効果に加え
て、ゲート絶縁膜界面に反転層が形成されず、ゲート絶
縁膜界面の電位を上げることが殆どなくなる、という効
果が得られる。

また、第10図の実施例においては、前記の効果に加え
て、伝導度変調効果を利用することで電流容量が飛躍的
に増大し、しかも少数キャリアの蓄積が極めて少ないこ
とから、通常のバイポーラ素子に比べて高速のスイッチ
ング動作が可能になる、という効果が得られる。

【図面の簡単な説明】

第1図は本発明の第1の実施例の断面図、第2図は本発
明の半導体装置におけるチャネル領域のバンド図、第3
図は本発明の半導体装置の電流−電圧特性図、第4図は
本発明の半導体装置のチャネル構造のバンド図、第5図
は第1図の実施例の変形の断面図、第6図は第1図の実
施例の製造工程図、第7図は本発明の第2の実施例の断
面図、第8図は本発明の第3の実施例図であり、(a)
および(b)は断面図、(c)および(d)はバンド
図、第9図は本発明は第4の実施例図であり、(a)は
断面図、(b)は(a)のA−A断面図、(c)は他の
断面図、(d)は素子端部の断面図、第10図は本発明の
第5の実施例の断面図、第11図は従来の縦型MOSFETの一
例の断面図、第12図は従来のUMOSFETの一例の断面図で
ある。 〈符号の説明〉 1……n-型ドレイン領域 3……n+ソース領域 4……ゲート電極となるp+型多結晶シリコン 5……ゲート絶縁膜 6……層間絶縁膜 7……チャネル領域形成用のマスク材 11……ドレイン電極 22……p+型領域 33……ソース電極となる金属 101……p型ドレイン領域 200……ソース電極と電気的に接続されたp型領域もし
くはガードリング 202……コンタクト用p+領域 C……チャネル領域 L……チャネル長 H……チャネル厚

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項1】ドレイン領域となる第一導電型半導体基体
    の一主面の表面に接して内部に形成された第一導電型の
    高濃度不純物領域からなるソース領域を有し、 上記ソース領域に接して上記ドレイン領域表面からU字
    型に掘り込まれて形成された溝内に絶縁膜に被覆された
    ゲート電極を有し、 上記ソース領域に接して、上記ドレイン領域表面から縦
    に掘り込まれて形成された溝を有し、上記溝にはソース
    電極となる金属が埋設され、上記ソース金属は上記ドレ
    イン領域とショットキー接合し、 上記ソース領域とは離れた領域に上記ドレイン領域と電
    気的に接続するドレイン電極を有し、 上記絶縁膜に被覆されたゲート電極と上記ソース金属と
    に挟まれたドレイン領域の一部であるチャネル領域は、
    少なくとも上記ゲート電極が上記ソース電極と同電位の
    時に上記ゲート電極材料とチャネル領域との仕事関数差
    並びに上記ショットキー接合の効果によって空乏化して
    おり、かつ、上記チャネル領域の長さLと厚さHとの比
    を、ドレイン電圧を所望の耐圧まで高めてもチャネルが
    開かないようにする値に設定したことを特徴とする半導
    体装置。
  2. 【請求項2】第1請求項に記載の半導体装置において、
    上記ソース金属が上記ドレイン領域と接する界面のうち
    上記絶縁ゲート電極に対向しない部分の一部または全部
    に第二導電型領域を設けたことを特徴とする半導体装
    置。
  3. 【請求項3】第1請求項に記載の半導体装置において、
    上記ソース金属の一部が上記ゲート電極を被覆する絶縁
    膜の表面に接する構造を有することを特徴とする半導体
    装置。
  4. 【請求項4】第1請求項に記載の半導体装置において、
    上記ゲート電極を被覆する絶縁膜と上記ドレイン領域と
    の界面の一部に、上記ソース金属と電気的に接続する第
    二導電型の不純物領域を設けたことを特徴とする半導体
    装置。
  5. 【請求項5】第1請求項に記載の半導体装置において、
    上記ドレイン領域と上記ドレイン電極との間の少なくと
    も一部に第二導電型の半導体領域を設けたことを特徴と
    する半導体装置。
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Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5283201A (en) * 1988-05-17 1994-02-01 Advanced Power Technology, Inc. High density power device fabrication process
US5338698A (en) * 1992-12-18 1994-08-16 International Business Machines Corporation Method of fabricating an ultra-short channel field effect transistor
JP2561413B2 (ja) * 1993-02-23 1996-12-11 日産自動車株式会社 半導体装置
GB9306895D0 (en) * 1993-04-01 1993-05-26 Philips Electronics Uk Ltd A method of manufacturing a semiconductor device comprising an insulated gate field effect device
US5510630A (en) * 1993-10-18 1996-04-23 Westinghouse Electric Corporation Non-volatile random access memory cell constructed of silicon carbide
JPH08204179A (ja) * 1995-01-26 1996-08-09 Fuji Electric Co Ltd 炭化ケイ素トレンチmosfet
EP0726603B1 (en) * 1995-02-10 1999-04-21 SILICONIX Incorporated Trenched field effect transistor with PN depletion barrier
US6040599A (en) 1996-03-12 2000-03-21 Mitsubishi Denki Kabushiki Kaisha Insulated trench semiconductor device with particular layer structure
KR0159073B1 (ko) * 1995-10-16 1998-12-01 김광호 트렌치 dmos 트랜지스터와 그의 제조방법
JPH09129868A (ja) * 1995-10-30 1997-05-16 Nec Corp 半導体装置及びその製造方法
US6037632A (en) * 1995-11-06 2000-03-14 Kabushiki Kaisha Toshiba Semiconductor device
KR0175276B1 (ko) * 1996-01-26 1999-02-01 김광호 전력반도체장치 및 그의 제조방법
US5719409A (en) * 1996-06-06 1998-02-17 Cree Research, Inc. Silicon carbide metal-insulator semiconductor field effect transistor
US5932911A (en) * 1996-12-13 1999-08-03 Advanced Micro Devices, Inc. Bar field effect transistor
JPH10335649A (ja) * 1997-05-27 1998-12-18 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100558420B1 (ko) * 1997-06-11 2006-03-07 세이코 엡슨 가부시키가이샤 반도체 장치 및 액정 표시 장치 및 그것들을 포함하는 전자 기기
GB9808237D0 (en) * 1998-04-17 1998-06-17 Koninkl Philips Electronics Nv Mnufacture of field-effect semiconductor devices
GB9808234D0 (en) * 1998-04-17 1998-06-17 Koninkl Philips Electronics Nv Mnufacture of trench-gate semiconductor devices
GB9815021D0 (en) * 1998-07-11 1998-09-09 Koninkl Philips Electronics Nv Semiconductor power device manufacture
US6621121B2 (en) * 1998-10-26 2003-09-16 Silicon Semiconductor Corporation Vertical MOSFETs having trench-based gate electrodes within deeper trench-based source electrodes
US20030060013A1 (en) * 1999-09-24 2003-03-27 Bruce D. Marchant Method of manufacturing trench field effect transistors with trenched heavy body
GB9928285D0 (en) * 1999-11-30 2000-01-26 Koninkl Philips Electronics Nv Manufacture of trench-gate semiconductor devices
US6303479B1 (en) * 1999-12-16 2001-10-16 Spinnaker Semiconductor, Inc. Method of manufacturing a short-channel FET with Schottky-barrier source and drain contacts
US7078296B2 (en) 2002-01-16 2006-07-18 Fairchild Semiconductor Corporation Self-aligned trench MOSFETs and methods for making the same
DE10245249B4 (de) * 2002-09-27 2008-05-08 Infineon Technologies Ag Verfahren zum Herstellen eines Trenchtransistors
JP4047153B2 (ja) * 2002-12-03 2008-02-13 株式会社東芝 半導体装置
DE10321222A1 (de) * 2003-05-12 2004-12-23 Infineon Technologies Ag Halbleiterbauelement
JP4565097B2 (ja) * 2004-04-08 2010-10-20 独立行政法人産業技術総合研究所 二重ゲートmosトランジスタおよび二重ゲートcmosトランジスタ、その製造方法
JP4857610B2 (ja) * 2005-06-01 2012-01-18 株式会社日立製作所 高圧アナログ・スイッチicおよびそれを使った超音波診断装置
JP2008311573A (ja) * 2007-06-18 2008-12-25 Rohm Co Ltd 半導体装置
US8766317B2 (en) 2007-06-18 2014-07-01 Rohm Co., Ltd. Semiconductor device
JP5230970B2 (ja) * 2007-06-18 2013-07-10 ローム株式会社 半導体装置
JP6008377B2 (ja) * 2010-03-03 2016-10-19 ルネサスエレクトロニクス株式会社 Pチャネル型パワーmosfet
WO2013031212A1 (ja) * 2011-08-29 2013-03-07 次世代パワーデバイス技術研究組合 双方向素子、双方向素子回路および電力変換装置
JP5511019B2 (ja) * 2011-11-04 2014-06-04 ルネサスエレクトロニクス株式会社 半導体装置
JP2015056492A (ja) * 2013-09-11 2015-03-23 株式会社東芝 半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2103419A (en) * 1981-08-04 1983-02-16 Siliconix Inc Field effect transistor with metal source
JPS5861673A (en) * 1981-10-09 1983-04-12 Nec Corp Preparation of semiconductor device
JPH058587B2 (ja) * 1983-08-19 1993-02-02 Tokyo Shibaura Electric Co
JPS62115775A (en) * 1985-11-15 1987-05-27 Nec Corp Semiconductor device
JPS62274775A (en) * 1986-05-23 1987-11-28 Hitachi Ltd Semiconductor device
DE4001350C2 (de) * 1989-01-18 1993-10-07 Nissan Motor Halbleitereinrichtung

Also Published As

Publication number Publication date
JPH03289176A (en) 1991-12-19
US5177572A (en) 1993-01-05
DE4111046C2 (de) 1996-05-30
DE4111046A1 (de) 1991-10-10

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