JP2604175B2 - 高速スイッチングサイリスタ - Google Patents

Description

【発明の詳細な説明】 〔概要〕 本発明は、アノードショート構造を有する高速スイッ
チングサイリスタに関し、上記アノードショート構造の
アノードショート領域をゲート低濃度領域下（もしくは
その近傍を含む）にのみ設けることにより、オン電圧を
増加させることなくスイッチング速度の高速化を可能に
したものである。

〔産業上の利用分野〕

本発明は、静電誘導サイリスタ（SIサイリスタ）やGT
O（ゲートターンオフサイリスタ）等を含む高速スイッ
チングサイリスタに係り、特にはそのアノードショート
構造の改良に関する。

〔従来技術〕

上述したSIサイリスタは、pnpn4層構造で構成される
通常のサイリスタと比べスイッチング速度が速いという
利点を有するが、ターンオフ時間を一層短縮しスイッチ
ング損失を低減させる目的で、いわゆるアノードショー
ト構造を取入れているものがある。その一例として、従
来のプレーナ型SIサイリスタの概略断面構成を第４図に
示す。

同図に示したSIサイリスタは、n^-形半導体層からなる
ベース層１にp⁺形半導体層からなるゲート２を埋込み、
その上にn⁺形半導体層からなるカソード３を形成した、
いわゆる埋込みゲート構造を有している。なお、ゲート
２の互いに隣り合ったp⁺領域に挟まれたn^-領域には、キ
ャリアの通り路であるチャネル10が形成される。また、
ゲート２にはコンタクト用の凹部４を介してゲート電極
５が形成されると共に、カソード３上にはカソード電極
６が形成されている。

一方、ベース層１の反対側の面には、p⁺形半導体層か
らなるアノード（アノード領域）７とn⁺形半導体層から
なるアノードショート領域８とをアノード電極９上の全
域に亘って交互に配設してなるアノードショート構造を
有してなる。ここで、ショート率（アノードショート領
域８の幅／アノード７の幅）は例えば20〜30％程度に設
定され、またアノードショート間隔（互いに隣り合う２
つのアノードショート領域８間の距離）ｄは数100μｍ
程度となっている。

このようなアノードショート構造においては、電子に
対するポテンシャルがアノード（p⁺領域）７よりもアノ
ードショート領域（n⁺領域）８で低くなる。このため、
ターンオフ時、ベース層１内をカソード３側からアノー
ド７側に流れて来た電子は、アノードショート領域８を
介しアノード電極９に流れ込むことができる。よって、
アノードショート領域を持たないものと比較して、ター
ンオフ時間を大きく短縮することができる。

〔発明が解決しようとする問題点〕

上述したアノードショート構造を有する従来のSIサイ
リスタでは、第４図に示すように、ベース層１内をドリ
フト速度v_dで移動してアノード７の中央付近に到達した
電子は、アノード７の面方向に沿って非常に遅い拡散速
度x_k（≪v_d）で移動してから、アノードショート領域８
を介してアノード電極９に引抜かれる。この場合、アノ
ードショート間隔ｄが長いため、電子がアノード電極９
に引抜かれるまで比較的多くの時間を要し、よってスイ
ッチング速度には自ら限界が生じることになった。

また、オン状態においては、アノード７からのみホー
ルが注入され、アノードショート領域８からは注入され
ない。そのため、ホールの注入面積はアノードショート
領域８の占めている領域分だけ減少する。このことか
ら、従来のようにアノード電極９の全域に亘ってアノー
ドショート構造を持つものでは、ホールの注入面積が非
常に少なくなり、それに伴ってオン電圧が増加してしま
うという問題点もあった。

本発明は、上記問題点に鑑み、オン電圧を増加させる
ことなく、しかもスイッチング速度の一層の高速化を可
能にする高速スイッチングサイリスタ（SIサイリスタ及
びGTOを含む）を提供することを目的とする。

〔問題点を解決するための手段〕

本発明の高速スイッチングサイリスタは、各ゲート間
に形成されるゲート低濃度（SIサイリスタではチャネ
ル）の下方位置（もしくはその近傍を含む）にのみアノ
ードショート領域を設けたことを特徴とするものであ
る。

〔作用〕

SIサイリスタについて説明すれば、一般にターンオフ
時には、電子はアノード領域から出てチャネル（ゲート
低濃度）を通過し、その下方へ向けて流れ、アノード側
に達する。すなわち、チャネルを通過した電子が到達す
るアノード側の位置は、ほとんどチャネルの下方位置も
しくはその近傍に限定される。本発明では、この位置に
のみアノードショート領域を設けているため、ターンオ
フ時、カソード側からドリフト速度で移動してきた電子
のほとんどはアノード領域に達することなく、ほぼその
ままの速度でアノードショート領域に達し、アノード電
極へ素早く引抜かれる。すなわち、従来と比べ、スイッ
チング速度の著しい高速化が可能になる。

また、本発明ではアノードショート領域をチャネルの
下方位置（もしくはその近傍を含む）にのみ設け、それ
以外の無駄な位置（すなわちターンオフ時の電子の流れ
に関係のない位置）にはアノードショート領域を設けて
いない。そのため、従来と比べてアノードショート領域
の面積が著しく減少し、その分だけオン状態におけるホ
ールの注入面積が増えることになる。すると、これに伴
ってオン電圧が低下する。

従って、本発明によれば、オン電圧を増加させること
なく、より一層の高速スイッチングが可能になる。この
ことは、SIサイリスタのみならず、GTOについても言え
ることである。

〔実 施 例〕

以下、本発明の実施例について、図面を参照しながら
説明する。

第１図は本発明の一実施例であるプレーナ型SIサイリ
スタの要部構成を示す断面斜視図であり、第２図はそれ
を模式的に示した断面図である。

同図に示したSIサイリスタは、第４図に示したものと
同様な埋込みゲート構造を有し、すなわちn^-形半導体層
からなるベース層１にp⁺形半導体層からなるゲート２を
埋込み、その上にn⁺形半導体層からなるカソード３を形
成した構造を有している。この構造によれば、ゲート２
における互いに隣り合うp⁺領域に挾まれたn^-領域には、
チャネル10ができる。また、ゲート２にはコンタクト用
の凹部４を介してゲート電極５を形成すると共に、カソ
ード３上にはカソード電極６を形成する。

一方、ベース層１の反対側の面には本実施例の特徴と
するアノードショート構造を有している。このアノード
ショート構造は、n⁺形半導体層からなるアノードショー
ト領域12をアノード電極９上であって上記チャネル10の
下方位置にのみ配設すると共に、それ以外の位置にはp⁺
形半導体層からなるアノード（アノード領域）11を配設
したものである。また、アノードショート領域12の幅を
チャネル10の幅とほぼ等しくすると共に、アノード11、
アノードショート領域12のそれぞれの深さを例えば15μ
ｍ、３μｍに設定する。

次に、上記構成からなるSIサイリスタの製造工程を第
３図（ａ）〜（ｇ）に基づき説明する。

まず同図（ａ）に示すように、ベース層となるSi等の
n^-基板20の上下面から、マスクを介してホウ素（Ｂ）等
の不純物を拡散させることにより、ゲートとなるp⁺領域
21およびアノードとなるp⁺領域22を同時に形成する。こ
の際、p⁺領域21間のチャネル形成領域21aの下方位置に
はp⁺領域22が形成されないようにし、それ以外の位置に
は均一にp⁺領域22が形成されるようにする。続いて、第
３図（ｂ）に示すように、p⁺領域21の形成されたn^-基板
20上に、n^-基板20と同じn^-−Si等をエピタキシャル成長
させて、n^-層23を形成する。更に第３図（ｃ）に示すよ
うに、n^-層23の上面には均一に、またn^-基板20の下面に
はマスクを介して、リン（Ｐ）等の不純物を拡散させる
ことにより、カソードとなるn⁺領域24およびアノードシ
ョート領域となるn⁺領域25を形成する。この際、n⁺領域
25がチャネル形成領域21aとほぼ等しい幅でその下方位
置にのみ配設されるようにする。このことにより、p⁺領
域22とn⁺領域25が、p⁺領域21aとチャネル形成領域21aに
対応するように交互に配設される。

その後第３図（ｄ）に示すように、n⁺領域24およびn^-
層23を選択的にエッチングすることにより、ゲートとな
るp⁺領域21の周辺領域上にコンタクト用の凹部４を形成
する。続いて第３図（ｅ）に示すように、凹部４内に露
出したp⁺領域21の表面部に対し、オーミックコンタクト
を得るためにホウ素（Ｂ）等の不純物を更に拡散する
（斜線部）。その後、p⁺領域21、n⁺領域24、並びにp⁺領
域22およびn⁺領域25に対し、第３図（ｆ）のようにAl等
からなるゲート電極５、カソード電極６、アノード電極
９を蒸着もしくはスパッタ等を利用して形成する。この
ようにして得られたn^-基板20、p⁺領域21、n⁺領域24、p⁺
領域22、n⁺領域25は、それぞれ、第１図および第２図に
示したベース層１、ゲート２、カソード３、アノード1
1、アノードショート領域12に対応する。そして最後
に、第３図（ｇ）に示すように、電極５および６上のボ
ンディングパッド領域を残して、表面部をSiO₂等からな
るパッシベーション膜26で被覆する。

次に、本実施例のSIサイリスタの主要な動作、特にア
ノードショート構造に係るターンオフ時およびオン時の
作用について、第２図を参照して以下に説明する。

第２図中のアノードショート構造では、n⁺領域である
アノードショート領域12はp⁺領域であるアノード11より
も電子に対するポテンシャルが低い。しかも、アノード
ショート領域12はチャネル10の下方位置に設けられてい
る。これらのことから、ターンオフ時、カソード３から
出てチャネル10を通過した電子は、アノードショート領
域12へ向かってドリフト速度v_dで流れる。そして、これ
らの電子のほとんどは、アノード11に達することなくほ
ぼそのままの速度（ドリフト速度）でアノードショート
領域12に達し、ここから素早くアノード電極９へ引抜か
れる。このように本実施例では、電子が従来のようにア
ノード11の前面を拡散速度v_k（≪v_d）で移動するという
ことがなく、素早く引抜かれるため、サイリスタで問題
になるテール電流が低減され、ターンオフ時間が著しく
短縮される。すなわち、スイッチング速度が一段と向上
する。また、ターンオフ時にカソード領域から出た電子
の到達するアノード側の位置はほとんどチャネル領域下
であるが、電子の一部には、横方向の拡散によりチャネ
ル領域下よりも拡散長だけずれた位置に到達するものも
ある。このことから、アノードショート領域をチャネル
領域下の近傍（好ましくは拡張長Ｌだけ広い領域）まで
広く設けることによりターンオフ時間を一層短縮するこ
とができる。更にオン状態においては、それぞれカソー
ド３から電子、アノード11からホールがベース層１内に
注入されることによって導電変調が起り、オン電圧が下
がる。この際、アノードショート領域12がチャネル10の
下方にのみ存在することから、従来と比べてホールの注
入面積が増大する。このことにより、ホールの注入効率
が高まり、よってオン電圧を従来よりも一段と低く抑え
ることができる。

従って本実施例によれば、オン電圧を低く抑えたま
ま、スイッチング速度のより一層の高速化を図ることが
できる。

なお、アノードショート領域12はn⁺領域に限定される
ことはなく、n^-あるいはｎ領域としてもよい。また、ア
ノード11とアノードショート領域12の互いの深さの関係
も任意であり、上記実施例で示した数値はほんの一例で
ある。

なお、ｎおよびｐのいずれのチャネルを持つSIサイリ
スタに対しても本発明を適用しうるのは、もちろんのこ
とである。更には、前述したような埋込みゲート構造の
SIサイリスタに限定されることもない。また、本発明は
GTOにも適用できる。

〔発明の効果〕

以上説明したように、本発明によれば、アノードショ
ート領域をゲート低濃度（チャネル）領域下にのみ設け
て無駄なアノードショート領域をなくしたことにより、
アノードショート構造の採用に起因するオン電圧の増加
を極めて低く抑え、しかもスイッチング速度の著しい高
速化を実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例の要部構成を示す断面斜視
図、 第２図は同実施例の概略構成を示す模式断面図、 第３図（ａ）〜（ｇ）は同実施例の製造工程図、 第４図は従来のSIサイリスタの概略構成を示す模式断面
図である。 ２……ゲート、 ３……カソード、 ９……アノード電極、 10……チャネル、 11……アノード（アノード領域）、 12……アノードショート領域．

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】アノード電極上にアノード領域とアノード
   ショート領域とを交互に配設したアノードショート構造
   を有する高速スイッチングサイリスタにおいて、 前記アノードショート領域を各ゲート間に形成されるゲ
   ート低濃度の幅にほぼ等しい幅で、該ゲート低濃度の下
   方位置のみ、あるいは下方位置およびその近傍のみに設
   けたことを特徴とする高速スイッチングサイリスタ。
2. 【請求項２】前記近傍は前記下方位置よりもキャリアの
   拡散長だけ広い領域であることを特徴とする特許請求の
   範囲第１項記載の高速スイッチングサイリスタ。
3. 【請求項３】前記アノードショート領域の厚さが前記ア
   ノード領域の厚さよりも薄いことを特徴とする特許請求
   の範囲第１項乃至第２項のいずれか１つに記載の高速ス
   イッチングサイリスタ。