JPS6011815B2 - サイリスタ - Google Patents
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- JPS6011815B2 JPS6011815B2 JP54087616A JP8761679A JPS6011815B2 JP S6011815 B2 JPS6011815 B2 JP S6011815B2 JP 54087616 A JP54087616 A JP 54087616A JP 8761679 A JP8761679 A JP 8761679A JP S6011815 B2 JPS6011815 B2 JP S6011815B2
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- 239000000969 carrier Substances 0.000 description 4
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7432—Asymmetrical thyristors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1012—Base regions of thyristors
- H01L29/1016—Anode base regions of thyristors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1012—Base regions of thyristors
- H01L29/102—Cathode base regions of thyristors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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- Ceramic Engineering (AREA)
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- General Physics & Mathematics (AREA)
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- Thyristors (AREA)
Description
この発明はサィリスタに係り、特に耐圧の向上と制御速
度の向上とを図るための改良に関するものである。 第１図は従来のサィリスタの一例を示す断面図である。 図において、１はｐ形ェミツタ層（ｐ８層）、２はｐＥ
層１の一方の表面に形成されたｎ形ベース層（ｎＢ層）
、３はｎＢ層２の表面に形成されたｐ形ベース層（ｐＢ
層）、４‘まｐＢ層３の表面部の一部分に形成されたｎ
形ェミツタ層（ｎＥ層）、５はｐＥ層１の他方の表面上
に形成された陽極電極、６はｎＥ層４の表面上に形成さ
れた陰極電極、７はｐ８層３のｎ６層４の形成領域を除
く表面上の−部に形成されたゲート電極である。ところ
で、このようなサィリスタの制御速度を規定するターン
オン時間ｔｏｎは、ｎ８層４からｐＢ層３に注入された
電子がこのｐ８層３内を拡散してｎＢ層２に到達する時
情歌，とし、．ｐＢ層１からｎＢ層２に注入された正孔
がこのｎＢ層２内を拡散してｐＢ層３に到達する時間ｔ
２とすると、近似的にのｎごノｔ．・ｔ２で与えられる
。 従って、サイリスタの制御速度の向上を図るため‘こは
、ターンオン時間ｂｎごノ７でを短くする必要があるの
で、ｐ８層３のｎ８層４とｎＢ層２との間にはさまれた
部分の厚さＷ６，を薄くして時間らを短くするとともに
ｎ８層２の厚さを薄くして時間らを短くする必要がある
。 一方、順方向電圧印加時の耐圧の向上を図るためには、
ｎＢ層２の厚さを厚くすることは勿論、ｎ８層４とｎＢ
層２との間にはさまれたｐ８層３の厚さＷ８，を厚くす
るとともにｐ８層３の不純物濃度を十分大きくする必要
があり、上述の時間Ｌおよびｔ２の増大をもたらす。こ
のように、従来のサィリスタでは、制御速度の高速化と
高耐圧とが相矛盾し、耐圧を低下させることなく、制御
速度の高速化を図ることが容易ではないという問題があ
った。また、ｐ８層１からｎＢ層２への正孔の注入量が
大きいために、主電流しや断速度を大きくできないとい
う問題もあった。この発明は、上述の問題点に鑑みてな
されたもので、順方向電圧が印加された時に、ゲート電
極が設けられたベース層に印加される電圧を小さくする
ことができるような構造にすることによって、耐圧を低
下させることなく「制御速度を高速化することができる
サィリスタを提供することを目的とする。 第２図はこの発明の一実施例のサィリスタを示す断面図
である。 図において、８はｎＢ層２のｐＢ層３との境界面部に互
いに所定間隔（図示松）を隔てて島状もしくは櫛状にｐ
Ｂ層３からｎＢ層２内に突出するように設けられたｐ形
ゲート領域、９はｎＢ層２の、ｐ８層１との境界面部の
ｐ形ゲート領域８と対向しない部分にのみ島状もしくは
樹状に設けられたｎ」形領域である。 このようなこの実施例のサイリスタでは、ｐ形ゲート領
域８の相互間の間げきをねとし、ｐＢ層３のｎＥ層４と
ｎＢ層２と間にはさまれた部分の厚さをＷＢ２とし、ｐ
Ｂ層３の不純物濃度をＮａとし、ｎＢ層２の不純物濃度
をＮｄとするとともに、ｐＥ層１とｎＥ層４との間に順
方向電圧が印加された時にｐＢ層３およびｐ形ゲート領
域８とｎＢ層２との間に印加される電圧をＶとすると、
ｐ形ゲ−ト領域８からｎＢ層２内へ伸びる空乏層の伸び
ん１，は次式で表わされる。 Ｉ，＝Ｋ席・・・・・・．・〔１〕 ここで、Ｋはサイリスタ素子の構成材料の誘電率と少数
キャリャの電荷とによって決まる常数である。 上記〔１〕式と同様に、ｎ８層２からｐＢ層３内へ伸び
る空乏層の伸び１，は次式で表わされる。 ，２＝Ｋ億小皿上記〔１〕式の空乏層の伸び１，によっ
てｐ形ゲート領域８の相互間の間げさぞが閉鎖されてオ
フ状態が保持されるとともに、上記
度の向上とを図るための改良に関するものである。 第１図は従来のサィリスタの一例を示す断面図である。 図において、１はｐ形ェミツタ層（ｐ８層）、２はｐＥ
層１の一方の表面に形成されたｎ形ベース層（ｎＢ層）
、３はｎＢ層２の表面に形成されたｐ形ベース層（ｐＢ
層）、４‘まｐＢ層３の表面部の一部分に形成されたｎ
形ェミツタ層（ｎＥ層）、５はｐＥ層１の他方の表面上
に形成された陽極電極、６はｎＥ層４の表面上に形成さ
れた陰極電極、７はｐ８層３のｎ６層４の形成領域を除
く表面上の−部に形成されたゲート電極である。ところ
で、このようなサィリスタの制御速度を規定するターン
オン時間ｔｏｎは、ｎ８層４からｐＢ層３に注入された
電子がこのｐ８層３内を拡散してｎＢ層２に到達する時
情歌，とし、．ｐＢ層１からｎＢ層２に注入された正孔
がこのｎＢ層２内を拡散してｐＢ層３に到達する時間ｔ
２とすると、近似的にのｎごノｔ．・ｔ２で与えられる
。 従って、サイリスタの制御速度の向上を図るため‘こは
、ターンオン時間ｂｎごノ７でを短くする必要があるの
で、ｐ８層３のｎ８層４とｎＢ層２との間にはさまれた
部分の厚さＷ６，を薄くして時間らを短くするとともに
ｎ８層２の厚さを薄くして時間らを短くする必要がある
。 一方、順方向電圧印加時の耐圧の向上を図るためには、
ｎＢ層２の厚さを厚くすることは勿論、ｎ８層４とｎＢ
層２との間にはさまれたｐ８層３の厚さＷ８，を厚くす
るとともにｐ８層３の不純物濃度を十分大きくする必要
があり、上述の時間Ｌおよびｔ２の増大をもたらす。こ
のように、従来のサィリスタでは、制御速度の高速化と
高耐圧とが相矛盾し、耐圧を低下させることなく、制御
速度の高速化を図ることが容易ではないという問題があ
った。また、ｐ８層１からｎＢ層２への正孔の注入量が
大きいために、主電流しや断速度を大きくできないとい
う問題もあった。この発明は、上述の問題点に鑑みてな
されたもので、順方向電圧が印加された時に、ゲート電
極が設けられたベース層に印加される電圧を小さくする
ことができるような構造にすることによって、耐圧を低
下させることなく「制御速度を高速化することができる
サィリスタを提供することを目的とする。 第２図はこの発明の一実施例のサィリスタを示す断面図
である。 図において、８はｎＢ層２のｐＢ層３との境界面部に互
いに所定間隔（図示松）を隔てて島状もしくは櫛状にｐ
Ｂ層３からｎＢ層２内に突出するように設けられたｐ形
ゲート領域、９はｎＢ層２の、ｐ８層１との境界面部の
ｐ形ゲート領域８と対向しない部分にのみ島状もしくは
樹状に設けられたｎ」形領域である。 このようなこの実施例のサイリスタでは、ｐ形ゲート領
域８の相互間の間げきをねとし、ｐＢ層３のｎＥ層４と
ｎＢ層２と間にはさまれた部分の厚さをＷＢ２とし、ｐ
Ｂ層３の不純物濃度をＮａとし、ｎＢ層２の不純物濃度
をＮｄとするとともに、ｐＥ層１とｎＥ層４との間に順
方向電圧が印加された時にｐＢ層３およびｐ形ゲート領
域８とｎＢ層２との間に印加される電圧をＶとすると、
ｐ形ゲ−ト領域８からｎＢ層２内へ伸びる空乏層の伸び
ん１，は次式で表わされる。 Ｉ，＝Ｋ席・・・・・・．・〔１〕 ここで、Ｋはサイリスタ素子の構成材料の誘電率と少数
キャリャの電荷とによって決まる常数である。 上記〔１〕式と同様に、ｎ８層２からｐＢ層３内へ伸び
る空乏層の伸び１，は次式で表わされる。 ，２＝Ｋ億小皿上記〔１〕式の空乏層の伸び１，によっ
てｐ形ゲート領域８の相互間の間げさぞが閉鎖されてオ
フ状態が保持されるとともに、上記
〔０〕式の空乏層の
伸び１２がｎＥ層４に到達してパンチスルーを起すこと
がないようにするためには次式を満足する必要がある。 ａ＝１・＝Ｋ席 ｗＢ２＞１２＝Ｋ席・・・・・・・・・皿従って、上記
〔ｍ〕式から次の関係式が得られる。 Ｎｄ。 ａ２＜Ｎュ・け燈な……”〔Ｗ〕上記〔Ｗ〕式を満足す
るように、ｎＢ層２、ｐＢ層３およびｐ形ゲート領域８
を設定すれば、パンチスルーを起すことなく、オフ状態
が保持される。 しかも、ｐ形ゲート領域８のｎＢ層２内への突出厚さを
Ｌとすると、ｎＢ層２からｐ８層３内へ伸びる空乏層の
伸びは近似的に１／ｌｘｐ（汀Ｌ／幻）で与えられる。
ここで、Ｌ／２＝１であると仮定すると、この実施例に
おける空乏層の伸び１２は、Ｌ＝０である従来例の場合
の空乏層の伸びの約１′２３になるので、ｐ８層３の厚
さＷ８２を従来例の場合のｐＢ層３の厚さＷ８．の約１
／２３にすることができる。従って、電子のｐＢ層３の
厚さＷＢ２を拡散する時間ちを従来例の場合の時間ｔ，
の約１′２３にすることができるので、ｎＢ層２の厚さ
を薄くして正孔のｎＢ層２を拡散する時間ｔ２を短くす
ることなく、ターンオン時間郭ｏｎを従来例の場合の夕
−ンオン時間のｎの約１′５１こすることが可能となり
、耐圧を低下させることなく、ターンオン時の制御速度
の高速化を図ることができる。また、ｎ＋形領域９が設
けられているので、上記順方向電圧印加時にｐ形ゲート
領域８の周辺からｎＢ層２内に等距離に伸びる空乏層が
ｎ十形領域９に到達してｎＢ層２内をほとんど空乏化す
ることができる。 このために、ｎＢ層２内には空乏化されない領域がほと
んどない上に、ｎ十形領域９内の正孔密度が小さいので
、このｎ十形領域９は、ｐＥ層１からの正孔の注入量を
減少させてターンオフ時の正孔の消滅に要する時間を短
かくするのに役立つとともに、日頃方向電圧降下を極め
て小さくすることができる。このように、この実施例で
は、耐圧を低下させることなく、制御速度の高速化を図
ることができる。 この実施例では、ｎＢ層２の、ｐ形ゲート領域８と対向
しないｐＥ層１との境界面部の部分にのみ島状もしくは
櫛状のび形領域９を設けたが、必ずしもｎ＋形領域９を
島状もしくは樹状にする必要がなく、第３図に示すよう
に、ｎ＋形領域９の厚さを、ｐ形ゲート領域８と対向す
る部分では薄く、ｐ形ゲート領域８と対向しない部分で
は厚くなるようにしても、この実施例と同様の効果があ
る。 なお、この実施例では、ゲート電極７がｐＢ層３上にあ
る場合について述べたが、この発明はこれに限らず、ゲ
ート電極がｎ８層上にある場合にも適用することができ
る。 以上、説明したように、この発明のサィリスタでは、第
１伝導形のベース層の第２伝導形のベース層との境界面
部に互いに所定間隔を隔てて島、もしくは櫛状に上記第
２伝導形のベース層から記第１伝導形のベース層内へ突
出するように第２伝導形のゲート領域を設けるとともに
上記第１導形のベース層の第２伝導形のェミッタ層との
界面部の上記第２伝導形のゲート領域と対向しない部分
のみにもしくは当該部分に残余の部分より厚さの厚い高
不純物濃度の第１伝導形の領域を三け、上記第２伝導形
のゲート領域の相互間の間げきを後とし、上記第２伝導
形のベース層の厚さＷＢとし、この第２伝導形のベース
層の不純物字度をＮａとし、上記第１伝導形ベース層の
不純濃度をＮａとしたとき、Ｎｄ・ａ２＜Ｎｚ・ＷＢ２
なる関係式を満足させるようにしたので、パンチス′
一を起すことなく、オフ状態が保持される。 し力も、上記第１伝導形のベース層から上記第２伝導形
のベース層内へ伸びる空乏層の伸びが従来例のそれより
格段に短かくなるので、上記第２伝導形のベース層の厚
さを、従釆例のそれより大幅に薄くすることができる。
これによって、第１伝導形のェミツタ層から上記第２伝
導形のベース層に注入されたキャリャがこの第２伝導体
のベース層内を拡散して上記第１伝導形のベース層に到
達する時間を、従来例のそれより極めて短かくすること
が可能となり、耐圧を低下させることなく、ターンオン
時の高速化を図ることができる。また、Ｈ頂方向電圧印
加時に、上記第２伝導形のゲート領域の周辺から上記第
１伝導形のベース層内に等距離に伸びる空乏層が上記第
１伝導形の領域に到達して上記第１伝導形のベース層内
をほとんど空乏化することができる上に、上記第１伝導
形の領域が上記第２伝導形のェミツタ層からのキャリア
の注入量を減少させてターンオフ時のキャリャの消滅に
要する時間を短かくすることができる。従って、耐圧を
低下させることなく、制御速度の高速化を図ることがで
きる。
伸び１２がｎＥ層４に到達してパンチスルーを起すこと
がないようにするためには次式を満足する必要がある。 ａ＝１・＝Ｋ席 ｗＢ２＞１２＝Ｋ席・・・・・・・・・皿従って、上記
〔ｍ〕式から次の関係式が得られる。 Ｎｄ。 ａ２＜Ｎュ・け燈な……”〔Ｗ〕上記〔Ｗ〕式を満足す
るように、ｎＢ層２、ｐＢ層３およびｐ形ゲート領域８
を設定すれば、パンチスルーを起すことなく、オフ状態
が保持される。 しかも、ｐ形ゲート領域８のｎＢ層２内への突出厚さを
Ｌとすると、ｎＢ層２からｐ８層３内へ伸びる空乏層の
伸びは近似的に１／ｌｘｐ（汀Ｌ／幻）で与えられる。
ここで、Ｌ／２＝１であると仮定すると、この実施例に
おける空乏層の伸び１２は、Ｌ＝０である従来例の場合
の空乏層の伸びの約１′２３になるので、ｐ８層３の厚
さＷ８２を従来例の場合のｐＢ層３の厚さＷ８．の約１
／２３にすることができる。従って、電子のｐＢ層３の
厚さＷＢ２を拡散する時間ちを従来例の場合の時間ｔ，
の約１′２３にすることができるので、ｎＢ層２の厚さ
を薄くして正孔のｎＢ層２を拡散する時間ｔ２を短くす
ることなく、ターンオン時間郭ｏｎを従来例の場合の夕
−ンオン時間のｎの約１′５１こすることが可能となり
、耐圧を低下させることなく、ターンオン時の制御速度
の高速化を図ることができる。また、ｎ＋形領域９が設
けられているので、上記順方向電圧印加時にｐ形ゲート
領域８の周辺からｎＢ層２内に等距離に伸びる空乏層が
ｎ十形領域９に到達してｎＢ層２内をほとんど空乏化す
ることができる。 このために、ｎＢ層２内には空乏化されない領域がほと
んどない上に、ｎ十形領域９内の正孔密度が小さいので
、このｎ十形領域９は、ｐＥ層１からの正孔の注入量を
減少させてターンオフ時の正孔の消滅に要する時間を短
かくするのに役立つとともに、日頃方向電圧降下を極め
て小さくすることができる。このように、この実施例で
は、耐圧を低下させることなく、制御速度の高速化を図
ることができる。 この実施例では、ｎＢ層２の、ｐ形ゲート領域８と対向
しないｐＥ層１との境界面部の部分にのみ島状もしくは
櫛状のび形領域９を設けたが、必ずしもｎ＋形領域９を
島状もしくは樹状にする必要がなく、第３図に示すよう
に、ｎ＋形領域９の厚さを、ｐ形ゲート領域８と対向す
る部分では薄く、ｐ形ゲート領域８と対向しない部分で
は厚くなるようにしても、この実施例と同様の効果があ
る。 なお、この実施例では、ゲート電極７がｐＢ層３上にあ
る場合について述べたが、この発明はこれに限らず、ゲ
ート電極がｎ８層上にある場合にも適用することができ
る。 以上、説明したように、この発明のサィリスタでは、第
１伝導形のベース層の第２伝導形のベース層との境界面
部に互いに所定間隔を隔てて島、もしくは櫛状に上記第
２伝導形のベース層から記第１伝導形のベース層内へ突
出するように第２伝導形のゲート領域を設けるとともに
上記第１導形のベース層の第２伝導形のェミッタ層との
界面部の上記第２伝導形のゲート領域と対向しない部分
のみにもしくは当該部分に残余の部分より厚さの厚い高
不純物濃度の第１伝導形の領域を三け、上記第２伝導形
のゲート領域の相互間の間げきを後とし、上記第２伝導
形のベース層の厚さＷＢとし、この第２伝導形のベース
層の不純物字度をＮａとし、上記第１伝導形ベース層の
不純濃度をＮａとしたとき、Ｎｄ・ａ２＜Ｎｚ・ＷＢ２
なる関係式を満足させるようにしたので、パンチス′
一を起すことなく、オフ状態が保持される。 し力も、上記第１伝導形のベース層から上記第２伝導形
のベース層内へ伸びる空乏層の伸びが従来例のそれより
格段に短かくなるので、上記第２伝導形のベース層の厚
さを、従釆例のそれより大幅に薄くすることができる。
これによって、第１伝導形のェミツタ層から上記第２伝
導形のベース層に注入されたキャリャがこの第２伝導体
のベース層内を拡散して上記第１伝導形のベース層に到
達する時間を、従来例のそれより極めて短かくすること
が可能となり、耐圧を低下させることなく、ターンオン
時の高速化を図ることができる。また、Ｈ頂方向電圧印
加時に、上記第２伝導形のゲート領域の周辺から上記第
１伝導形のベース層内に等距離に伸びる空乏層が上記第
１伝導形の領域に到達して上記第１伝導形のベース層内
をほとんど空乏化することができる上に、上記第１伝導
形の領域が上記第２伝導形のェミツタ層からのキャリア
の注入量を減少させてターンオフ時のキャリャの消滅に
要する時間を短かくすることができる。従って、耐圧を
低下させることなく、制御速度の高速化を図ることがで
きる。
第１図は従釆のサィリスタの一例を示す断面図、第２図
はこの発明の−実施例のサイリスタを示す断面図、第３
図はこの発明の他の実施例のサィリスタを示す断面図で
ある。 図において、１は第２伝導形のェミッタ層、２は第１伝
導形のベース層、３は第２伝導形のベース層、４は第１
伝導形のェミッタ層、８は第２伝導形のゲート領域、９
は第１伝導形の高不純物濃度領域である。 なお、図中同一符号はそれぞれ同一もしくは相当部分を
示す。第３図 第１図 第２図
はこの発明の−実施例のサイリスタを示す断面図、第３
図はこの発明の他の実施例のサィリスタを示す断面図で
ある。 図において、１は第２伝導形のェミッタ層、２は第１伝
導形のベース層、３は第２伝導形のベース層、４は第１
伝導形のェミッタ層、８は第２伝導形のゲート領域、９
は第１伝導形の高不純物濃度領域である。 なお、図中同一符号はそれぞれ同一もしくは相当部分を
示す。第３図 第１図 第２図
Claims (1)
- １ 第１伝導形のエミツタ層と第２伝導形のベース層と
第１伝導形のベース層と第２伝導形のエミツタ層とが順
次隣接して形成されたものにおいて、上記第１伝導形の
ベース層の上記第２伝導形のベース層との境界面部に互
いに所定間隔を隔てて島状もしくは櫛状に上記第２伝導
形のベース層から上記第１伝導形のベース層内へ突出す
るように第２伝導形のゲート領域を設けるとともに上記
第１伝導形のベース層の上記第２伝導形のエミツタ層と
の境界面部の上記第２伝導形のゲート領域と対向しない
部分のみにもしくは当該部分に残余の部分より厚さの厚
い高不純物濃度の第１伝導形の領域を設け、上記第２伝
導形のゲート領域の相互間の間げきを２ａとし、上記第
２伝導形のベース層の厚さをＷ＿ａとし、この第２伝導
形のベース層の不純物濃度をＮ＿ａとし、上記第１伝導
形のベース層の不純物濃度をＮ＿ｄとしたとき、Ｎ＿ｄ
・ａ＾２＜Ｎ＿ａ・Ｗ＿ａ＾２なる関係式を満足させる
ようにしたことを特徴とするサイリスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54087616A JPS6011815B2 (ja) | 1979-07-09 | 1979-07-09 | サイリスタ |
| US06/165,480 US4275408A (en) | 1979-07-09 | 1980-07-03 | Thyristor |
| CA000355832A CA1145064A (en) | 1979-07-09 | 1980-07-09 | Thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54087616A JPS6011815B2 (ja) | 1979-07-09 | 1979-07-09 | サイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5610970A JPS5610970A (en) | 1981-02-03 |
| JPS6011815B2 true JPS6011815B2 (ja) | 1985-03-28 |
Family
ID=13919899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54087616A Expired JPS6011815B2 (ja) | 1979-07-09 | 1979-07-09 | サイリスタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4275408A (ja) |
| JP (1) | JPS6011815B2 (ja) |
| CA (1) | CA1145064A (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IE53895B1 (en) * | 1981-11-23 | 1989-04-12 | Gen Electric | Semiconductor device having rapid removal of majority carriers from an active base region thereof at device turn-off and method of fabricating this device |
| US4782379A (en) * | 1981-11-23 | 1988-11-01 | General Electric Company | Semiconductor device having rapid removal of majority carriers from an active base region thereof at device turn-off and method of fabricating this device |
| JPS59132665A (ja) * | 1983-01-19 | 1984-07-30 | Mitsubishi Electric Corp | 半導体装置 |
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| JPS61198779A (ja) * | 1985-02-28 | 1986-09-03 | Res Dev Corp Of Japan | 両面ゲ−ト静電誘導サイリスタ及びその製造方法 |
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| US7638816B2 (en) * | 2007-08-28 | 2009-12-29 | Littelfuse, Inc. | Epitaxial surge protection device |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1979
- 1979-07-09 JP JP54087616A patent/JPS6011815B2/ja not_active Expired
-
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- 1980-07-03 US US06/165,480 patent/US4275408A/en not_active Expired - Lifetime
- 1980-07-09 CA CA000355832A patent/CA1145064A/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| CA1145064A (en) | 1983-04-19 |
| US4275408A (en) | 1981-06-23 |
| JPS5610970A (en) | 1981-02-03 |
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