JP2866531B2 - チャネル構造を有する半導体素子 - Google Patents
チャネル構造を有する半導体素子Info
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- JP2866531B2 JP2866531B2 JP16542292A JP16542292A JP2866531B2 JP 2866531 B2 JP2866531 B2 JP 2866531B2 JP 16542292 A JP16542292 A JP 16542292A JP 16542292 A JP16542292 A JP 16542292A JP 2866531 B2 JP2866531 B2 JP 2866531B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体素子に関し、特
に単位素子を構成する区画内のチャネル配設構造に特徴
を有するチャネル構造を有する半導体素子に関する。
に単位素子を構成する区画内のチャネル配設構造に特徴
を有するチャネル構造を有する半導体素子に関する。
【０００２】
【従来の技術】一般に自己ターンオフ機能を有するＳＩ
(Static Induction,静電誘導) サイリスタやゲートター
ンオフサイリスタは、比較的小面積の単位素子を構成す
る区画を同一の半導体単結晶基板上に多数製作し、共通
のカソード電極で、各区画の単位素子が並列接続され
る。各区画の単位素子は一斉にターンオン, ターンオフ
させるべく均一な特性であることが要求される。そのた
めに、半導体接合の不純物濃度及び厚さの均一化や区画
の配設方法等での工夫が行われているが、さらにＳＩサ
イリスタでは、区画内のチャネル配設構造における配慮
が必要である。
(Static Induction,静電誘導) サイリスタやゲートター
ンオフサイリスタは、比較的小面積の単位素子を構成す
る区画を同一の半導体単結晶基板上に多数製作し、共通
のカソード電極で、各区画の単位素子が並列接続され
る。各区画の単位素子は一斉にターンオン, ターンオフ
させるべく均一な特性であることが要求される。そのた
めに、半導体接合の不純物濃度及び厚さの均一化や区画
の配設方法等での工夫が行われているが、さらにＳＩサ
イリスタでは、区画内のチャネル配設構造における配慮
が必要である。
【０００３】図１６は、従来のＳＩサイリスタの一例の
一区画分の断面斜視図を示し、２はｎ形高抵抗層領域,
３はｐ形低抵抗のアノード領域, ４はｎ形中抵抗のバッ
ファ領域, ５はｐ形のゲート (制御) 領域, ６はｎ形領
域, ７はｎ形低抵抗のカソード領域, ８はチャネル領域
である。
一区画分の断面斜視図を示し、２はｎ形高抵抗層領域,
３はｐ形低抵抗のアノード領域, ４はｎ形中抵抗のバッ
ファ領域, ５はｐ形のゲート (制御) 領域, ６はｎ形領
域, ７はｎ形低抵抗のカソード領域, ８はチャネル領域
である。
【０００４】ｎ形領域６の層の上部には、ｎ形低抵抗か
らなるカソード領域７の層が重ねられてその上面にカソ
ード電極１１が配設され、そしてアノード領域３の上面
にアノード電極９が設けられる。更に、各区画のカソー
ド領域７とｎ形領域６の両層の周辺部は取り除かれ、格
子状のゲート領域５の周辺部が露出されており、この露
出面にゲート電極１０が設けられている。
らなるカソード領域７の層が重ねられてその上面にカソ
ード電極１１が配設され、そしてアノード領域３の上面
にアノード電極９が設けられる。更に、各区画のカソー
ド領域７とｎ形領域６の両層の周辺部は取り除かれ、格
子状のゲート領域５の周辺部が露出されており、この露
出面にゲート電極１０が設けられている。
【０００５】このように構成された多数の区画が単一の
半導体基板内に多数配設されてＳＩサイリスタを形成し
ている。図１７は区画の配設例を示す図であって、ゲー
ト領域５とチャネル領域８及びゲート電極１０の内縁を
取出して表わされた区画が３重のリング上に放射状に任
意の角度θの位置に配設される。そして格子状のチャネ
ル領域８の長さＡの方向が、ゲート電極１０の内縁に、
ほぼ垂直になるように配設されている。
半導体基板内に多数配設されてＳＩサイリスタを形成し
ている。図１７は区画の配設例を示す図であって、ゲー
ト領域５とチャネル領域８及びゲート電極１０の内縁を
取出して表わされた区画が３重のリング上に放射状に任
意の角度θの位置に配設される。そして格子状のチャネ
ル領域８の長さＡの方向が、ゲート電極１０の内縁に、
ほぼ垂直になるように配設されている。
【０００６】長さＡ＝数百μｍのチャネルが、区間Ｂ≒
３ｍｍの中に約１００個並列配置された区画が、３重リ
ングで合計数百個程度配設される。全ての区画のカソー
ド電極は共通の電極が圧接されて並列接続される。
３ｍｍの中に約１００個並列配置された区画が、３重リ
ングで合計数百個程度配設される。全ての区画のカソー
ド電極は共通の電極が圧接されて並列接続される。
【０００７】
【発明が解決しようとする課題】ＳＩサイリスタ等の半
導体素子が製作される半導体結晶の面方向 (図１７に示
される面) が｛１１１｝面の場合に、図１６及び図１７
に示される素子の区画のオン電圧のばらつきは１割程度
あることが特に埋込みゲートＳＩサイリスタにおいて実
験の結果明らかになった。
導体素子が製作される半導体結晶の面方向 (図１７に示
される面) が｛１１１｝面の場合に、図１６及び図１７
に示される素子の区画のオン電圧のばらつきは１割程度
あることが特に埋込みゲートＳＩサイリスタにおいて実
験の結果明らかになった。
【０００８】図１８に区画のオン電圧分布例を示す。こ
のＳＩサイリスタの耐電圧特性はオフ電圧が2.5 ｋＶ級
であって、ゲート・カソード間の耐電圧は約 100Ｖであ
る。
のＳＩサイリスタの耐電圧特性はオフ電圧が2.5 ｋＶ級
であって、ゲート・カソード間の耐電圧は約 100Ｖであ
る。
【０００９】図１８のオン電圧分布において、図１６の
区画の配設角度θによりオン電圧が異り、角度が６０°
を周期として、ＶT に大・小のくり返し傾向が見られ
る。
区画の配設角度θによりオン電圧が異り、角度が６０°
を周期として、ＶT に大・小のくり返し傾向が見られ
る。
【００１０】区画のオン電圧のばらつきにより、素子全
体のオン電圧が大きくなること、またオン電流分布が不
均一になることから、ターンオン，ターンオフ動作が区
画間で、不揃いになりやすい等の問題がある。
体のオン電圧が大きくなること、またオン電流分布が不
均一になることから、ターンオン，ターンオフ動作が区
画間で、不揃いになりやすい等の問題がある。
【００１１】本発明の目的は、小半導体素子を構成する
多数の区画のチャネル当りのオン電流を均一化し、オン
電圧を比較的低い値に均一化するとともに、オン電流が
均一化されることによりターンオン損失の低減化及びタ
ーンオフ特性及び可制御耐量が改善されたチャネル構造
を有する半導体素子を提供することを目的とする。
多数の区画のチャネル当りのオン電流を均一化し、オン
電圧を比較的低い値に均一化するとともに、オン電流が
均一化されることによりターンオン損失の低減化及びタ
ーンオフ特性及び可制御耐量が改善されたチャネル構造
を有する半導体素子を提供することを目的とする。
【００１２】
【課題を解決するための手段】半導体単結晶の｛１１
１｝面にゲート領域で囲まれた格子状のチャネルが形成
される場合に、チャネルの長辺が結晶の＜１１２＞方向
にほぼ垂直となるように、好ましくは９０°±１０°と
なるように配設することを特徴とする。
１｝面にゲート領域で囲まれた格子状のチャネルが形成
される場合に、チャネルの長辺が結晶の＜１１２＞方向
にほぼ垂直となるように、好ましくは９０°±１０°と
なるように配設することを特徴とする。
【００１３】従って、本発明の構成は以下に示す通りで
ある。即ち、本発明は、半導体単結晶の｛１１１｝面に
一導電形の制御領域で囲まれるチャネル構造が形成され
る半導体素子において、チャネル構造の実質的な長辺方
向が、｛１１１｝面上において結晶の＜１１２＞方向に
ほぼ垂直となされたことを特徴とするチャネル構造を有
する半導体素子としての構成を有する。
ある。即ち、本発明は、半導体単結晶の｛１１１｝面に
一導電形の制御領域で囲まれるチャネル構造が形成され
る半導体素子において、チャネル構造の実質的な長辺方
向が、｛１１１｝面上において結晶の＜１１２＞方向に
ほぼ垂直となされたことを特徴とするチャネル構造を有
する半導体素子としての構成を有する。
【００１４】或いはまた、チャネル構造の実質的な長辺
方向が結晶の＜１１２＞方向に対して９０°±１０°に
形成されることを特徴とするチャネル構造を有する半導
体素子としての構成を有する。
方向が結晶の＜１１２＞方向に対して９０°±１０°に
形成されることを特徴とするチャネル構造を有する半導
体素子としての構成を有する。
【００１５】或いはまた、前記チャネル構造が放射状に
配設されることを特徴とするチャネル構造を有する半導
体素子としての構成を有する。
配設されることを特徴とするチャネル構造を有する半導
体素子としての構成を有する。
【００１６】或いはまた、チャネル構造を囲み、ゲート
領域に接触するゲート電極の内側の縁の実質的な長辺が
結晶の＜１１２＞方向又は、＜１１２＞方向に対してほ
ぼ垂直になされることを特徴とするチャネル構造を有す
る半導体素子としての構成を有する。
領域に接触するゲート電極の内側の縁の実質的な長辺が
結晶の＜１１２＞方向又は、＜１１２＞方向に対してほ
ぼ垂直になされることを特徴とするチャネル構造を有す
る半導体素子としての構成を有する。
【００１７】
【作用】図１８において、素子区画の放射状配設角度
（図１７の角度θ）が６０°を周期として、第１リン
グ、第２リング及び第３リングのＶＴ（オン電圧）に大
・小の繰り返しが見られる。すなわち角度が０，６０，
１２０，１８０，２４０，３００°付近で素子区画のＶ
Ｔは小さく、そして３０，９０，１５０，２１０，２７
０，３３０°付近ではＶＴが大きい。以上の角度を、単
結晶｛１１１｝面に形成される素子区画の長手結晶方向
で表せば、図１８の横軸に示される結晶方向＜１１２＞
すなわち、（１ハ゛ー１ハ゛ー２）、（２ハ゛ー１１）、（１ハ゛ー
２１ハ゛ー）、（１１２ハ゛ー）、（２１ハ゛ー１ハ゛ー）、（１２
ハ゛ー１）、（１ハ゛ー１ハ゛ー２）の６方向にほぼ一致する場
合のオン電圧が小であって、一方これら６個の結晶方向
それぞれとの傾斜角度が３０°付近でオン電圧が大にな
ることが分かる。なお図１８中の第３リングの場合にお
ける角度１８０°付近のオン電圧は６０，１２０，２４
０，３００°付近のオン電圧よりも大きいが、これは製
造上のばらつきが原因であると推定され、前述のオン電
圧に６０°を周期とする大・小があることを否定するも
のではないと言える。一方格子状のチャネルはその長辺
が、区画の長辺方向に垂直に配置されていることから、
チャネルの長辺が＜１１２＞方向に、ほぼ垂直な場合
に、好ましくは９０°±１０°の場合に、オン電圧は低
いと言える。
（図１７の角度θ）が６０°を周期として、第１リン
グ、第２リング及び第３リングのＶＴ（オン電圧）に大
・小の繰り返しが見られる。すなわち角度が０，６０，
１２０，１８０，２４０，３００°付近で素子区画のＶ
Ｔは小さく、そして３０，９０，１５０，２１０，２７
０，３３０°付近ではＶＴが大きい。以上の角度を、単
結晶｛１１１｝面に形成される素子区画の長手結晶方向
で表せば、図１８の横軸に示される結晶方向＜１１２＞
すなわち、（１ハ゛ー１ハ゛ー２）、（２ハ゛ー１１）、（１ハ゛ー
２１ハ゛ー）、（１１２ハ゛ー）、（２１ハ゛ー１ハ゛ー）、（１２
ハ゛ー１）、（１ハ゛ー１ハ゛ー２）の６方向にほぼ一致する場
合のオン電圧が小であって、一方これら６個の結晶方向
それぞれとの傾斜角度が３０°付近でオン電圧が大にな
ることが分かる。なお図１８中の第３リングの場合にお
ける角度１８０°付近のオン電圧は６０，１２０，２４
０，３００°付近のオン電圧よりも大きいが、これは製
造上のばらつきが原因であると推定され、前述のオン電
圧に６０°を周期とする大・小があることを否定するも
のではないと言える。一方格子状のチャネルはその長辺
が、区画の長辺方向に垂直に配置されていることから、
チャネルの長辺が＜１１２＞方向に、ほぼ垂直な場合
に、好ましくは９０°±１０°の場合に、オン電圧は低
いと言える。
【００１８】このような実験結果の理論的な解明は未だ
である。しかし、Peter Vossによる、"OBSERVATION OF
THE INITIAL PHASES OF THYRISTOR TURN-ON",Solid Sta
te Electronics, 1974, Vol.17, pp. 879-880 と題する
論文において、通常サイリスタをシリコン半導体単結晶
の｛１１１｝面に製作した場合のターンオン初期には、
リング状の補助サイリスタの〔１２バー１〕〔２バー１
１〕〔１１２バー〕方向にオン電流が集中することが観
測されている。
である。しかし、Peter Vossによる、"OBSERVATION OF
THE INITIAL PHASES OF THYRISTOR TURN-ON",Solid Sta
te Electronics, 1974, Vol.17, pp. 879-880 と題する
論文において、通常サイリスタをシリコン半導体単結晶
の｛１１１｝面に製作した場合のターンオン初期には、
リング状の補助サイリスタの〔１２バー１〕〔２バー１
１〕〔１１２バー〕方向にオン電流が集中することが観
測されている。
【００１９】これらのことから、ＳＩサイリスタ等のチ
ャネル構造を有する場合には、チャネルの長辺方向が、
＜１１２＞方向にほぼ垂直な場合に、オン電流はチャネ
ル全体に一様に分布することにより、オン電圧が低いこ
とが考えられる。
ャネル構造を有する場合には、チャネルの長辺方向が、
＜１１２＞方向にほぼ垂直な場合に、オン電流はチャネ
ル全体に一様に分布することにより、オン電圧が低いこ
とが考えられる。
【００２０】以上の実験結果に基づいて、全ての区画の
チャネルをその長辺が＜１１２＞方向にほぼ垂直となる
ように配置することによって、各区画のオン電圧は、低
くなり、しかも均一化され易くなる。
チャネルをその長辺が＜１１２＞方向にほぼ垂直となる
ように配置することによって、各区画のオン電圧は、低
くなり、しかも均一化され易くなる。
【００２１】
【実施例】(実施例１)ＳＩサイリスタ等のチャネル構造
を有する半導体素子の区画が、リング上に放射状に配設
される場合に、チャネルの長辺を図１に示されるよう
に、結晶の＜１１２＞方向にほぼ垂直となるように配置
する。図１の配設は６回対称であるから、素子全体のチ
ャネルの配置は全てその長辺が＜１１２＞方向に垂直と
なる。図１には１つのリングを示してあるが、これを同
心円の多重リングとすることにより、素子の大面積化が
可能となる。
を有する半導体素子の区画が、リング上に放射状に配設
される場合に、チャネルの長辺を図１に示されるよう
に、結晶の＜１１２＞方向にほぼ垂直となるように配置
する。図１の配設は６回対称であるから、素子全体のチ
ャネルの配置は全てその長辺が＜１１２＞方向に垂直と
なる。図１には１つのリングを示してあるが、これを同
心円の多重リングとすることにより、素子の大面積化が
可能となる。
【００２２】(実施例２)ＳＩサイリスタ等のチャネル構
造を有する半導体素子の区画のゲート電極の縁の長辺が
図２に示されるように、結晶の＜１１２＞方向であっ
て、チャネルの長辺が＜１１２＞方向にほぼ垂直となる
ように配置する。図２の配設は６回対称であるから、素
子全体のチャネルの配置は全てその長辺が＜１１２＞方
向ほぼ垂直になる。
造を有する半導体素子の区画のゲート電極の縁の長辺が
図２に示されるように、結晶の＜１１２＞方向であっ
て、チャネルの長辺が＜１１２＞方向にほぼ垂直となる
ように配置する。図２の配設は６回対称であるから、素
子全体のチャネルの配置は全てその長辺が＜１１２＞方
向ほぼ垂直になる。
【００２３】(実施例３)ＳＩサイリスタ等のチャネル構
造を有する半導体素子のチャネルの長辺が図３に示され
るように、＜１１２＞方向にほぼ垂直であって、素子の
区画の、ゲート電極の縁の長辺とほぼ平行であることを
特徴とする。
造を有する半導体素子のチャネルの長辺が図３に示され
るように、＜１１２＞方向にほぼ垂直であって、素子の
区画の、ゲート電極の縁の長辺とほぼ平行であることを
特徴とする。
【００２４】本発明によるチャネル構造を有する半導体
素子の特徴は多くのデバイスにおいて適用可能である。
即ち、本発明はチャネル構造の形成に特徴を有し、オン
電圧の均一化等が図れることからチャネル構造を有する
半導体素子であれば同様にその有効性が期待できる。以
下にその代表的な構造例を示す。即ち、埋込みゲートＳ
Ｉサイリスタ, 平面ゲートＳＩサイリスタ, 埋込みゲー
トＧＴＯ, ビームベースサイリスタ, ビームゲートサイ
リスタ, ダブルゲートＳＩサイリスタ, ダブルゲートＧ
ＴＯ, 埋込みゲートＳＩＴ, 埋込みゲート構造を有する
バイポーラトランジスタ等においても同様に適用され、
有効である。以下、図４乃至図１５に本発明によるチャ
ネル構造を有する半導体素子のチャネル近傍の模式的構
造図或いはダブルゲート素子の模式的構造図の例を示
す。
素子の特徴は多くのデバイスにおいて適用可能である。
即ち、本発明はチャネル構造の形成に特徴を有し、オン
電圧の均一化等が図れることからチャネル構造を有する
半導体素子であれば同様にその有効性が期待できる。以
下にその代表的な構造例を示す。即ち、埋込みゲートＳ
Ｉサイリスタ, 平面ゲートＳＩサイリスタ, 埋込みゲー
トＧＴＯ, ビームベースサイリスタ, ビームゲートサイ
リスタ, ダブルゲートＳＩサイリスタ, ダブルゲートＧ
ＴＯ, 埋込みゲートＳＩＴ, 埋込みゲート構造を有する
バイポーラトランジスタ等においても同様に適用され、
有効である。以下、図４乃至図１５に本発明によるチャ
ネル構造を有する半導体素子のチャネル近傍の模式的構
造図或いはダブルゲート素子の模式的構造図の例を示
す。
【００２５】(構造例１)図４は埋込みゲートＳＩサイリ
スタ (もしくはＳＩＴ) の一区画分の模式的構造図であ
り、図１乃至図３等と対応している。｛１１１｝面に対
して、＜１１２＞方向に一区画分の長手方向が配置さ
れ、各チャネルは＜１１２＞方向に対して実質的にほぼ
垂直に配置されている。
スタ (もしくはＳＩＴ) の一区画分の模式的構造図であ
り、図１乃至図３等と対応している。｛１１１｝面に対
して、＜１１２＞方向に一区画分の長手方向が配置さ
れ、各チャネルは＜１１２＞方向に対して実質的にほぼ
垂直に配置されている。
【００２６】図４において７はＳＩサイリスタのカソー
ド領域もしくはＳＩＴのソース領域であり、３は同様に
ＳＩサイリスタのアノード領域もしくはＳＩＴのドレイ
ン領域である。５は制御 (ゲート) 領域, ６はｎ形領
域, ８はチャネル領域, ２は高抵抗層領域である。｛１
１１｝面上において、チャネル領域８の長手方向は＜１
１２＞方向に９０°±１０°内に形成され、ゲート電極
の実質的な長手方向は、＜１１２＞方向に配置され、チ
ャネル領域８の長手方向と実質的に垂直になされてい
る。尚、図４においてはカソード (ソース) 電極, ゲー
ト電極, アノード（ドレイン）電極については省略して
いる。
ド領域もしくはＳＩＴのソース領域であり、３は同様に
ＳＩサイリスタのアノード領域もしくはＳＩＴのドレイ
ン領域である。５は制御 (ゲート) 領域, ６はｎ形領
域, ８はチャネル領域, ２は高抵抗層領域である。｛１
１１｝面上において、チャネル領域８の長手方向は＜１
１２＞方向に９０°±１０°内に形成され、ゲート電極
の実質的な長手方向は、＜１１２＞方向に配置され、チ
ャネル領域８の長手方向と実質的に垂直になされてい
る。尚、図４においてはカソード (ソース) 電極, ゲー
ト電極, アノード（ドレイン）電極については省略して
いる。
【００２７】(構造例２)図５は埋込みゲートＧＴＯ (も
しくはバイポーラトランジスタ) の一構造例を示し、一
区画分の模式的構造図である。平面的な配置パターンは
図１乃至図３等と同様に対応している。
しくはバイポーラトランジスタ) の一構造例を示し、一
区画分の模式的構造図である。平面的な配置パターンは
図１乃至図３等と同様に対応している。
【００２８】図５の構造的特徴は、ｐベース層５０中に
ｐ+ ゲート領域５が埋込まれている点である。チャネル
領域８は図４と同様に形成されており、その長手方向は
＜１１２＞方向に対して実質的に垂直 (９０°±１０°
内) である。領域３はＧＴＯのアノード領域もしくはバ
イポーラトランジスタのコレクタ領域として働き、領域
７はＧＴＯのカソード領域もしくはバイポーラトランジ
スタのエミッタ領域として働く。各電極については省略
してある。
ｐ+ ゲート領域５が埋込まれている点である。チャネル
領域８は図４と同様に形成されており、その長手方向は
＜１１２＞方向に対して実質的に垂直 (９０°±１０°
内) である。領域３はＧＴＯのアノード領域もしくはバ
イポーラトランジスタのコレクタ領域として働き、領域
７はＧＴＯのカソード領域もしくはバイポーラトランジ
スタのエミッタ領域として働く。各電極については省略
してある。
【００２９】(構造例３)図６の構造はビームベース（ゲ
ート）サイリスタもしくはビームベース（ゲート）トラ
ンジスタの一区画分の模式的構造図である。図６の構造
的特徴はｐベース層５０に接してｐ+ ゲート領域５がビ
ームベース（ゲート）状に配置されている点である。
｛１１１｝面上においてチャネル領域８の長手方向は＜
１１２＞方向に実質的に垂直である。７はサイリスタの
カソード領域もしくはトランジスタのエミッタ領域とし
て働き、３はサイリスタのアノード領域もしくはトラン
ジスタのコレクタ領域として働く。各電極については省
略してある。
ート）サイリスタもしくはビームベース（ゲート）トラ
ンジスタの一区画分の模式的構造図である。図６の構造
的特徴はｐベース層５０に接してｐ+ ゲート領域５がビ
ームベース（ゲート）状に配置されている点である。
｛１１１｝面上においてチャネル領域８の長手方向は＜
１１２＞方向に実質的に垂直である。７はサイリスタの
カソード領域もしくはトランジスタのエミッタ領域とし
て働き、３はサイリスタのアノード領域もしくはトラン
ジスタのコレクタ領域として働く。各電極については省
略してある。
【００３０】(構造例４)図７は図６と同様のビームベー
ス（ゲート）サイリスタもしくはビームベース（ゲー
ト）トランジスタの一区画分の模式的構造図である。図
７の構造的特徴はｐベース層５０とｎカソード（エミッ
タ）７との間にｐベース層５０に接してｐ+ ビームベー
ス（ゲート）５が配置されている点である。チャネル領
域８の長手方向は｛１１１｝面上において＜１１２＞方
向に対して実質的に垂直である。
ス（ゲート）サイリスタもしくはビームベース（ゲー
ト）トランジスタの一区画分の模式的構造図である。図
７の構造的特徴はｐベース層５０とｎカソード（エミッ
タ）７との間にｐベース層５０に接してｐ+ ビームベー
ス（ゲート）５が配置されている点である。チャネル領
域８の長手方向は｛１１１｝面上において＜１１２＞方
向に対して実質的に垂直である。
【００３１】(構造例５）図８はビームベース（ゲー
ト）サイリスタもしくはビームベース（ゲート）トラン
ジスタの一区画分の模式的構造図を示す。図８の構造的
特徴は、ベース層５０の厚さとビーム状のｐ+ ゲート５
の厚さがほぼ等しく、かつ板状に形成されている点と、
ベース層５０はｐ- 層として形成され、実質的なチャネ
ル領域８を形成している点である。６はｎ形領域であ
る。３はサイリスタのアノード領域もしくはトランジス
タのコレクタ領域であり、７はサイリスタのカソード領
域もしくはトランジスタのソース領域である。図８の構
造において、チャネル領域８の長手方向は｛１１１｝面
上において＜１１２＞方向に対して実質的に垂直であ
る。
ト）サイリスタもしくはビームベース（ゲート）トラン
ジスタの一区画分の模式的構造図を示す。図８の構造的
特徴は、ベース層５０の厚さとビーム状のｐ+ ゲート５
の厚さがほぼ等しく、かつ板状に形成されている点と、
ベース層５０はｐ- 層として形成され、実質的なチャネ
ル領域８を形成している点である。６はｎ形領域であ
る。３はサイリスタのアノード領域もしくはトランジス
タのコレクタ領域であり、７はサイリスタのカソード領
域もしくはトランジスタのソース領域である。図８の構
造において、チャネル領域８の長手方向は｛１１１｝面
上において＜１１２＞方向に対して実質的に垂直であ
る。
【００３２】(構造例６)図９は本発明のチャネル構造を
有する半導体素子として、プレーナ構造のＳＩサイリス
タもしくはＳＩＴの模式的構造図を示す。図９におい
て、３はアノード領域もしくはドレイン領域，２は高抵
抗層領域，５はｐ+ ゲート領域，８はｎ-チャネル領
域，７はｎ+ カソード領域である。チャネル領域８の長
手方向は｛１１１｝面上において＜１１２＞方向に対し
て実質的に垂直（９０°±１０°内）に形成されてい
る。
有する半導体素子として、プレーナ構造のＳＩサイリス
タもしくはＳＩＴの模式的構造図を示す。図９におい
て、３はアノード領域もしくはドレイン領域，２は高抵
抗層領域，５はｐ+ ゲート領域，８はｎ-チャネル領
域，７はｎ+ カソード領域である。チャネル領域８の長
手方向は｛１１１｝面上において＜１１２＞方向に対し
て実質的に垂直（９０°±１０°内）に形成されてい
る。
【００３３】(構造例７)図１０はプレーナ構造のＳＩサ
イリスタもしくはＳＩＴの別の模式的構造例を示す。チ
ャネル領域８がｐ- 層として形成されている点が図９と
異なる。同様にチャネル領域８の長手方向は｛１１１｝
面上において＜１１２＞方向に対して実質的に垂直（９
０°±１０°内）に形成されている。
イリスタもしくはＳＩＴの別の模式的構造例を示す。チ
ャネル領域８がｐ- 層として形成されている点が図９と
異なる。同様にチャネル領域８の長手方向は｛１１１｝
面上において＜１１２＞方向に対して実質的に垂直（９
０°±１０°内）に形成されている。
【００３４】(構造例８)図１１は本発明のチャネル構造
を有する半導体素子としてプレーナ構造のビームベース
（ゲート）ＧＴＯもしくはビームベース（ゲート）トラ
ンジスタの模式的構造図を示す。図１１の構造的特徴
は、ベース層５０の表面において、ビーム状のベース
（ゲート）構造（ｐ+ 領域）５が形成されている点であ
る。２は高抵抗層であり、３はアノード領域もしくはコ
レクタ領域、７はカソード領域もしくはエミッタ領域で
ある。ｐ+ ゲート５に挟まれた領域にチャネル領域８が
形成されている。図１１においても、チャネル領域８の
長手方向は｛１１１｝面上において＜１１２＞方向に実
質的に垂直（９０°±１０°）に配置されている。
を有する半導体素子としてプレーナ構造のビームベース
（ゲート）ＧＴＯもしくはビームベース（ゲート）トラ
ンジスタの模式的構造図を示す。図１１の構造的特徴
は、ベース層５０の表面において、ビーム状のベース
（ゲート）構造（ｐ+ 領域）５が形成されている点であ
る。２は高抵抗層であり、３はアノード領域もしくはコ
レクタ領域、７はカソード領域もしくはエミッタ領域で
ある。ｐ+ ゲート５に挟まれた領域にチャネル領域８が
形成されている。図１１においても、チャネル領域８の
長手方向は｛１１１｝面上において＜１１２＞方向に実
質的に垂直（９０°±１０°）に配置されている。
【００３５】(構造例９)図１２は本発明のチャネル構造
を有する半導体素子として、ダブルゲート構造のＳＩサ
イリスタの一区画分の模式的構造図である。図１２にお
いて５１は第１ゲート領域，５２は第２ゲート領域を示
し、８１は第１チャネル領域，８２は第２チャネル領域
を示す。３はアノード領域，７はカソード領域，２は高
抵抗層領域を示す。図１２の構造においては、第１ゲー
ト領域５１及び第２ゲート領域５２はともにほぼ平行に
埋込まれて形成されており、従って、第１チャネル領域
８１及び第２チャネル領域８２も実質的に対向してお
り、ほぼ平行に形成されている。第１チャネル領域，第
２チャネル領域の長手方向は、｛１１１｝面上において
＜１１２＞方向に対して実質的に垂直になるように配置
されている。ダブルゲート構造は図１２の構造に限定さ
れるわけではなく、第１のゲートがプレーナ構造，第２
のゲートが埋込みゲート構造であってもよく，或いはま
たその逆の構造であってもよい。更にまた、両ゲートと
もにプレーナ構造として形成されていてもよい。本発明
のチャネル構造を有する半導体素子の例としては、第１
チャネル領域もしくは第２チャネル領域のいずれか一方
がその長手方向において｛１１１｝面上＜１１２＞方向
にほぼ垂直に形成されていてもよい。
を有する半導体素子として、ダブルゲート構造のＳＩサ
イリスタの一区画分の模式的構造図である。図１２にお
いて５１は第１ゲート領域，５２は第２ゲート領域を示
し、８１は第１チャネル領域，８２は第２チャネル領域
を示す。３はアノード領域，７はカソード領域，２は高
抵抗層領域を示す。図１２の構造においては、第１ゲー
ト領域５１及び第２ゲート領域５２はともにほぼ平行に
埋込まれて形成されており、従って、第１チャネル領域
８１及び第２チャネル領域８２も実質的に対向してお
り、ほぼ平行に形成されている。第１チャネル領域，第
２チャネル領域の長手方向は、｛１１１｝面上において
＜１１２＞方向に対して実質的に垂直になるように配置
されている。ダブルゲート構造は図１２の構造に限定さ
れるわけではなく、第１のゲートがプレーナ構造，第２
のゲートが埋込みゲート構造であってもよく，或いはま
たその逆の構造であってもよい。更にまた、両ゲートと
もにプレーナ構造として形成されていてもよい。本発明
のチャネル構造を有する半導体素子の例としては、第１
チャネル領域もしくは第２チャネル領域のいずれか一方
がその長手方向において｛１１１｝面上＜１１２＞方向
にほぼ垂直に形成されていてもよい。
【００３６】(構造例10）図１３は第１のゲートがプレ
ーナ構造，第２のゲートが埋込み構造のダブルゲートＳ
Ｉサイリスタの一区画分の模式的構造図を示す。７はｎ
+ カソード領域，５１は第１のゲート領域，８１は第１
のチャネル領域を示す。２はｎ- 高抵抗層である。３は
アノード領域，５２は第２のゲート領域，８２は第２の
チャネル領域を示す。第２のゲート領域５２はｐアノー
ド領域３中に埋込まれていると考えることができる。図
１３においても、第１のチャネル領域８１及び，第２の
チャネル領域８２は対向しており、その長手方向は、
｛１１１｝面上において実質的に＜１１２＞方向にほぼ
垂直になされている。第２ゲート領域５２に対するゲー
ト電極はアノード側主表面に形成してもよく、或いはま
たカソード側主表面に形成してもよい。
ーナ構造，第２のゲートが埋込み構造のダブルゲートＳ
Ｉサイリスタの一区画分の模式的構造図を示す。７はｎ
+ カソード領域，５１は第１のゲート領域，８１は第１
のチャネル領域を示す。２はｎ- 高抵抗層である。３は
アノード領域，５２は第２のゲート領域，８２は第２の
チャネル領域を示す。第２のゲート領域５２はｐアノー
ド領域３中に埋込まれていると考えることができる。図
１３においても、第１のチャネル領域８１及び，第２の
チャネル領域８２は対向しており、その長手方向は、
｛１１１｝面上において実質的に＜１１２＞方向にほぼ
垂直になされている。第２ゲート領域５２に対するゲー
ト電極はアノード側主表面に形成してもよく、或いはま
たカソード側主表面に形成してもよい。
【００３７】(構造例11）図１４は第１のゲートが埋込
みゲートＧＴＯ構造，第２のゲートが埋込みゲートのＳ
Ｉゲート構造を有するサイリスタの一区画分の模式的構
造図を示す。５３は第１ベース層（ｐ）であり、ｐ+ 第
１ゲート領域５１がＰベース層５３中に埋込まれてい
る。７はカソード領域，２はｎ- 高抵抗層である。５２
はｎ+ 第２ゲート領域であり、アノード領域３中に埋込
まれている。図１４の構造はダブルゲート構造の埋込み
ゲートＧＴＯと考えることができる。図１４において第
１のチャネル領域８１及び第２のチャネル領域８２は互
いに対向しており、その長手方向は｛１１１｝面上にお
いて、＜１１２＞方向に対して実質的に垂直となるよう
に配置されている。
みゲートＧＴＯ構造，第２のゲートが埋込みゲートのＳ
Ｉゲート構造を有するサイリスタの一区画分の模式的構
造図を示す。５３は第１ベース層（ｐ）であり、ｐ+ 第
１ゲート領域５１がＰベース層５３中に埋込まれてい
る。７はカソード領域，２はｎ- 高抵抗層である。５２
はｎ+ 第２ゲート領域であり、アノード領域３中に埋込
まれている。図１４の構造はダブルゲート構造の埋込み
ゲートＧＴＯと考えることができる。図１４において第
１のチャネル領域８１及び第２のチャネル領域８２は互
いに対向しており、その長手方向は｛１１１｝面上にお
いて、＜１１２＞方向に対して実質的に垂直となるよう
に配置されている。
【００３８】(構造例12）図１５は第１ゲートがプレー
ナ構造のビームベース（ゲート）構造，第２ゲートが板
状の埋込み構造のビームベース（ゲート）構造を有する
サイリスタの一区画分の模式的構造図である。図１５に
おいて、５３は第１ベース層（ｐ- ）であり、５４は第
２ベース層（ｎ- ）を示す。５１は第１ゲート領域であ
り、第１ベース層５３とほぼ同じ厚さを有し、ビームゲ
ート状に形成されている。５２は第２ゲート領域であ
り、第２ベース層５４とほぼ同じ厚さを有し、同じくビ
ームゲート状に埋込まれている。図１５の構造は第１ベ
ース，第２ベースを有するダブルベース構造のサイリス
タと考えることもできる。８１は第１ゲート領域５１で
挟まれた第１のチャネル領域であり、８２は第２ゲート
領域５２に挟まれた第２のチャネル領域である。これら
の第１及び第２のチャネル領域８１，８２は互いに対向
しており、その長手方向は｛１１１｝面上において＜１
１２＞方向に実質的に垂直に配置されている。
ナ構造のビームベース（ゲート）構造，第２ゲートが板
状の埋込み構造のビームベース（ゲート）構造を有する
サイリスタの一区画分の模式的構造図である。図１５に
おいて、５３は第１ベース層（ｐ- ）であり、５４は第
２ベース層（ｎ- ）を示す。５１は第１ゲート領域であ
り、第１ベース層５３とほぼ同じ厚さを有し、ビームゲ
ート状に形成されている。５２は第２ゲート領域であ
り、第２ベース層５４とほぼ同じ厚さを有し、同じくビ
ームゲート状に埋込まれている。図１５の構造は第１ベ
ース，第２ベースを有するダブルベース構造のサイリス
タと考えることもできる。８１は第１ゲート領域５１で
挟まれた第１のチャネル領域であり、８２は第２ゲート
領域５２に挟まれた第２のチャネル領域である。これら
の第１及び第２のチャネル領域８１，８２は互いに対向
しており、その長手方向は｛１１１｝面上において＜１
１２＞方向に実質的に垂直に配置されている。
【００３９】
【発明の効果】チャネル構造を有する半導体素子を構成
する多数の区画のチャネル当りのオン電流が、均一に分
布する効果により次の素子特性の改善が期待される。
する多数の区画のチャネル当りのオン電流が、均一に分
布する効果により次の素子特性の改善が期待される。
【００４０】(1) 区画毎のオン電圧が、低い値に揃いや
すくなり、ひいては素子全体のオン電圧の低減化が可能
となる。
すくなり、ひいては素子全体のオン電圧の低減化が可能
となる。
【００４１】(2) ターンオンが早くなると共に、ターン
オン損失の低減化が図れる。
オン損失の低減化が図れる。
【００４２】(3) 各区画のオン電流が均一化されること
により、ターンオフ動作が揃いやすくなり、素子全体の
ターンオフ特性及び可制御耐量の改善を図れる。
により、ターンオフ動作が揃いやすくなり、素子全体の
ターンオフ特性及び可制御耐量の改善を図れる。
【００４３】本発明はチャネルの配置設計を変えること
であって、従来の製造技術で製作可能である。
であって、従来の製造技術で製作可能である。
【図１】本発明の第１の実施例としてのチャネル構造を
有する半導体素子の区画及びチャネルの配設構造を示す
平面的模式図
有する半導体素子の区画及びチャネルの配設構造を示す
平面的模式図
【図２】本発明の第２の実施例としてのチャネル構造を
有する半導体素子の区画及びチャネルの配設構造を示す
平面的模式図
有する半導体素子の区画及びチャネルの配設構造を示す
平面的模式図
【図３】本発明の第３の実施例としてのチャネル構造を
有する半導体素子の区画及びチャネルの配設構造を示す
平面的模式図
有する半導体素子の区画及びチャネルの配設構造を示す
平面的模式図
【図４】本発明のチャネル構造を有する半導体素子の一
区画分の模式的構造図（構造例１）
区画分の模式的構造図（構造例１）
【図５】本発明のチャネル構造を有する半導体素子の一
区画分の模式的構造図（構造例２）
区画分の模式的構造図（構造例２）
【図６】本発明のチャネル構造を有する半導体素子の一
区画分の模式的構造図（構造例３）
区画分の模式的構造図（構造例３）
【図７】本発明のチャネル構造を有する半導体素子の一
区画分の模式的構造図（構造例４）
区画分の模式的構造図（構造例４）
【図８】本発明のチャネル構造を有する半導体素子の一
区画分の模式的構造図（構造例５）
区画分の模式的構造図（構造例５）
【図９】本発明のチャネル構造を有する半導体素子の一
区画分の模式的構造図（構造例６）
区画分の模式的構造図（構造例６）
【図10】本発明のチャネル構造を有する半導体素子の一
区画分の模式的構造図（構造例７）
区画分の模式的構造図（構造例７）
【図11】本発明のチャネル構造を有する半導体素子の一
区画分の模式的構造図（構造例８）
区画分の模式的構造図（構造例８）
【図12】本発明のチャネル構造を有する半導体素子の一
区画分の模式的構造図（構造例９）
区画分の模式的構造図（構造例９）
【図13】本発明のチャネル構造を有する半導体素子の一
区画分の模式的構造図（構造例10）
区画分の模式的構造図（構造例10）
【図14】本発明のチャネル構造を有する半導体素子の一
区画分の模式的構造図（構造例11）
区画分の模式的構造図（構造例11）
【図15】本発明のチャネル構造を有する半導体素子の一
区画分の模式的構造図（構造例12）
区画分の模式的構造図（構造例12）
【図16】従来のＳＩサイリスタの一区画分の断面斜視図
【図17】図１６の区画とチャネルの配設構造の平面図
(従来例)
(従来例)
【図18】図１７の素子の各区画のオン電圧分布例
２ 高抵抗層領域 (ｎ- )(基板) ３ アノード領域 (ドレイン領域)(コレクタ領域) ４ バッファ領域 ５ ゲート領域 (ｐ型) ６ ｎ形領域 ７ カソード領域 (ソース領域)(エミッタ領域) ８ チャネル領域 ９ アノード電極 10 ゲート電極 11 カソード電極 30 ｐ- 層 50 ベース層 51 第１ゲート領域 52 第２ゲート領域 53 第１ベース層 54 第２ベース層 81 第１チャネル領域 82 第２チャネル領域
Claims (5)
- 【請求項１】 半導体単結晶の｛１１１｝面に一導電形
の制御領域で囲まれるチャネル構造が形成される半導体
素子において、チャネル構造の実質的な長辺方向が、
｛１１１｝面上において結晶の＜１１２＞方向にほぼ垂
直となされたことを特徴とするチャネル構造を有する半
導体素子。 - 【請求項２】 チャネル構造の実質的な長辺方向が結晶
の＜１１２＞方向に対して９０°±１０°に形成される
ことを特徴とする請求項１記載のチャネル構造を有する
半導体素子。 - 【請求項３】 前記チャネル構造が放射状に配設される
ことを特徴とする請求項１もしくは２の内、いずれか１
項記載のチャネル構造を有する半導体素子。 - 【請求項４】チャネル構造を囲み、制御領域に接触する
制御電極の内側の縁の実質的な長辺が結晶の＜１１２＞
方向になされることを特徴とする請求項１もしくは２の
内、いずれか１項記載のチャネル構造を有する半導体素
子。 - 【請求項５】チャネル構造を囲み、制御領域に接触する
制御電極の内側の縁の実質的な長辺が結晶の＜１１２＞
方向に対してほぼ垂直になされることを特徴とする請求
項１もしくは２の内、いずれか１項記載のチャネル構造
を有する半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16542292A JP2866531B2 (ja) | 1992-06-01 | 1992-06-01 | チャネル構造を有する半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16542292A JP2866531B2 (ja) | 1992-06-01 | 1992-06-01 | チャネル構造を有する半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05335552A JPH05335552A (ja) | 1993-12-17 |
| JP2866531B2 true JP2866531B2 (ja) | 1999-03-08 |
Family
ID=15812127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16542292A Expired - Fee Related JP2866531B2 (ja) | 1992-06-01 | 1992-06-01 | チャネル構造を有する半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2866531B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003101031A (ja) * | 2001-09-25 | 2003-04-04 | Ricoh Co Ltd | 能動素子及びそれを有する表示素子 |
-
1992
- 1992-06-01 JP JP16542292A patent/JP2866531B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05335552A (ja) | 1993-12-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |