JP2764830B2 - ゲートターンオフサイリスタ - Google Patents
ゲートターンオフサイリスタInfo
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- JP2764830B2 JP2764830B2 JP1237119A JP23711989A JP2764830B2 JP 2764830 B2 JP2764830 B2 JP 2764830B2 JP 1237119 A JP1237119 A JP 1237119A JP 23711989 A JP23711989 A JP 23711989A JP 2764830 B2 JP2764830 B2 JP 2764830B2
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- anode
- circuit layer
- circuit
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ゲートターンオフサイリスタ（以下、GTO
という）に係り、とくに、pnipn構造のGTOに適用して好
適なアノード短絡構造を備えたGTOに関する。
という）に係り、とくに、pnipn構造のGTOに適用して好
適なアノード短絡構造を備えたGTOに関する。
［従来の技術］ 一般に、pnipn構造は、pnpn構造に比較して、ｎベー
ス層の厚さを小さくすることができるので、高耐圧GTO
の高速化を行なうことができ、オン電圧の低減を行うこ
とができる点で有効である。しかし、このpnipn構造に
アノード短絡構造を併用すると、この併用構造を備えた
GTOは、pnpn構造の場合よりも、その短絡抵抗が小さく
なるため、GTOのトリガに要するゲート電流が増大する
という問題点を生じる。
ス層の厚さを小さくすることができるので、高耐圧GTO
の高速化を行なうことができ、オン電圧の低減を行うこ
とができる点で有効である。しかし、このpnipn構造に
アノード短絡構造を併用すると、この併用構造を備えた
GTOは、pnpn構造の場合よりも、その短絡抵抗が小さく
なるため、GTOのトリガに要するゲート電流が増大する
という問題点を生じる。
このような問題点を解決することのできるアノード短
絡構造の従来技術として、例えば、特開昭62−186563号
公報等に記載された技術が知られている。
絡構造の従来技術として、例えば、特開昭62−186563号
公報等に記載された技術が知られている。
この従来技術は、アノード短絡構造を同心円状のパタ
ーン構造とするものである。
ーン構造とするものである。
また、このような構造のアノード短絡構造のpnipn構
造への適用方法に関する従来技術として、例えば、「ピ
ーシーアイエム'88プロシーディング 第125項〜第133
項」（PCIM'88・PROCEEDING P125〜P133）等に記載さ
れた技術が知られている。
造への適用方法に関する従来技術として、例えば、「ピ
ーシーアイエム'88プロシーディング 第125項〜第133
項」（PCIM'88・PROCEEDING P125〜P133）等に記載さ
れた技術が知られている。
この従来技術は、リング状のアノード短絡層が、細長
い短冊状のｎエミッタのアノード側投影部の中央部を通
るように配置したものである。
い短冊状のｎエミッタのアノード側投影部の中央部を通
るように配置したものである。
［発明が解決しようとする課題］ 前記従来技術は、多数のｎエミッタを、放射状に、か
つ、複数のリング状に配列した大容量のGTOに適用する
と、各ｎエミッタにより構成される単位GTO素子のスイ
ッチング動作の均一化のため、各配列リング毎のリング
状アノード短絡層の、アノード短絡の強さ（以下、短絡
度という）の調整が必要な場合、配列リング相互間でキ
ャリアの流れ込みがあるため、リング状アノード短絡層
の短絡度が変化し、あるリングのキャリアの状態が変化
すると、他のリングに前記変化の影響を与え、その動作
を変化させるので、アノード短絡構造を設計することが
難しく、スイツチング動作の均一化が困難であるという
問題点を有するようになる。
つ、複数のリング状に配列した大容量のGTOに適用する
と、各ｎエミッタにより構成される単位GTO素子のスイ
ッチング動作の均一化のため、各配列リング毎のリング
状アノード短絡層の、アノード短絡の強さ（以下、短絡
度という）の調整が必要な場合、配列リング相互間でキ
ャリアの流れ込みがあるため、リング状アノード短絡層
の短絡度が変化し、あるリングのキャリアの状態が変化
すると、他のリングに前記変化の影響を与え、その動作
を変化させるので、アノード短絡構造を設計することが
難しく、スイツチング動作の均一化が困難であるという
問題点を有するようになる。
本発明の目的は、前記従来技術の問題点を解決し、pn
ipn構造を有する大容量のGTOに適用して、GTOのスイッ
チング動作を向上させることのできるアノード短絡構造
を提供することにあり、このような、アノード短絡構造
を備えたGTOを提供することにある。
ipn構造を有する大容量のGTOに適用して、GTOのスイッ
チング動作を向上させることのできるアノード短絡構造
を提供することにあり、このような、アノード短絡構造
を備えたGTOを提供することにある。
［課題を解決するための手段］ 本発明によれば前記目的は、同心円状のアノード短絡
層を、カソード側エミッタ層のリングとリングとの間の
領域をアノード側に投影した部分の全体に形成された同
心円状の短絡層と、カソード側エミッタ層のアノード側
への投影部分内に部分的に形成された短絡層とを備える
ことにより達成される。
層を、カソード側エミッタ層のリングとリングとの間の
領域をアノード側に投影した部分の全体に形成された同
心円状の短絡層と、カソード側エミッタ層のアノード側
への投影部分内に部分的に形成された短絡層とを備える
ことにより達成される。
［作 用］ 多数のｎエミッタによる１つの配列リングから隣り合
う他の配列リングの方向へ流れ出したキャリアは、他の
配列リングの導通領域へ到達する前に、両配列リングの
間に形成されているアノード短絡層から排出されるの
で、他の配列リングの動作に干渉することがない。
う他の配列リングの方向へ流れ出したキャリアは、他の
配列リングの導通領域へ到達する前に、両配列リングの
間に形成されているアノード短絡層から排出されるの
で、他の配列リングの動作に干渉することがない。
従って、１つの配列リングのリング状アノード短絡層
の構造が、他の配列リングの動作に影響をあたえること
を防止することができる。
の構造が、他の配列リングの動作に影響をあたえること
を防止することができる。
また、カソード側エミッタ層のアノード側への投影部
に部分的に短絡層が設けられ、これにより、前述のよう
なカソード側エミッタ層の各リング間の短絡層の作用に
よる各リングの短絡度（短絡の強さ）を独立に設計する
ことを可能にすることができ、各単位GTOの動作を均一
化することができる。
に部分的に短絡層が設けられ、これにより、前述のよう
なカソード側エミッタ層の各リング間の短絡層の作用に
よる各リングの短絡度（短絡の強さ）を独立に設計する
ことを可能にすることができ、各単位GTOの動作を均一
化することができる。
［実施例］ 以下、本発明によるGTOの実施例を図面により詳細に
説明する。
説明する。
第１図は本発明の実施例のカソード側の平面図、第２
図（ａ）、（ｂ）、（ｃ）は本発明の第１、第２、第３
の実施例の構造を示す断面図である。第１図、第２図に
おいて、１は円型半導体基体、２はｎエミッタ層、３は
ｐベース層、４はｎベース層、５はｎ型のバッファ層、
６はｐエミッタ層、10〜12はｎ型のアノード短絡層であ
る。
図（ａ）、（ｂ）、（ｃ）は本発明の第１、第２、第３
の実施例の構造を示す断面図である。第１図、第２図に
おいて、１は円型半導体基体、２はｎエミッタ層、３は
ｐベース層、４はｎベース層、５はｎ型のバッファ層、
６はｐエミッタ層、10〜12はｎ型のアノード短絡層であ
る。
本発明によるGTOは、第１図に示すように、円型半導
体基体１に、細長い短冊状の多数のｎエミッタ層２が、
放射状、かつ、３重の同心円状リングになるように配列
されて構成されている。そして、第１図に斜線を施して
示したリング状の部分、すなわち、ｎエミッタ層２によ
る配列リングの間の領域をアノード側へ投影した部分に
は、ｎ型のアノード短絡層が形成されている。
体基体１に、細長い短冊状の多数のｎエミッタ層２が、
放射状、かつ、３重の同心円状リングになるように配列
されて構成されている。そして、第１図に斜線を施して
示したリング状の部分、すなわち、ｎエミッタ層２によ
る配列リングの間の領域をアノード側へ投影した部分に
は、ｎ型のアノード短絡層が形成されている。
このような平面構造を有するpnipn構造のGTOに本発明
を適用した本発明の第１、第２、第３の実施例を示す第
２図（ａ）、（ｂ）、（ｃ）の断面図において、各本発
明の実施例は、複数に分割されたｎエミッタ層２、ｐベ
ース層３、ｎベース層４、ｎ型のバッファ層５、ｐエミ
ッタ層６及びｎ型の各アノード短絡層10〜12により構成
される。
を適用した本発明の第１、第２、第３の実施例を示す第
２図（ａ）、（ｂ）、（ｃ）の断面図において、各本発
明の実施例は、複数に分割されたｎエミッタ層２、ｐベ
ース層３、ｎベース層４、ｎ型のバッファ層５、ｐエミ
ッタ層６及びｎ型の各アノード短絡層10〜12により構成
される。
各アノード短絡層10〜12は、円型半導体基体１の径方
向における、ｎエミッタ２間の領域をアノード側に投影
した部分内、及び、円型半導体基体１の中央部と外周部
に形成されている。
向における、ｎエミッタ２間の領域をアノード側に投影
した部分内、及び、円型半導体基体１の中央部と外周部
に形成されている。
なお、第２図は、図面の簡単化のため、電極及び酸化
膜、シリコンゴム等の表面保護膜の図示を省略してい
る。
膜、シリコンゴム等の表面保護膜の図示を省略してい
る。
第２図に示す本発明の複数の実施例は、円型半導体基
体１の径方向における、ｎエミッタ２間の領域をアノー
ド側に投影した部分内、及び、円型半導体基体１の中央
部と外周部に、アノード短絡層10〜12を形成して構成さ
れている。
体１の径方向における、ｎエミッタ２間の領域をアノー
ド側に投影した部分内、及び、円型半導体基体１の中央
部と外周部に、アノード短絡層10〜12を形成して構成さ
れている。
第２図（ａ）に、GTO導通時の各ｎエミッタからのキ
ャリアの流れを摸式的に示しているが、各ｎエミッタ層
２の投影部の外、すなわち、隣接するｎエミッタ層との
間の領域に拡散したキャリアは、アノード短絡層10から
排出されることになり、隣接するｎエミッタ層の直下の
導通領域に流れ込むことがなく、隣接するｎエミッタ層
の動作に影響を与えることがない。
ャリアの流れを摸式的に示しているが、各ｎエミッタ層
２の投影部の外、すなわち、隣接するｎエミッタ層との
間の領域に拡散したキャリアは、アノード短絡層10から
排出されることになり、隣接するｎエミッタ層の直下の
導通領域に流れ込むことがなく、隣接するｎエミッタ層
の動作に影響を与えることがない。
従って、第２図に示す前記本発明の第１、第２、第３
の実施例によれば、大口径のGTO素子において、各単位G
TO素子の動作の均一化を図るために、ｎエミッタの各配
列リング毎に、短絡度の調整を行う場合、１つの配列リ
ングの短絡度が、他の配列リングの動作に影響を与える
ことがないので、各配列リングについて独立にその短絡
度を設計することができ、GTOの設計が容易となり、ま
た、GTOの動作を均一化することが容易となる。
の実施例によれば、大口径のGTO素子において、各単位G
TO素子の動作の均一化を図るために、ｎエミッタの各配
列リング毎に、短絡度の調整を行う場合、１つの配列リ
ングの短絡度が、他の配列リングの動作に影響を与える
ことがないので、各配列リングについて独立にその短絡
度を設計することができ、GTOの設計が容易となり、ま
た、GTOの動作を均一化することが容易となる。
第２図に示すそれぞれの実施例は、動作の均一化のた
め、次のようなパターン上の工夫がなされている。以
下、それぞれの実施例について説明する。
め、次のようなパターン上の工夫がなされている。以
下、それぞれの実施例について説明する。
第２図（ａ）に示す本発明の第１の実施例は、隣接す
るｎエミッタ間（幅ｄ）のみならず、半導体基体１の中
央部及び外周部にもアノード短絡層が設けられている。
そして、中央部のアノード短絡層11の幅d1、外周部のア
ノード短絡層12の幅d2及びｎエミッタ配列リング間の短
絡層の幅ｄは、ｎベース層４内におけるのキャリア拡散
長d3以上の寸法に設定されている。
るｎエミッタ間（幅ｄ）のみならず、半導体基体１の中
央部及び外周部にもアノード短絡層が設けられている。
そして、中央部のアノード短絡層11の幅d1、外周部のア
ノード短絡層12の幅d2及びｎエミッタ配列リング間の短
絡層の幅ｄは、ｎベース層４内におけるのキャリア拡散
長d3以上の寸法に設定されている。
GTOの導通時、キャリアの流れは、図示拡散長d3程
度、横方向に拡がる。そして、アノード短絡層が、キャ
リアの排出効果を発揮することができるのは、ｎエミッ
タ２の端部の直下からキャリア拡散長程度離れた部分ま
でである。
度、横方向に拡がる。そして、アノード短絡層が、キャ
リアの排出効果を発揮することができるのは、ｎエミッ
タ２の端部の直下からキャリア拡散長程度離れた部分ま
でである。
従って、各アノード短絡層の幅をこのキャリア拡散長
d3以上に設定した本発明の第１の実施例によれば、短絡
の強さを一定とすることができる。また、本発明の第１
の実施例によれば、アノード短絡層11、12が備えられる
ことにより、円型半導体基体１における、最内周配列リ
ングと、最外周配列リングとの短絡の強さを、これらの
リングに挾まれる配列リングの短絡の強さと同一にする
ことができ、GTOの動作の均一化の向上を図ることがで
きる。
d3以上に設定した本発明の第１の実施例によれば、短絡
の強さを一定とすることができる。また、本発明の第１
の実施例によれば、アノード短絡層11、12が備えられる
ことにより、円型半導体基体１における、最内周配列リ
ングと、最外周配列リングとの短絡の強さを、これらの
リングに挾まれる配列リングの短絡の強さと同一にする
ことができ、GTOの動作の均一化の向上を図ることがで
きる。
第２図（ｂ）に示す本発明の第２の実施例は、ｎエミ
ッタ２の投影部の端部とアノード短絡層との距離l,l1、
l2を前述したキャリア拡散長以上離し、その分ｐエミッ
タ層６を広く形成したものである。
ッタ２の投影部の端部とアノード短絡層との距離l,l1、
l2を前述したキャリア拡散長以上離し、その分ｐエミッ
タ層６を広く形成したものである。
この本発明の第２の実施例によるGTOは、該GTOの導通
時におけるアノード短絡層のキャリア排出効果を素子全
体で一様に弱め、これにより、動作の均一化を図ること
ができ、また、ｐエミッタを広くすることができたの
で、GTOのオン電圧を下げることができるという効果を
奏する。
時におけるアノード短絡層のキャリア排出効果を素子全
体で一様に弱め、これにより、動作の均一化を図ること
ができ、また、ｐエミッタを広くすることができたの
で、GTOのオン電圧を下げることができるという効果を
奏する。
第２図（ｃ）に示す本発明の第３の実施例は、中央部
及び外周部も含めたアノード短絡層の幅ｄを全て等しく
し、かつ、キャリア拡散長以下に設定したものである。
及び外周部も含めたアノード短絡層の幅ｄを全て等しく
し、かつ、キャリア拡散長以下に設定したものである。
この本発明の第３の実施例によれば、アノード短絡層
全体が、キャリアの排出効果を持つことになり、アノー
ド短絡層の幅が異なることによる、短絡度の不均一を無
くし、短絡度を一定にすることができ、これにより、動
作の均一化を図ることができる。
全体が、キャリアの排出効果を持つことになり、アノー
ド短絡層の幅が異なることによる、短絡度の不均一を無
くし、短絡度を一定にすることができ、これにより、動
作の均一化を図ることができる。
第３図は本発明のさらに他の実施例である本発明の第
４、第５及び第６の実施例の構成を示す平面パターンの
一部を示す図である。第３図において、13はアノード短
絡層であり、他の符号は第１図、第２図の場合と同一で
ある。
４、第５及び第６の実施例の構成を示す平面パターンの
一部を示す図である。第３図において、13はアノード短
絡層であり、他の符号は第１図、第２図の場合と同一で
ある。
これらの実施例は、いずれも、短絡度の調整を行う実
施例であり、ｎエミッタ間に設けられたアノード短絡層
10の他に、ｎエミッタの直下にもアノード短絡層を設け
て構成したものである。
施例であり、ｎエミッタ間に設けられたアノード短絡層
10の他に、ｎエミッタの直下にもアノード短絡層を設け
て構成したものである。
第３図（ａ）に示す本発明の第４の実施例は、ｎエミ
ッタ２の直下に同心円状のパターンによるアノード短絡
層を設けたものであり、第３図（ｂ）に示す本発明の第
５の実施例は、各ｎエミッタ２の直下に短冊状のパター
ンによるアノード短絡層を設けたものである。さらに、
第３図（ｃ）に示す本発明の第６の実施例は、第２図に
より説明したアノード短絡層10〜12を、ｎエミッタ層２
の直下にも張り出したパターンとしたものである。
ッタ２の直下に同心円状のパターンによるアノード短絡
層を設けたものであり、第３図（ｂ）に示す本発明の第
５の実施例は、各ｎエミッタ２の直下に短冊状のパター
ンによるアノード短絡層を設けたものである。さらに、
第３図（ｃ）に示す本発明の第６の実施例は、第２図に
より説明したアノード短絡層10〜12を、ｎエミッタ層２
の直下にも張り出したパターンとしたものである。
前述した本発明の第４〜第６の実施例は、カソード側
エミッタ層のリング間の領域をアノード側に投影した部
分の全体に短絡層が形成され、さらに、カソード側エミ
ッタ層の投影部分内に部分的に短絡層を設けた構成を備
えている。
エミッタ層のリング間の領域をアノード側に投影した部
分の全体に短絡層が形成され、さらに、カソード側エミ
ッタ層の投影部分内に部分的に短絡層を設けた構成を備
えている。
これらの実施例は、前述の構成を備えることにより、
隣接するリング間相互におけるキャリアの流れ込みをな
くすことができ、一方のリングから他方のリングへのキ
ャリアの流れ込みにより、他方のリングの動作を変化さ
せることがなく、カソード側エミッタ層の投影部分内に
部分的に短絡層が設けられていても、この短絡層を設け
たリングに隣接するんリングの動作には何ら影響を与え
ることがなく、この短絡層により各リングの短絡の強さ
を独立に調整することができるという効果を得ることが
できる。
隣接するリング間相互におけるキャリアの流れ込みをな
くすことができ、一方のリングから他方のリングへのキ
ャリアの流れ込みにより、他方のリングの動作を変化さ
せることがなく、カソード側エミッタ層の投影部分内に
部分的に短絡層が設けられていても、この短絡層を設け
たリングに隣接するんリングの動作には何ら影響を与え
ることがなく、この短絡層により各リングの短絡の強さ
を独立に調整することができるという効果を得ることが
できる。
また、前述の本発明第４〜第６の実施例における短絡
層の構造は、複数のリングを持っているGTOにおいて特
に顕著な効果を発揮することができ、各リングの動作の
違いを、前述したような方法により短絡の強さを調整す
ることにより、動作を均一にすることができる。例え
ば、本発明第４〜第６の実施例において、カソード側エ
ミッタ層投影部の短絡層の面積を広くして短絡を強くす
ればターンオフを速くすることができ、前記面積を狭く
して短絡を弱くすればターンオンを速くすることができ
る。
層の構造は、複数のリングを持っているGTOにおいて特
に顕著な効果を発揮することができ、各リングの動作の
違いを、前述したような方法により短絡の強さを調整す
ることにより、動作を均一にすることができる。例え
ば、本発明第４〜第６の実施例において、カソード側エ
ミッタ層投影部の短絡層の面積を広くして短絡を強くす
ればターンオフを速くすることができ、前記面積を狭く
して短絡を弱くすればターンオンを速くすることができ
る。
このように、本発明の第４〜第６の実施例によれば、
各リングの短絡の強さを独立に調整することができ、隣
接するリングへの影響を考慮することなく容易に各リン
グの短絡を調整し、各単位GTOの動作を均一化すること
ができる。
各リングの短絡の強さを独立に調整することができ、隣
接するリングへの影響を考慮することなく容易に各リン
グの短絡を調整し、各単位GTOの動作を均一化すること
ができる。
さらに、第３図（ａ）に示す本発明の第４の実施例
は、短冊状のカソード側エミッタ層の長手方向に対して
垂直な方向に短絡層113がリング状に設けられているた
め、その短絡抵抗（アノード側エミッタ層に隣接するｎ
型ベース層の抵抗）を、カソード側エミッタ層の長手方
向に平行な方向の抵抗として、しかも、その抵抗値を大
きくすることができ、GTOのトリガーに必要な電流を小
さくすることができる。
は、短冊状のカソード側エミッタ層の長手方向に対して
垂直な方向に短絡層113がリング状に設けられているた
め、その短絡抵抗（アノード側エミッタ層に隣接するｎ
型ベース層の抵抗）を、カソード側エミッタ層の長手方
向に平行な方向の抵抗として、しかも、その抵抗値を大
きくすることができ、GTOのトリガーに必要な電流を小
さくすることができる。
第３図（ｂ）に示す本発明の第５の実施例は、短冊状
の短絡層13を、カソード側エミッタ層の中央部に対向す
る位置に設けたもので、ゲートから離れたカソード側エ
ミッタ層の中央部のキャリアを低減し、ターンオフ時に
この部分に電流がを集中しにくくすることができ、ター
ンオフ可能な電流を大きくすることができるという効果
を奏するものである。
の短絡層13を、カソード側エミッタ層の中央部に対向す
る位置に設けたもので、ゲートから離れたカソード側エ
ミッタ層の中央部のキャリアを低減し、ターンオフ時に
この部分に電流がを集中しにくくすることができ、ター
ンオフ可能な電流を大きくすることができるという効果
を奏するものである。
第３図（ｃ）に示す本発明の第６の実施例は、リング
間の短絡層10をカソード側エミッタ層の投影部内に張り
出した形状としている、この実施例は、これにより、カ
ソード側エミッタ層のリング相互間におけるキャリアの
流れ込みをより確実に防止し、同時に各リングの短絡の
強さをより確実に独立に調整することが可能となる。
間の短絡層10をカソード側エミッタ層の投影部内に張り
出した形状としている、この実施例は、これにより、カ
ソード側エミッタ層のリング相互間におけるキャリアの
流れ込みをより確実に防止し、同時に各リングの短絡の
強さをより確実に独立に調整することが可能となる。
第４図はGTO素子全体で短絡の強さを均一にする本発
明の他の実施例である本発明の第７、第８の実施例のア
ノード側の構造のみを示す断面図である。第４図におい
て、21は絶縁膜、30はアノード電極であり、他の符号は
第３図の場合と同一である。
明の他の実施例である本発明の第７、第８の実施例のア
ノード側の構造のみを示す断面図である。第４図におい
て、21は絶縁膜、30はアノード電極であり、他の符号は
第３図の場合と同一である。
本発明の第７、第８の実施例は、共に、GTO素子の外
周部と中央部のアノード短絡層12、11の幅を、ｐエミッ
タ層６間のアノードエミッタ層10より広くしているが、
アノード短絡層12、11では、アノード電極30と接触しな
い部分が設けられている。
周部と中央部のアノード短絡層12、11の幅を、ｐエミッ
タ層６間のアノードエミッタ層10より広くしているが、
アノード短絡層12、11では、アノード電極30と接触しな
い部分が設けられている。
第４図（ａ）に示す本発明の第７の実施例は、アノー
ド短絡層12、11と、アノード電極30とを接触させない部
分にシリコン酸化膜等の絶縁膜21が設けられて構成され
ており、第４図（ｂ）に示す本発明の第８の実施例は、
アノード短絡層12、11の一部に、前記アノード電極30に
よつて覆われない部分を設けて構成されている。
ド短絡層12、11と、アノード電極30とを接触させない部
分にシリコン酸化膜等の絶縁膜21が設けられて構成され
ており、第４図（ｂ）に示す本発明の第８の実施例は、
アノード短絡層12、11の一部に、前記アノード電極30に
よつて覆われない部分を設けて構成されている。
一般に、アノード短絡層としてキャリアの排出効果が
あるのは、アノード電極と接触部分であるので、前記本
発明の第７、第８の実施例におけるアノード短絡層12、
11による短絡度は、これらアノード短絡層12、11の全面
がアノード電極30と接触する場合よりも弱くなる。
あるのは、アノード電極と接触部分であるので、前記本
発明の第７、第８の実施例におけるアノード短絡層12、
11による短絡度は、これらアノード短絡層12、11の全面
がアノード電極30と接触する場合よりも弱くなる。
従って、これらの実施例によるアノード短絡層12、11
は、ｐエミッタ層６間にあるアノード短絡層10よりも広
く、本来の短絡度が大きなものであるが、この本発明の
第７及び第８の実施例の構造とすることにより、アノー
ド短絡層12、11の短絡度を弱めることができ、GTO素子
全体として、短絡度を均一にすることができる。
は、ｐエミッタ層６間にあるアノード短絡層10よりも広
く、本来の短絡度が大きなものであるが、この本発明の
第７及び第８の実施例の構造とすることにより、アノー
ド短絡層12、11の短絡度を弱めることができ、GTO素子
全体として、短絡度を均一にすることができる。
［発明の効果］ 以上説明したように本発明によれば、GTO素子全体で
短絡度を一様にすることができ、また、短絡度の調整が
容易となり、単位GTO素子の動作を均一にすることがで
きるので、GTOのスイツチング性能の向上を図ることが
できる。
短絡度を一様にすることができ、また、短絡度の調整が
容易となり、単位GTO素子の動作を均一にすることがで
きるので、GTOのスイツチング性能の向上を図ることが
できる。
第１図は本発明の実施例のカソード側の平面図、第２図
は本発明の第１、第２、第３の実施例の構造を示す断面
図、第３図は本発明の他の実施例である本発明の第４、
第５及び第６の実施例の構成を示す平面パターンの一部
を示す図、第４図はさらに本発明の他の実施例である本
発明の第７、第８の実施例のアノード側の構造のみを示
す断面図である。 １……円型半導体基体、２……ｎエミッタ層、３……ｐ
ベース層、４……ｎベース層、５……ｎ型のバッファ
層、６……ｐエミッタ層、10〜13……ｎ型のアノード短
絡層、21……絶縁膜、30……アノード電極。
は本発明の第１、第２、第３の実施例の構造を示す断面
図、第３図は本発明の他の実施例である本発明の第４、
第５及び第６の実施例の構成を示す平面パターンの一部
を示す図、第４図はさらに本発明の他の実施例である本
発明の第７、第８の実施例のアノード側の構造のみを示
す断面図である。 １……円型半導体基体、２……ｎエミッタ層、３……ｐ
ベース層、４……ｎベース層、５……ｎ型のバッファ
層、６……ｐエミッタ層、10〜13……ｎ型のアノード短
絡層、21……絶縁膜、30……アノード電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 清水 喜輝 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 三瓶 勇 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 柳下 健児 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (56)参考文献 特開 昭60−182167（ＪＰ，Ａ) 特開 平１−225359（ＪＰ，Ａ) 特開 平１−171272（ＪＰ，Ａ) 特開 平１−94661（ＪＰ，Ａ) 特開 昭63−265465（ＪＰ，Ａ) 特開 昭50−148087（ＪＰ，Ａ) 実開 昭62−184759（ＪＰ，Ｕ)
Claims (5)
- 【請求項１】隣接相互間でpn接合を形成する少なくとも
pnpn4層からなる円形半導体基体を備え、該半導体基体
内に、カソード側エミッタ層が複数の短冊状領域に分割
され、該短冊状領域が放射状かつ複数のリングに配列さ
れて形成され、アノード側ベース層が、該ベース層と同
一導電型の短絡層により、アノード側エミッタ層に設け
られたアノード電極に部分的に接続されて形成され、前
記短絡層が同心円状のパターンを有するゲートターンオ
フサイリスタにおいて、カソード側エミッタ層のリング
とリングとの間の領域をアノード側に投影した部分の全
体に、前記同心円状のパターンを有する短縮層のみが形
成され、かつ、前記短絡層とは別の短絡層が、前記カソ
ード側エミッタ層のアノード側への投影部分内に部分的
に、かつ、連続したリング状に形成されていることを特
徴とするゲートターンオフサイリスタ。 - 【請求項２】隣接相互間でpn接合を形成する少なくとも
pnpn4層からなる円形半導体基体を備え、該半導体基体
内に、カソード側エミッタ層が複数の短冊状領域に分割
され、該短冊状領域が放射状かつ複数のリングに配列さ
れて形成され、アノード側ベース層が、該ベース層と同
一導電型の短絡層により、アノード側エミッタ層に設け
られたアノード電極に部分的に接続されて形成され、前
記短絡層が同心円状のパターンを有するゲートターンオ
フサイリスタにおいて、カソード側エミッタ層のリング
とリングとの間の領域をアノード側に投影した部分の全
体に、前記同心円状のパターンを有する短絡層のみが形
成され、かつ、前記短絡層とは別の短絡層が、前記カソ
ード側エミッタ層のアノード側への投影部分内に部分的
に、かつ、各カソード側エミッタ層毎に短冊状に形成さ
れていることを特徴とするゲートターンオフサイリス
タ。 - 【請求項３】隣接相互間でpn接合を形成する少なくとも
pnpn4層からなる円形半導体基体を備え、該半導体基体
内に、カソード側エミッタ層が複数の短冊状領域に分割
され、該短冊状領域が放射状かつ複数のリングに配列さ
れて形成され、アノード側ベース層が、該ベース層と同
一導電型の短絡層により、アノード側エミッタ層に設け
られたアノード電極に部分的に接続されて形成され、前
記短絡層が同心円状のパターンを有するゲートターンオ
フサイリスタにおいて、カソード側エミッタ層のリング
とリングとの間の領域をアノード側に投影した部分の全
体に、前記同心円状のパターンを有する短絡層のみが形
成され、かつ、この短絡層の径方向の端部が、前記カソ
ード側エミッタ層のアノード側へ投影した部分の径方向
における端部と重なり合うように形成されていることを
特徴とするゲートターンオフサイリスタ。 - 【請求項４】隣接相互間でpn接合を形成する少なくとも
pnpn4層からなる円形半導体基体を備え、該半導体基体
内に、カソード側エミッタ層が複数の短冊状領域に分割
され、該短冊状領域が放射状かつ複数のリングに配列さ
れて形成され、アノード側ベース層が、該ベース層と同
一導電型の短絡層により、アノード側エミッタ層に設け
られたアノード電極に部分的に接続されて形成され、前
記短絡層が同心円状のパターンを有するゲートターンオ
フサイリスタにおいて、カソード側エミッタ層のリング
とリングとの間の領域をアノード側に投影した部分の全
体に、前記同心円状のパターンを有する短絡層のみが形
成され、かつ、前記短絡層とは別の短絡層が、前記カソ
ード側エミッタ層のアノード側への投影部分内に部分的
に形成され、さらに、前記半導体基体の中央部と外周部
とにも短絡層を設け、かつ、前記半導体基体の径方向の
各短絡層の幅を、アノード側ベース層のキャリア拡散長
以上としたことを特徴とするゲートターンオフサイリス
タ。 - 【請求項５】隣接相互間でpn接合を形成する少なくとも
pnpn4層からなる円形半導体基体を備え、該半導体基体
内に、カソード側エミッタ層が複数の短冊状領域に分割
され、該短冊状領域が放射状かつ複数のリングに配列さ
れて形成され、アノード側ベース層が、該ベース層と同
一導電型の短絡層により、アノード側エミッタ層に設け
られたアノード電極に部分的に接続されて形成され、前
記短絡層が同心円状のパターンを有するゲートターンオ
フサイリスタにおいて、カソード側エミッタ層のリング
とリングとの間の領域をアノード側に投影した部分の全
体に、前記同心円状のパターンを有する短絡層のみが形
成され、かつ、前記短絡層とは別の短絡層が、前記カソ
ード側エミッタ層のアノード側への投影部分内に部分的
に形成され、さらに、前記半導体基体の中央部と外周部
とに短絡層を設け、かつ、前記半導体基体の径方向の各
短絡層の幅が、アノード側ベース層のキャリア拡散長以
下で、かつ、全ての短絡層でほぼ等しく設定されている
ことを特徴とするゲートターンオフサイリスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1237119A JP2764830B2 (ja) | 1989-09-14 | 1989-09-14 | ゲートターンオフサイリスタ |
| DE1990632766 DE69032766T2 (de) | 1989-04-04 | 1990-04-03 | Gate Turn-off-Thyristor |
| EP90106348A EP0391337B1 (en) | 1989-04-04 | 1990-04-03 | Gate turn-off thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1237119A JP2764830B2 (ja) | 1989-09-14 | 1989-09-14 | ゲートターンオフサイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03101268A JPH03101268A (ja) | 1991-04-26 |
| JP2764830B2 true JP2764830B2 (ja) | 1998-06-11 |
Family
ID=17010694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1237119A Expired - Lifetime JP2764830B2 (ja) | 1989-04-04 | 1989-09-14 | ゲートターンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2764830B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0592992B1 (de) * | 1992-10-15 | 1999-03-03 | Siemens Aktiengesellschaft | Abschaltbarer Thyristor |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50148087A (ja) * | 1974-05-20 | 1975-11-27 | ||
| GB2153586B (en) * | 1984-01-31 | 1987-06-24 | Westinghouse Brake & Signal | Gate turn-off thyristor |
| JPH0536279Y2 (ja) * | 1986-05-14 | 1993-09-14 | ||
| JPS63265465A (ja) * | 1986-12-01 | 1988-11-01 | Toshiba Corp | 半導体装置 |
| JPH0194661A (ja) * | 1987-10-06 | 1989-04-13 | Toshiba Corp | ゲートターンオフサイリスタ |
| JPH01171272A (ja) * | 1987-12-25 | 1989-07-06 | Fuji Electric Co Ltd | ゲートターンオフサイリスタ |
| JPH067593B2 (ja) * | 1988-03-04 | 1994-01-26 | 富士電機株式会社 | ゲートターンオフサイリスタ |
-
1989
- 1989-09-14 JP JP1237119A patent/JP2764830B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03101268A (ja) | 1991-04-26 |
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