JPH0682832B2

JPH0682832B2 - 半導体スイツチング装置

Info

Publication number: JPH0682832B2
Application number: JP60155556A
Authority: JP
Inventors: 三郎及川; 勉八尾; 行正佐藤; 新木村
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-07-15
Filing date: 1985-07-15
Publication date: 1994-10-19
Anticipated expiration: 2009-10-19
Also published as: JPS6216570A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明はゲートターンオフサイリスタやトランジスタな
どの半導体スイッチング装置に係り、特に、その最大し
ゃ断電流を大きくしながら、しかも、実使用時における
信頼性の高い電極構造を有する半導体スイッチング装置
に関するものである。

〔発明の背景〕

大容量のゲートターンオフ（以下、GTOと略する）サイ
リスタやトランジスタは、エミッタ層を１個以上のほぼ
一定幅の細長い短冊状から成るものとし、前記短冊状エ
ミッタ層を、これに隣接するベース層と共に、半導体基
体の一方の主表面に露出せしめ、各短冊状エミッタ層に
は一方の主電極を低抵抗接触させ、また前記ベース層に
は、各短冊状エミッタ層を実質的に取り囲むように、制
御（ゲート）電極を低抵抗接触させ、さらに、半導体基
体の他方の主表面には、他方の主電極を低抵抗接触さ
せ、各電極を夫々一対の主端子と制御（ゲート）端子と
に接続させた構成となっている。

以下GTOサイリスタを例に採ってその動作を詳細に説明
する。

上記のような構造を有するGTOサイリスタのターンオフ
動作は、良く知られているように、半導体基体の中に蓄
積された電子、正孔などの過剰キャリアを負のゲート電
流によって素早く外部に排除することで起る。

そのため、GTOサイリスタでは、電流の導通領域から、
ゲート電流をできるだけ引出し易くするように、上記の
ような、周囲をゲート電極で取り囲んだ、細長い短冊状
のカソードエミッタ層構造（以下、単位GTOと略称す
る）を採用し、これを電流容量に応じて半導体基体内に
多数並置している。

大容量化に適した単位GTOの配置として、半導体基体内
に同心円状に、かつ多重リング状に配置した構造が従来
から考案されている（特願昭54−84964号及び、特開昭5
6−131955号公報）。

しかし、実際には、前記のような従来構造では、単位GT
Oの数を単に増やして行くだけでは所望の最大しゃ断電
流を得ることができなくなるという問題があった。特
に、半導体基体の直径が60mm以上の、電流容量2000A以
上では、その実現がむずかしいことが判明した。

本発明者等は、このように最大しゃ断電流が単位GTOの
数に比例して向上しなくなる原因について究明したとこ
ろ、半導体基体が大口径になるにしたがって、各単位GT
O間でのターンオフ動作の不均一が大きくなり、ターン
オフ動作の一番遅れている単位GTOに、早くターンオフ
動作した単位GTOから電流が移ってきて集中し、熱破壊
を起すためであることがわかった。

一方、最大しゃ断電流の向上策として、より幅の狭い単
位GTOを半導体基体内に並置したほうがしゃ断耐量が向
上することが判明した。

しかし、幅の狭い単位GTOの配置構造では、オン電圧の
増大をまねき、また実使用時の電極加圧によって電極へ
の集中応力が大きくなり、異常な電極つぶれによる不良
（スティッキングによるグリッド・カソード間短絡やク
ラック発生など）を起しやすくなり、これだけでは所望
の大電流用GTOサイリスタを得ることができないという
問題があった。

〔発明の目的〕

従って本発明の目的は、主電極のつぶれによる制御電極
との短絡を防止しながら、一方では最大しゃ断電流を増
大することができ、しかも半導体基体面積に占める動作
領域の占有率を低下させることの少ない、GTOサイリス
タやトランジスタなどの半導体スイッチング装置を提供
することにある。

〔発明の概要〕

本発明の特徴とするところは、相互に導電型を異にし、
隣接半導体層間にpn接合を形成するように配置された少
なくとも第１ないし第３の半導体層を備えた半導体基体
を有し、第１半導体層は、前記半導体基体の一方の主面
に露出して多数の短冊状領域に分割され、前記短冊状領
域は放射状に、かつ多重同心円状に配列され、前記第１
半導体層の露出表面には第１主電極が形成され、前記第
２半導体層は、前記第１半導体層を取り囲むように前記
半導体基体の一方の主面に露出するとともに、その露出
表面に制御電極が形成され、前記一方の主面の中心部お
よび外周縁部に露出した前記第２半導体層の表面に、前
記制御電極に導電接続されたセンターゲート集電電極お
よび外周ゲート集電電極がそれぞれ形成された半導体ス
イッチング装置において、前記同心円状配列の１列に含
まれる各短冊状領域の幅を、残りの同心円状配列に含ま
れる各通常短冊状領域の幅よりも狭く形成し、かつ前記
幅の狭い短冊状領域の列と前記センターゲート集電電極
および外周ゲート集電電極の間には、前記通常幅の短冊
状領域よりなる少なくとも１つの列がそれぞれ介在する
ように構成した点にある。

また、本発明の他の特徴は、前記幅の狭い短冊状領域の
各第１半導体層の幅方向の一方側に対向する制御電極部
分が、前記幅方向の他方側に対向する制御電極部分より
高インピーダンスをもって、前記集電電極と電気的に接
続された点にある。

さらにまた、本発明の他の特徴は、前記各第１半導体層
の幅方向の一方側に対向する制御電極部分が、相互に導
電接続手段によって接続された点にある。

このような構造によって、本発明によれば、最大しゃ断
電流を増大させ、また、前記幅の狭い短冊状領域の幅を
通常の短冊状領域の幅の1/3〜1/2以上とすることによ
り、オン電圧を増大させないで、しかも、加圧圧接によ
る電極つぶれを防止することができる。

〔発明の実施例〕

以下に、本発明をGTOサイリスタに適用した場合の一実
施例を、添付の図面を参照して説明する。

第１図は本発明の一実施例であるGTOサイリスタのカソ
ード側平面パターンを四半分して示す平面図である。

こゝでは、制御用ゲート電極３の集電電極部C₁およびC₂
が、半導体基体の中心部と、リング状、かつ多重同心円
状に配列された単位GTO配列の外周端部とに設けられた
両引きゲート構造の例を示している。

また、第２図は第１図のＡ−Ａ線に沿う断であり、第３
図ないし第６図はそれぞれ第１図のＢ−B,C−C,D−D,E
−Ｅ線に沿う断面図である。

当業者には周知であり、また、第２図ないし第６図の断
面図から分かるように、半導体基体１の内部には、ｐエ
ミッタ層11、ｎベース層12、ｐベース層13およびｎエミ
ッタ層14が形成され、前記各層11〜14間にはサイリスタ
動作をするのに必要なpn接合が形成されている。

そして、ｐエミッタ層11にはアノード電極20が、ｎエミ
ッタ層14にはカソード電極２が、またｐベース層13には
ゲート電極３がそれぞれ導電接続されている。

また、第１図に明示されるように、半導体基体１のカソ
ード側主表面には、短冊状の単位GTO1-1が、それぞれ同
心円の多重リング状に多数個並列に配置されており、ま
た、前記単位GTOの各カソード電極２を取り囲むよう
に、ゲート電極３がｐベース層13の露出面上に形成され
ている。

ゲート集電電極部C₁及びC₂にはさまれた、単位GTOより
なる各リング状配列の中央部列は、通常の単位GTOとは
異なる、幅の狭いｎエミッタを有するフロートゲート単
位GTO1−２で構成されており、この点が本発明の主要な
特徴点である。

前述の説明から理解されるように、第３図は通常（構
造）の単位GTO1−１の横（幅）方向の断面図であり、第
４図は、第３図の単位GTOとは異なり、幅の狭いｎエミ
ッタを有するフロートゲート単位GTO1−２の横（幅）方
向の断面図である。

また第５図は前記フロートゲート単位GTO1−２の長手方
向の断面図であり、第６図は隣接する前記フロートゲー
ト単位GTO1−２同士を接続する連結フロートゲート電極
３−１−１の構造を示す、長手方向の断面図である。

なお、このようなフロートゲート単位GTOおよび連結フ
ロートゲート電極構造に関しては、特開昭59−165457号
公報や特願昭60−53855号などに詳述されているので、
ここではこれらの詳細説明は省略するが、概略つぎのよ
うな構成のものということができる。

フロートゲート単位GTOは、短冊状ｎエミッタ層14の幅
方向の一方側に対向するゲート電極（フロートゲート電
極）３−１が、前記幅方向の反対側に対向するゲート電
極３よりも高インピーダンスをもって、集電電極C₁また
はC₂と電気的に接続された構成を有するものである。

また、連結フロートゲート電極構造は、前記のような各
フロートゲート単位GTOの、前記幅方向の一方側に対向
するゲート電極（フロートゲート電極）３−１を、相互
に導電接続した構成を有するものである。

第３図及び第４図の比較から明らかなように、半導体基
体１の半径方向中間部にリーグ状に配置されたフロート
ゲート単位GTOの、ｎエミッタ層14の横方向の幅XnE2
（第４図）は、他の通常単位GTOのｎエミッタ層14の横
方向幅XnE1（第３図）より狭まくなっている。さらに、
第１図、第５図および第６図から明らかなように、フロ
ートゲート電極３−１の一端は、連絡フロートゲート電
極３−１−１によって相互に導電接続される。

これにより、すべてのフロートゲート電極３−１は実質
上等電位を維持することができる。

以上に図示し、かつ説明したような構造にすることによ
り、仮りに第１図において各単位GTOの同心円状多重配
列を、半導体基体中心部に形成したゲート集電電極部C₁
に近い側から外周集電電極部C₂に向って第１列、第２
列、第３列、第４列、第５列と呼ぶことにすると、第１
列、第２列及び第５列、第４列の通常構造の単位GTO
と、これらの中間に当る、第３列のフロートゲート単位
GTOとでは、ゲート電極抵抗の差の分だけターンオフ動
作速度に差が生ずる。

すなわち、第１列、第２列及び第５列、第４列の各通常
単位GTOはすみやかにターンオフする。しかし、それで
もなお、第１列及び第５列の方が第２列、第４列よりも
早くターンオフするので、しゃ断電流の一部は第２列及
び第４列へと移行される。

そして最終的には、第１列〜第５列の各単位GTOの内で
一番遅くターンオフ動作する第３列に、第1,第２列及び
第4,第５列から移行してきた電流が集中することにな
る。

それ故に、従来のように、前記第３列に、他の列に配置
したのと同じ通常単位GTOを配列した場合には、内外の
各列からの移行してきた電流の集中により、比較的小さ
なしゃ断電流でも熱破壊を生ずるおそれがあった。

しかし、本発明のように、内外の各列から電流が移行し
てくる第３列に、単位GTO同士で比較した場合におい
て、しゃ断耐量が向上する、ｎエミッタ幅の狭い単位GT
Oを配置すると共に、特願昭59−165457号や特願昭60−5
3855号に関して述べたフロートゲート電極構造を適用
し、さらに前記フロートゲート電極同士を連結すること
により、第３列の単位GTOのしゃ断耐量を他の単位GTO列
のそれに比較して大幅に向上でき、全体の最大しゃ断電
流を増大することができる。

なお、他の列の単位GTOに比べて、第３列に配置した幅
の狭い単位GTOのｎエミッタの幅があまりにせまいと、
その上に形成されるAl電極のつぶれを生じ易くなるばか
りでなく、エミッタ面積の減少分に応じてオン電圧が増
大するので、これらの調和が必要である。

本発明者らが種々検討した結果によれば、追い込み用と
して前記第３列に配置するｎエミッタの幅は、その他の
列の通常単位GTOの幅に対して1/3〜1/2以上であること
が望ましく、またその総数が全体の単位GTOの20％以上
になるようなリング列に、幅の狭い単位GTOを配列すれ
ば十分効果を発揮することが判明した。

また、前記幅のせまい単位GTOの列を、センターゲート
集電電極C₁および外周ゲート集電電極C₂から、ほゞ等距
離の位置に配置した時、特に良好な結果が得られること
が分った。

第１図に示すようなカソード側平面パターンのGTOにお
いて、すべての短冊状単位GTOを（すなわち、第３列の
単位GTOをも含めて）通常の単位GTO構造とした、半導体
基体の直径が50mmの従来のGTOサイリスタでは、耐圧4.5
KV、最大しゃ断電流が1800Aであった。

これに対して、本実施例にしたがって、第３列の単位GT
Oのｎエミッタの幅を、他の単位GTOのｎエミッタの幅の
約1/2に狭くすると共に、フロートゲート構造を採用
し、さらに各フロートゲートを連結して連結フロートゲ
ート電極構造としたGTOサイリスタでは、耐圧及び半導
体基体１の寸法を同じにした場合、最大しゃ断電流は25
00Aと大幅に向上することが、確認された。

なお、第１図において、第２列または第４列の単位GTO
を本発明による連結フロートゲート型GTOとしても同様
の作用効果が得られることは明らかである。

また、以上においては、本発明をGTOに適用した場合の
みについて説明したが、本発明が、エミッタを分割され
た大電流用トランジスタに適用できることは、当業者に
は容易に理解されるであろう。

さらに又、本発明は半導体基体内（特に、その中央部）
にダイオードが逆並列接続状態で形成された逆導通サイ
リスタにも適用できることは明らかである。

なお、前述の実施例においては、第３図および第４図の
対比から分るように、幅の狭いｎエミッタ14が形成され
るｐベース層13の、突起部（メサ部）の幅も狭く形成さ
れ、この部分に形成されるカソード電極２の幅も狭くな
っているために、電極つぶれを起し易いという問題が予
想される。

しかし、この問題は、前記ｐ−ベース層13の突起部（メ
サ部）およびその上に形成されるカソード電極２の幅の
形状、寸法を、他の通常GTOのそれと同じにすることに
よって解決できる。

もっとも、第１図の各単位GTO配列においては、ｎエミ
ッタの幅の狭いフロートゲート単位GTOの列が、半導体
基体１の径方向のほゞ中央部に位置され、応力集中が比
較的生じ難いので、本発明者らの実験では、実用上支障
を生ずるような電極つぶれは認められなかった。

〔発明の効果〕

以上説明したように、本発明によれは、オン電圧の増大
をまねくことなく、最大しゃ断電流を大幅に向上させた
GTOサイリスタやトランジスタなどの半導体スイッチン
グ装置を得ることができる。

また、幅の狭いエミッタを有する単位GTOが、実使用時
における電極加圧による、電極への集中応力の最も少な
い、半導体基体の半径方向中間部に配置されることにな
るので、異常な電極つぶれによる不良発生を防止できる
効果もある。

【図面の簡単な説明】

第１図は本発明の一実施例に係るGTOサイリスタの、四
半分のカソード側平面パターンを示す平面図、第２図は
第１図のＡ−Ａ線に沿う断面図、第３図ないし第６図は
それぞれ、第１図のＢ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、お
よびＥ−Ｅ線に沿う断面図である。１…半導体基体、１−１…単位GTO、１−２…フローテ
ィングゲート単位GTO、C₁，C₂…ゲート集電電極、２…
カソード電極、３…ゲート電極、３−１−１…連結フロ
ーティングゲート、11…ｐエミッタ層、12…ｎベース
層、13…ｐベース層、14…ｎエミッタ層、20…アノード
電極

───────────────────────────────────────────────────── フロントページの続き (72)発明者木村新茨城県日立市久慈町4026番地株式会社日立製作所日立研究所内 (56)参考文献特開昭59−99769（ＪＰ，Ａ) 特開昭60−50959（ＪＰ，Ａ) 実開昭60−99552（ＪＰ，Ｕ)

Claims

【特許請求の範囲】

【請求項１】相互に導電型を異にし、隣接半導体層間に
pn接合を形成するように配置された、少なくとも第１な
いし第３の半導体層を備えた半導体基体を有し、第１半
導体層は前記半導体基体の一方主面に露出して多数の短
冊状領域に分割され、前記短冊状領域は放射状に、かつ
同心円状に、多重列に配列され、前記第１半導体層の露
出表面には第１主電極が形成され、前記第２半導体層は
前記第１半導体層を取り囲むように前記半導体基体の一
方の主面に露出するとともに、その露出表面に制御電極
が形成され、前記一方の主面の中心部および外周縁部に
露出した前記第２半導体層の表面に、前記制御電極に導
電接続されたセンターゲート集電電極および外周ゲート
集電電極がそれぞれ形成された半導体スイッチング装置
において、前記同心円状配列の一列に含まれる各短冊状領域の第１
半導体層の幅は、残りの同心円状配列に含まれる各通常
短冊状領域の第１半導体層の幅よりも狭く形成され、か
つ、前記幅の狭い第１半導体層の同心円状配列と前記セ
ンターゲート集電電極および外周ゲート集電電極の間に
は、前記通常幅の短冊状領域よりなる少なくとも１つの
同心円状配列がそれぞれ介在され、前記幅の狭い各第１
半導体層の幅方向の一方側に対向する制御電極部分は、
前記幅方向の他方側に対向する制御電極部分より高イン
ピーダンスをもって前記集電電極と電気的に接続され、
前記各第１半導体層の幅方向の一方側に対向する制御電
極部分は、相互に導電接続手段によって接続されたこと
を特徴とする半導体スイッチング装置。
【請求項２】前記幅の狭い各第１半導体層の幅が、前記
通常幅の短冊状領域の第１半導体層の幅の1/3〜1/2以上
であることを特徴とする前記特許請求の範囲第１項記載
の半導体スイッチング装置。