JPS6364907B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は半導体装置、特にゲートターンオフ
（以下、GTOと略記）サイリスタの接合構造に関
するものである。

pnpn4層から成るサイリスタはpnpあるいは
npn3層から成るトランジスタにくらべて大電力
を制御できる利点を有しているが、ゲート信号の
みによつてはオン状態からオフ状態に復帰できな
いという難点がある。

そこでカソード電極が設けられるカソード側エ
ミツタ層やカソード側エミツタ層に隣接し制御電
極が設けられるベース層及び該ベース層に隣接す
る残りのベース層の接合構造を工夫することによ
つて、ゲート信号のみによりターンオフできる性
能を持たせたのがGTOサイリスタである。

具体的に述べると、カソード側エミツタ層の幅
を狭くして第１のベース層の横抵抗を低減し、ゲ
ート信号がカソード側エミツタ層の中央部迄及ぶ
ようにしたり、オン状態において第２のベース層
に蓄積されるキヤリヤ量を低減してターンオフに
要するゲート電流あるいはゲートからの引き抜き
キヤリヤ量が少なくてもよいようにしている。蓄
積キヤリヤ量を低減する方法としては通常は金な
どのライフタイムキラーをドープすることが行わ
れているが、この結果、オン状態におけるGTO
サイリスタの電圧降下（オン電圧）が高くなつた
り、リーク電流が増して高温における耐圧が低く
なる等の不都合が生じる。

そこで、第１図，第２図に示すような接合構造
を有するアノードエミツタ短絡形GTOサイリス
タが提案された。

この種、GTOサイリスタは半導体基体１がｐ
型のアノード側エミツタ層２、ｎ型の第１ベース
層３、ｐ型の第２ベース層４およびｎ型のカソー
ド側エミツタ層５を有し、アノード側エミツタ層
２は下側主表面に露出するn⁺型のアノード側エ
ミツタ短絡層６によつて下側主表面に設けられた
アノード電極７にシヨートエミツタされており、
第２ベース層４、カソード側エミツタ層５には
各々制御電極８、カソード電極９が設けられてい
る構成である。

更に詳細に説明すれば、カソード側エミツタ層
５は半導体基体１の上側主表面にpn接合端が露
出した、いわゆるプレーナ接合構造を有し、アノ
ード側エミツタ層２は上記カソード側エミツタ層
５のpn接合端露出部のアノード側への投影部に
存在し、カソード側エミツタ層６の中央部のアノ
ード側への投影部にはアノード側エミツタ短絡層
６が存在している。尚、設計仕様によつては、ア
ノード側エミツタ層２はカソード側エミツタ層５
のアノード側への投影部全体に存在していても差
し支えない。

第１図に示すものがGTOサイリスタを構成す
る単位GTOエレメントであり、第２図に示すよ
うに、半導体基体１内に単位GTOエレメントが
複数個設けられているのである。

この種アノードエミツタ短絡形GTOサイリス
タの基本原理はアノード側エミツタ層２を有する
トランジスタ部分の電流増幅率が実質的に低下す
ること、および第１ベース層３に蓄積されるキヤ
リヤがアノード側エミツタ短絡層６を通してアノ
ード電極７へ排出されるため、蓄積キヤリヤ量を
実質的に低減できる効果があることである。

この結果、第１ベース層３のキヤリヤのライフ
タイムを短くしなくてもアノード側エミツタ短絡
層６を設けて、その配置を設計仕様に応じて適正
化することにより、ゲートターンオフ時に第１ベ
ース層３のキヤリヤを速やかに消滅できるので良
好なターンオフ性能を有するGTOサイリスタを
製造することができるのである。そして、GTO
サイリスタの電流容量は単位GTOエレメントの
数によつて決めることができる。

ところで、GTOサイリスタを大電流化するだ
けでなく高耐圧化も同時に達成しようとすると、
第２図のような角形の半導体基体では角部に電界
が集中して耐圧を高くすることができない。さら
に各電極７〜９が設けられていることから、熱膨
張によるストレスも角部に集中するという問題が
生じる。これらの難点を避けるには半導体基体の
外形を丸形にするのが望ましい。

さらに大電力用GTOサイリスタでは電力損失
も非常に大きくなるため、冷却効率の良い両面圧
接方式のパツケージに封じるのが望ましい。従つ
て、第３図のようにカソード電極面と制御電極面
のレベルを違えることによつて、カソード電極面
の上に平坦な外部電極板を加圧接触しても、制御
電極板と短絡しないような構造にする必要があ
る。尚、第３図は第１図と同様、単位GTOエレ
メントを示し、同一物には同一符号を付けてい
る。

ところで単位GTOエレメントは第２図に示し
た様にその幅が一様な短冊形が望ましい。外形が
円形の半導体基体の中に短冊形の単位GTOエレ
メントを熱ストレスが等方的になるように中心か
ら放射状に配置した例が第４図に示してある。

この結果、アノード側エミツタ短絡層６の幅は
半導体基体１の中心に近い部分と周辺に近い部分
とでは差が生じる。即ち、中心に近い部分は狭
く、周辺に近い部分は広くなる。第５図ａ，ｂは
第４図の―，―切断線に沿う断面接合構
造図であり、一点鎖線は単位GTOエレメントの
境界を示している。両図に対比されるように、単
位GTOエレメントの短冊の長さ方向即ち、半径
方向において接合構造が不均一になつている。

この結果、単位GTOエレメントの短冊の長さ
方向において、電気特性にも不均一が生じる。具
体的に述べると、電流が流れている時、第１ベー
ス層３内におけるキヤリヤ濃度は短冊状単位
GTOエレメントの長さ方向において、半導体基
体の中心に近い部分の方が周辺に近い部分より多
くなる。特にゲートターンオンのスイツチング時
には電流が一番ターンオンし易い部分に集中し
て、その部分の電流密度が異常に大きくなり、そ
の結果、スイツチングパワー密度が大きくなつて
熱破壊するという問題が生ずる。特に電流容量を
増大するにつれて単位GTOエレメントの数を増
す必要があり、第６図に示すように、単位GTO
エレメントを三重にも配置するなどして、半導体
基体が大きくなると、単位GTOエレメント内、
および相互間の接合構造不均一が増すので、
GTOサイリスタを大容量化するのに接合構造の
不均一は大きな障害となつていた。

本発明の目的は上記した問題を解決した半導体
装置を提供するにある。

本発明半導体装置の特徴とするところは、円形
半導体基体の一方の主表面に短冊状のカソード側
エミツタ層が放射状に複数個設けられ、半導体基
体の他方の主表面には、カソード側エミツタ層の
投影部にアノード側エミツタ層が設けられ、カソ
ード側エミツタ層が設けられていない部分の投影
部に補助のアノード側エミツタ層や絶縁物を設け
て不活性化し、その他の部分はエミツタ短絡層に
よつてシヨートエミツタ構造が採用されているこ
とにある。

以下、詳細に本発明の原理を説明する。

アノードエミツタ短絡形GTOサイリスタでは、
エミツタ短絡効果を大きくすることによつてター
ンオフ時間を短くできるが、過度に短絡効果を大
きくするとアノード側エミツタ層からのキヤリヤ
注入量が少なくなりオン電圧が高くなる。また、
極端な場合はアノード側エミツタ層からキヤリヤ
がほとんど注入されず、その結果、オン状態を自
己保持できなくなる場合もある。逆に短絡効果を
小さくしすぎると第１ベース層に過剰のキヤリヤ
が蓄積され、その結果、ターンオフ時間が長くな
つて実用上の時間ではターンオフできなくなる。
このようにエミツタ短絡形GTOサイリスタにお
いてオン・オフの電気特性を調和のとれたものに
するためには、エミツタ短絡効果をある範囲内に
おさめる必要がある。エミツタ短絡効果はカソー
ド側エミツタ層５、アノード側エミツタ層２、エ
ミツタ短絡層６、第１ベース層３等の不純物濃
度、形状、厚さ等に依存する。先にカソード側エ
ミツタ層５のアノード側投影部におけるエミツタ
短絡層６の形状は設計仕様によつて決定されると
述べたのは、このことに基づくものである。

第７図は本発明の一実施例で、カソード側エミ
ツタ層が破線で、アノード側エミツタ層が実線で
示されている。第８図ａ，ｂは第７図の―，
―切断線に沿う断面接合構造図である。

第８図において、補助アノード側エミツタ層２
１はカソード側エミツタ層５と対向せず、離れて
いるので、カソード側エミツタ層５から注入され
たキヤリヤは補助アノード側エミツタ層２１の前
面に到達し得ず、ここのpn接合をビルトイン電
圧以上にバイアスできないため、補助アノード側
エミツタ層２１は第１ベース層３にキヤリヤを注
入する作用はほとんどなく、電気的には絶縁物と
等価に取り扱える。従つて、電気的に活性な領域
は―，―切断線に沿う中心部と周辺部で
領域Ａ，Ｂにて示すように断面構造が同一にな
り、単位GTOエレメントの短冊の長さ方向にお
いて接合構造は実質的に均一にできる。その結
果、単位GTOエレメントの電気特性も均一にで
き、スイツチング破壊しにくいGTOサイリスタ
を製造することができる。

さらに、第７図及び第８図に示すように、本実
施例のゲートターンオフサイリスタは、一対の主
表面を有する円板状の半導体基体１を備えてお
り、この両主表面間にＰ型エミツタ層２、Ｎ型ベ
ース層３、Ｐ型ベース層４、およびＮ型エミツタ
層５を順次有している。Ｐ型エミツタ層２とＮ型
ベース層３とがアノード側の主表面に露出してお
り、Ｎ型エミツタ層５が複数に分割されてＰ型ベ
ース層４とともにカソード側の主表面に露出して
いる。Ｎ型エミツタ層５が複数の短冊状領域とし
て露出しかつ半導体基体１の中心から周辺に向か
うように放射状に配置されている（第７図参照）。
Ｎ型エミツタ層５はカソード電極９と低抵抗接触
しており、Ｐ型ベース層は制御電極８と低抵抗接
触している。各々一つのＮ型エミツタ層５の短冊
状領域の中央部をアノード側の主表面に垂直投影
した部分において、Ｎ型ベース層３はＮ型高不純
物濃度層６を介してアノード電極７と低抵抗接触
している。各々一つのＮ型エミツタ層５の短冊状
領域の周辺部をアノード側の主表面に垂直投影し
た部分において、Ｐ型エミツタ層２はアノード電
極７と低抵抗接触しており、このＰ型エミツタ層
を囲む位置においてＮ型ベース層がＮ型高不純物
濃度層６を介してアノード電極７と低抵抗接触し
ており、単位GTOエレメント（第８図において
Ａ，Ｂ領域で示す。）を構成している。さらに、
それぞれ隣り合う二つのＮ型エミツタ層５に対応
する隣り合うＮ型高不純物濃度層６の間におい
て、Ｐ型エミツタ層（上述したように、電気的に
は絶縁物と等価に取扱えるので、補助アノード側
エミツタ層２１と称す。）がアノード側の主表面
に露出し且つ絶縁膜と接触している。これによ
り、Ａ，Ｂ両領域のみにアノード電極をオーミツ
クコンタクトさせ、Ａ，Ｂ両領域部分のみ活性化
させることができ、単位GTOエレメントの短冊
の長手方向の電気特性の均一化を図ることができ
る。

以上説明したように、本発明によれば半導体基
体の全面においてGTOサイリスタを構成する単
位GTOエレメントの接合構造をすべて均一にす
ることができるので、均一なターンオン、ターン
オフが行われ、一部に電流が集中するようなこと
はなく、大容量化が達成できる。

【図面の簡単な説明】

第１図はエミツタ短絡形GTOサイリスタの単
位GTOエレメントを示す断面図、第２図は第１
図に示す単位GTOエレメントを複数個有する半
導体基体のアノード側からみた平面図、第３図は
カソード側主表面に段差を付けたエミツタ短絡形
GTOサイリスタの単位GTOエレメントを示す断
面図、第４図は円形半導体基体のアノード側から
みた平面図、第５図ａ，ｂは第４図における―
，―切断線に沿う断面図、第６図は３重放
射状のカソード側エミツタパターンを示す平面
図、第７図は本発明GTOサイリスタの一実施例
を示すアノード側からみた平面図、第８図ａ，ｂ
は第７図における―，，切断線に沿う断
面図である。 １……半導体基体、２……アノード側エミツタ
層、３……第１ベース層、４……第２ベース層、
５……カソード側エミツタ層、６……アノード側
エミツタ短絡層、７……アノード電極、８……制
御電極、９……カソード電極、２１……補助アノ
ード側エミツタ層。

Claims (1)

1. 【特許請求の範囲】 １ 一対の主表面を有する円板状の半導体基体を
   備え、この両主表面間にＰ型エミツタ層、Ｎ型ベ
   ース層、Ｐ型ベース層、およびＮ型エミツタ層を
   順次有し、Ｐ型エミツタ層とＮ型ベース層とがア
   ノード側の主表面に露出しており、Ｎ型エミツタ
   層が複数に分割されてＰ型ベース層とともにカソ
   ード側の主表面に露出しているゲートターンオフ
   サイリスタにおいて、 Ｎ型エミツタ層が複数の短冊状領域として露出
   しかつ半導体基体の中心から周辺に向かうように
   放射状に配置され、 Ｎ型エミツタ層はカソード電極と低抵抗接触し
   ており、 Ｐ型ベース層は制御電極と低抵抗接触してお
   り、 各々一つのＮ型エミツタ層の短冊状領域の中央
   部をアノード側の主表面に垂直投影した部分にお
   いて、Ｎ型ベース層はＮ型高不純物濃度層を介し
   てアノード電極と低抵抗接触しており、 各々一つのＮ型エミツタ層の短冊状領域の周辺
   部をアノード側の主表面に垂直投影した部分にお
   いて、Ｐ型エミツタ層はアノード電極と低抵抗接
   触しており、 このＰ型エミツタ層を囲む位置においてＮ型ベ
   ース層がＮ型高不純物濃度層を介してアノード電
   極と低抵抗接触しており、 それぞれ隣り合う二つのＮ型エミツタ層に対応
   する隣り合うＮ型高不純物濃度層の間において、
   Ｐ型エミツタ層がアノード側の主表面に露出して
   おりかつ絶縁膜と接触していることを特徴とする
   ゲートターンオフサイリスタ。