JPH0534834B2 - - Google Patents
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- JPH0534834B2 JPH0534834B2 JP59044123A JP4412384A JPH0534834B2 JP H0534834 B2 JPH0534834 B2 JP H0534834B2 JP 59044123 A JP59044123 A JP 59044123A JP 4412384 A JP4412384 A JP 4412384A JP H0534834 B2 JPH0534834 B2 JP H0534834B2
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- JP
- Japan
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- emitter
- impurity concentration
- emitter layer
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- 230000002093 peripheral effect Effects 0.000 claims description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
Landscapes
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thyristors (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はゲートターンオフサイリスタ(以下
GTOと呼ぶ)に係わり、特に低いオン電圧を有
しながら、優れたターンオフ特性を示すGTOの
構造に関する。
GTOと呼ぶ)に係わり、特に低いオン電圧を有
しながら、優れたターンオフ特性を示すGTOの
構造に関する。
GTOはアノード・カソード間に正の電位を印
加している時に、ゲート電極に正の電位を与えて
ゲート電流を流すとアノード・カソード間は導通
状態になり、またアノード電流が流れている時に
ゲートに負の電位を与えると、アノード電流の一
部がゲートに流れてある時間の後にアノード・カ
ソード間は阻止状態に移行するスイツチング素子
である。このようにGTOは比較的容易にスイツ
チングできるうえ、パワートランジスタよりも高
耐圧大電流を得やすいので、大電力高周波用素子
として近年急速に注目を集めてきた。
加している時に、ゲート電極に正の電位を与えて
ゲート電流を流すとアノード・カソード間は導通
状態になり、またアノード電流が流れている時に
ゲートに負の電位を与えると、アノード電流の一
部がゲートに流れてある時間の後にアノード・カ
ソード間は阻止状態に移行するスイツチング素子
である。このようにGTOは比較的容易にスイツ
チングできるうえ、パワートランジスタよりも高
耐圧大電流を得やすいので、大電力高周波用素子
として近年急速に注目を集めてきた。
第1図は従来のGTOの一例である。同図bは
従来のGTOの断面図、同図aはbに対応する平
面図である。図において、11はP型の第1エミ
ツタ層、12はn型の第1ベース層、13はp型
の第2ベース層、14は溝により複数に分割され
たn型の第2エミツタ層である。15はアノード
電極、16はそれぞれ分割されたカソード電極、
17はゲート電極である。またターンオフ動作時
の局所的な電流集中を抑えてピークターンオフ電
流TGQMを増加させること、及びp型の第1エミ
ツタ層11からのキヤリア注入を抑えてターンオ
フ動作を良好に行なわせることを目的として、P
エミツタ11を不純物濃度の高い領域18と低い
領域19から構成する、所謂、P+P-エミツタ型
構造を採用している。
従来のGTOの断面図、同図aはbに対応する平
面図である。図において、11はP型の第1エミ
ツタ層、12はn型の第1ベース層、13はp型
の第2ベース層、14は溝により複数に分割され
たn型の第2エミツタ層である。15はアノード
電極、16はそれぞれ分割されたカソード電極、
17はゲート電極である。またターンオフ動作時
の局所的な電流集中を抑えてピークターンオフ電
流TGQMを増加させること、及びp型の第1エミ
ツタ層11からのキヤリア注入を抑えてターンオ
フ動作を良好に行なわせることを目的として、P
エミツタ11を不純物濃度の高い領域18と低い
領域19から構成する、所謂、P+P-エミツタ型
構造を採用している。
第2図はGTOをゲートターンオフさせた時の
電圧、電流波形と各時刻における電力損失であ
る。GTOが導通状態にある時、時刻t0でゲート
スイツチを入れると、オフゲート電流igは負側に
増加して時刻t1になるとアノード電流IAは減少し
始める。それと同時にアノード・カソード間電圧
VAは増加し始める、時刻t2でゲート・カソード
間のpn接合は回復し、ゲート・カソード間電圧
vgは負の最大値に至る。同時にゲート電流igも最
大になり以後急激に減少する。一方時刻t2以後
は、アノード電流IAは素子内の残留電荷成分だけ
となる。この期間のIAを一般にテイル電流と呼ん
でいる。
電圧、電流波形と各時刻における電力損失であ
る。GTOが導通状態にある時、時刻t0でゲート
スイツチを入れると、オフゲート電流igは負側に
増加して時刻t1になるとアノード電流IAは減少し
始める。それと同時にアノード・カソード間電圧
VAは増加し始める、時刻t2でゲート・カソード
間のpn接合は回復し、ゲート・カソード間電圧
vgは負の最大値に至る。同時にゲート電流igも最
大になり以後急激に減少する。一方時刻t2以後
は、アノード電流IAは素子内の残留電荷成分だけ
となる。この期間のIAを一般にテイル電流と呼ん
でいる。
GTOのターンオフが進むにつれてpベース1
3の横方向抵抗の効果によつて、ゲート電極17
から最も離れた領域すなわちカソード電極16下
の中央部に電流が集中する。この電流集中を防ぐ
ために、一般に大電力GTOはnエミツタ14を
複数個に分割して横方向抵抗を小さくする構造を
とるが、各GTOエレメントの特性を寸分の狂い
もなく均一にすることは殆んど不可能なので、結
局ターンオフの最終段階では1個のGTOエレメ
ントに電流が集中することになる。この結果、発
熱によりGTOはしばしば破壊する。この破壊す
る直前のアノード電流がピークターンオフ電流
ITGQMである。不純物濃度の低い領域19 、第
1図aに示すように個々のnエミツタ14をアノ
ード電極側に投影した領域の中央部にそれぞれ存
在しているように配置されていると、カソード電
極16中央部への電流集中が緩和され負バイアス
の印加されるゲート電極17に近い周辺部へ電流
が分散されるので熱の発生が減るとともに、ゲー
ト電極17から良好にアノード電流が引き出され
るようになり、ITGQMが増加する。従つてP+P-エ
ミツタ型GTOにおいては不純物濃度の低い領域
19の幅Xp- Eを広くすることによつてITGQMを増加
させる方法が採られてきた。
3の横方向抵抗の効果によつて、ゲート電極17
から最も離れた領域すなわちカソード電極16下
の中央部に電流が集中する。この電流集中を防ぐ
ために、一般に大電力GTOはnエミツタ14を
複数個に分割して横方向抵抗を小さくする構造を
とるが、各GTOエレメントの特性を寸分の狂い
もなく均一にすることは殆んど不可能なので、結
局ターンオフの最終段階では1個のGTOエレメ
ントに電流が集中することになる。この結果、発
熱によりGTOはしばしば破壊する。この破壊す
る直前のアノード電流がピークターンオフ電流
ITGQMである。不純物濃度の低い領域19 、第
1図aに示すように個々のnエミツタ14をアノ
ード電極側に投影した領域の中央部にそれぞれ存
在しているように配置されていると、カソード電
極16中央部への電流集中が緩和され負バイアス
の印加されるゲート電極17に近い周辺部へ電流
が分散されるので熱の発生が減るとともに、ゲー
ト電極17から良好にアノード電流が引き出され
るようになり、ITGQMが増加する。従つてP+P-エ
ミツタ型GTOにおいては不純物濃度の低い領域
19の幅Xp- Eを広くすることによつてITGQMを増加
させる方法が採られてきた。
また、Xp- Eを広くすることによつてpエミツタ
11からのキヤリア注入が抑えられるので、スイ
ツチングロスの大きな部分を占めるテイル電流に
よる損失をも低減することができ、許容動作周波
数の増加が達成されてきた。
11からのキヤリア注入が抑えられるので、スイ
ツチングロスの大きな部分を占めるテイル電流に
よる損失をも低減することができ、許容動作周波
数の増加が達成されてきた。
前記したように、従来のP+P-エミツタ型GTO
においてはXp- Eを広くすれば、ITGQMを増加させ、
かつ、テイル電流を低減することが可能である
が、pエミツタ11とnエミツタ14の間の電流
通路が主面に平行な方向に広がりやすく不純物濃
度の低い領域19を配した効果が弱まるので、
Xp- Eをラツチング電流及びオン電圧が増加するほ
ど大きくとらなければテイル電流を十分小さくす
ることはできなかつた。
においてはXp- Eを広くすれば、ITGQMを増加させ、
かつ、テイル電流を低減することが可能である
が、pエミツタ11とnエミツタ14の間の電流
通路が主面に平行な方向に広がりやすく不純物濃
度の低い領域19を配した効果が弱まるので、
Xp- Eをラツチング電流及びオン電圧が増加するほ
ど大きくとらなければテイル電流を十分小さくす
ることはできなかつた。
本発明は、上記問題点についてなされたもの
で、ターンオン特性、オン特性を損なわずにゲー
トターンオフにおける電力損失を小さくすること
を可能にするGTOの構造を提供するにある。
で、ターンオン特性、オン特性を損なわずにゲー
トターンオフにおける電力損失を小さくすること
を可能にするGTOの構造を提供するにある。
本発明の概要を第3図を用いて説明する。第3
図bは第1図の従来例に対応する本発明のGTO
の断面図であり、同図aはbに対応する平面図で
ある。本発明のGTOが従来のP+P-エミツタ型
GTOと違う点は、pエミツタの不純物濃度の低
い領域39を平面方向からみてnエミツタ34の
内側だけでなく外側にも配置することにある。
図bは第1図の従来例に対応する本発明のGTO
の断面図であり、同図aはbに対応する平面図で
ある。本発明のGTOが従来のP+P-エミツタ型
GTOと違う点は、pエミツタの不純物濃度の低
い領域39を平面方向からみてnエミツタ34の
内側だけでなく外側にも配置することにある。
〔発明の効果〕
このような構造を有する本発明GTOは次のよ
うな効果がある。pエミツタの不純物濃度の高い
領域38はnエミツタ34とpベース33との接
合の直下付近だけに配されているので、pエミツ
タ31とnエミツタ34の間の電流通路の広がり
は制限され、不純物濃度の低い領域39を配した
効果が強まるので、Xp- Eをあまり広くしなくても
テイル電流を十分小さくすることができる。また
Xp- Eを従来より狭くすることにより電流通路の直
線距離が短くなり、それによつてラツチング電流
及びオン電圧が小さくなる。
うな効果がある。pエミツタの不純物濃度の高い
領域38はnエミツタ34とpベース33との接
合の直下付近だけに配されているので、pエミツ
タ31とnエミツタ34の間の電流通路の広がり
は制限され、不純物濃度の低い領域39を配した
効果が強まるので、Xp- Eをあまり広くしなくても
テイル電流を十分小さくすることができる。また
Xp- Eを従来より狭くすることにより電流通路の直
線距離が短くなり、それによつてラツチング電流
及びオン電圧が小さくなる。
第4図にテイル電流の初期値Itlとpエミツタ
からの注入効率の目安となるパラメータ(Xp- E/
2)/Xp+ Eとの関係を示す。このパラメータは単
位GTO内のpエミツタのうち不純物濃度の高い
領域38に対する低い領域39の占有比を表わす
ものである。Itlの値は(Xp- E/2)Xp+ Eの増加と
共に減少し(Xp- E/2)/Xp+ Eが0.3以上になる
と一定値になるこがわかる。従つて(Xp- E/
2)/Xp+ E≧0.3とすることによつて十分小さな
Itlの値を実現することができる。
からの注入効率の目安となるパラメータ(Xp- E/
2)/Xp+ Eとの関係を示す。このパラメータは単
位GTO内のpエミツタのうち不純物濃度の高い
領域38に対する低い領域39の占有比を表わす
ものである。Itlの値は(Xp- E/2)Xp+ Eの増加と
共に減少し(Xp- E/2)/Xp+ Eが0.3以上になる
と一定値になるこがわかる。従つて(Xp- E/
2)/Xp+ E≧0.3とすることによつて十分小さな
Itlの値を実現することができる。
このように本発明GTOにおいては、Xp- Eを大
きくすることだけでなくX+ Eを小さくすることに
よつてもItlを低減することが可能となるので、
X- Eをラツチング電流やオン電圧などの特性を損
なうまで大きくとる必要がなく、小さなラツチン
グ電流及びオン電圧を維持しながら、ゲートター
ンオフに伴う電力損失を小さくすることができ
る。
きくすることだけでなくX+ Eを小さくすることに
よつてもItlを低減することが可能となるので、
X- Eをラツチング電流やオン電圧などの特性を損
なうまで大きくとる必要がなく、小さなラツチン
グ電流及びオン電圧を維持しながら、ゲートター
ンオフに伴う電力損失を小さくすることができ
る。
第3図a,bを用いて本発明の一実施例を説明
する。pエミツタ31の低不純物濃度領域39
〔〕は拡散不純物濃度が4.5×1016cm-3で領域厚が
30μm高不純物濃度領域38は拡散不純物濃度が
4.0×1019cm-3、領域厚が25μmである。nベース
32は不純物濃度が3.0×1013cm-3、領域厚が600μ
mであり、pベース33は拡散不純物濃度が8.5
×1017cm-3、領域厚が40μmであり、nエミツタ
34は拡散不純物濃度が2×1020cm-3、領域厚が
10μmである。nエミツタの幅Xkは350μmで、
それに対応したpエミツタの低不純物濃度領域の
幅Xp- E100μm、高不純物濃度領域の幅Xp+ Eは160μ
mである。この時、(Xp- E/2)/Xp+ E=0.31と
なつている。基板としては直径18φのSiを用い
た。
する。pエミツタ31の低不純物濃度領域39
〔〕は拡散不純物濃度が4.5×1016cm-3で領域厚が
30μm高不純物濃度領域38は拡散不純物濃度が
4.0×1019cm-3、領域厚が25μmである。nベース
32は不純物濃度が3.0×1013cm-3、領域厚が600μ
mであり、pベース33は拡散不純物濃度が8.5
×1017cm-3、領域厚が40μmであり、nエミツタ
34は拡散不純物濃度が2×1020cm-3、領域厚が
10μmである。nエミツタの幅Xkは350μmで、
それに対応したpエミツタの低不純物濃度領域の
幅Xp- E100μm、高不純物濃度領域の幅Xp+ Eは160μ
mである。この時、(Xp- E/2)/Xp+ E=0.31と
なつている。基板としては直径18φのSiを用い
た。
以上の構造を有するGTOと、従来構造でXp- E
を等しくしたGTOとの特性を比較すると、オン
電圧は共に3.3V、ITGQMも共に800Aであるのに対
して、Itlは従来構造の25Aに対して10Aと
低減したので、ターンオフの電力損失が75%に減
じた。
を等しくしたGTOとの特性を比較すると、オン
電圧は共に3.3V、ITGQMも共に800Aであるのに対
して、Itlは従来構造の25Aに対して10Aと
低減したので、ターンオフの電力損失が75%に減
じた。
第3図に示す実施例では、pエミツタの不純物
濃度の高い領域38をnエミツタの垂直投影下に
おいて環状であるが、第5図a〜dに示すような
種々の変形形状であつてもよい。第5図aでは、
環状の高濃度pエミツタ領域58の一部が切断さ
れている。ゲート電極のボンデイング位置から遠
い部分を切断すればターンオフ特性が向上する。
第5図bは隣りあうエレメントの高濃度pエミツ
タ領域58が連結されているもので、同図cは連
結部分をU字形に、同図dはすべてのエレメント
を一体化したものである。このようにエレメント
間にまたがつて高濃度pエミツタ領域を配するこ
とによつて複数個のエレメントを均一動作させる
ことができる。
濃度の高い領域38をnエミツタの垂直投影下に
おいて環状であるが、第5図a〜dに示すような
種々の変形形状であつてもよい。第5図aでは、
環状の高濃度pエミツタ領域58の一部が切断さ
れている。ゲート電極のボンデイング位置から遠
い部分を切断すればターンオフ特性が向上する。
第5図bは隣りあうエレメントの高濃度pエミツ
タ領域58が連結されているもので、同図cは連
結部分をU字形に、同図dはすべてのエレメント
を一体化したものである。このようにエレメント
間にまたがつて高濃度pエミツタ領域を配するこ
とによつて複数個のエレメントを均一動作させる
ことができる。
また第3図bにおいて低不純物濃度領域39の
表面に薄い高不純物濃度領域を設けてアノード電
極35とのオーミツク接触を良くしても良い。
表面に薄い高不純物濃度領域を設けてアノード電
極35とのオーミツク接触を良くしても良い。
尚、これまでの設明は逆阻止能力を持つGTO
(逆阻止型GTO)そのものについて述べたが、同
じ逆阻止型GTOに並列にダイオード等を備えた
逆導通型のGTOに本発明を組み込んでも良い。
(逆阻止型GTO)そのものについて述べたが、同
じ逆阻止型GTOに並列にダイオード等を備えた
逆導通型のGTOに本発明を組み込んでも良い。
第1図は従来のGTOの一例を示す平面図と断
面図、第2図はGTOの動作波形図、第3図は本
発明のGTOの一例を示す平面図と断面図、第4
図は(Xp- E/2)Xp+ Eとテイル電流の初期値との
関係を示す特性図、第5図は本発明のGTOの異
なる実施例を示す平面図である。 31……p型の第1エミツタ層、32……n型
の第1ベース層、33……p型の第2ベース層、
34……n型の第2エミツタ層、35……アノー
ド電極、36……カソード電極、37……ゲート
電極、38……不純物濃度の高い領域、39……
不純物濃度の低い領域。
面図、第2図はGTOの動作波形図、第3図は本
発明のGTOの一例を示す平面図と断面図、第4
図は(Xp- E/2)Xp+ Eとテイル電流の初期値との
関係を示す特性図、第5図は本発明のGTOの異
なる実施例を示す平面図である。 31……p型の第1エミツタ層、32……n型
の第1ベース層、33……p型の第2ベース層、
34……n型の第2エミツタ層、35……アノー
ド電極、36……カソード電極、37……ゲート
電極、38……不純物濃度の高い領域、39……
不純物濃度の低い領域。
Claims (1)
- 【特許請求の範囲】 1 第1導電型の第1エミツタ層、第2導電型の
第1ベース層、第1導電型の第2ベース層及び第
2導電型の第2エミツタ層がこの順に積層され、
第1主面に露出する第1エミツタ層は不純物濃度
の比較的高い領域と不純物濃度の比較的低い領域
とからなり、第2の主面は第2ベース層と第2エ
ミツタ層の両方が露出しており、前記第1の主面
にはアノード電極、前記第2の主面の第2エミツ
タ層にはカソード電極、前記第2ベース層にはゲ
ート電極が各々接触し、前記第2エミツタ層は複
数個のほぼ矩形状の領域に分割され、第2ベース
層は個々の第2エミツタ層を取り囲むように配置
されてなるゲートターンオフサイリスタにおい
て、前記第1エミツタ層のうち不純物濃度の比較
的高い領域は、個々の第2エミツタ層をアノード
電極側に投影した領域の内外に位置する不純物濃
度の比較的低い領域に挟まれて、この投影領域の
周辺端部に存在することを特徴とする逆阻止型ゲ
ートターンオフサイリスタ。 2 第1エミツタ層のうち不純物濃度の比較的高
い領域はほぼ均一な幅をもつ環状に形成されるこ
とを特徴とする特許請求の範囲第1項記載の逆阻
止型ゲートターンオフサイリスタ。 3 第2エミツタ層をアノード電極側に投影した
領域の内側に存在する第1エミツタ層のうち不純
物濃度の比較的低い領域はほぼ矩形状をなし、そ
の短辺の長さXp−Eと、前記環状に形成された第
1エミツタ層のうち不純物濃度の比較的高い領域
の幅XP+Eとの間に、Xp−E/(2Xp+E)≧0.3の
関係が成立する特許請求の範囲第2項記載の逆阻
止型ゲートターンオフサイリスタ。 4 前記環状に形成された第1エミツタのうちの
不純物濃度の比較的高い領域の一部が欠除してい
ることを特徴とする特許請求の範囲第2項又は第
3項記載の逆阻止型ゲートターンオフサイリス
タ。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59044123A JPS60189260A (ja) | 1984-03-09 | 1984-03-09 | 逆阻止型ゲートターンオフサイリスタ |
EP84307893A EP0154082B1 (en) | 1984-03-09 | 1984-11-14 | Gate turn-off thyristor |
US06/671,197 US4617583A (en) | 1984-03-09 | 1984-11-14 | Gate turn-off thyristor |
DE8484307893T DE3471831D1 (en) | 1984-03-09 | 1984-11-14 | Gate turn-off thyristor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59044123A JPS60189260A (ja) | 1984-03-09 | 1984-03-09 | 逆阻止型ゲートターンオフサイリスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60189260A JPS60189260A (ja) | 1985-09-26 |
JPH0534834B2 true JPH0534834B2 (ja) | 1993-05-25 |
Family
ID=12682823
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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