JP2722918B2 - ゲートターンオフサイリスタ及びこれを用いた電力変換装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は大電流遮断と低ターンオ
フ損失が可能な改良されたゲートターンオフサイリスタ
（以下ＧＴＯと略称する）及びそれを使用した電力変換
装置に関する。

【０００２】

【従来の技術】ＧＴＯのターンオフは、ゲートに逆バイ
アスを印加することによりゲート電極の方にアノード電
流を引き抜くことによってなされるが、アノード電流が
除去される間中ｐエミッタ層から注入される正孔はゲー
ト電極から離れたｎエミッタ層の中央部に集中する。特
に大電流を制御するＧＴＯにおいては導通領域の面積が
極端に小さく、かつターンオフ時間が長い場合、その領
域への電流集中により素子の熱破壊が生じる欠点を有し
ている。これを解決するための手段が特開昭59−132665
号公報に提案されている。その手段は、高濃度のｎ型不
純物領域をｎエミッタ層と対向するｐエミッタ層に接す
るように形成するものである。これによって、ｐエミッ
タ層から高濃度のｎ型不純物領域に注入された正孔が再
結合により減少させて高濃度のｎ型不純物領域からの注
入効率を下げ、ｎエミッタ層の中央部への正孔の注入を
少なくするものである。ところが、大電流を制御する素
子に於いては、定常オン状態ではｐエミッタ層から注入
される正孔の数は高濃度のｎ型不純物領域の不純物濃度
と比較し充分に多く、高濃度のｎ型不純物領域に注入さ
れた正孔はその大部分が再結合することなしにｎエミッ
タ層に到達するという欠点があり、上述の欠点を確実に
解決することはできないのである。

【０００３】また、高耐圧のＧＴＯにおいては、オン電
圧の増加及び動作スピードの低下を抑制するために、ｎ
ベース層を低不純物濃度を有する第１の層部分と高不純
物濃度を有する第２の層部分から構成するpnipn 構造が
採用されている（特開昭63−205954号公報）。この場
合、第２の層部分の形成法としてはアノード側の主表面
からの不純物拡散を行い形成する方法、及び第１の層部
分の主表面上に高不純物濃度層をエピタキシャル成長す
る方法が一般的に知られている。

【０００４】さらに、高耐圧でオフ性能の優れたＧＴＯ
を実現するために、pnipn 構造にアノード短絡構造を併
用することが採用されている（特開昭63−186473号公
報）。また、一般に大容量ＧＴＯは多数の単位素子を放
射状かつ同心リング状に配列した構造を有し、単位素子
のｎエミッタを取り囲むようにゲート電極が形成されて
いる。このゲート電極に供給されるゲート電流によりＧ
ＴＯのターンオン，ターンオフを制御するが、この時全
ての単位素子が同時にオン，オフすることが理想的であ
る。しかし、取り出し用のゲート電極から遠い位置に形
成された単位素子ではゲート電極抵抗が大きくなるた
め、ｎエミッタ−ｐベース間に印加される電圧が小さく
なりターンオフ時間が長くなる。このためターンオフの
遅い単位素子に電流が集中し、単位素子が熱破壊してし
まうという問題があった。ゲート電極から遠い単位素子
での電流集中を防止するものとして、例えば特願平1−3
3832号に記載された技術がある。これはゲート電極抵抗
の影響によるターンオフの遅れを、ターンオフ時間が短
くなるように単位素子の構造を順次変えるものである。
具体的にはｐエミッタをｎエミッタに対向するようにリ
ング状に設け、取り出し用ゲート電極から順次ｐエミッ
タの幅を狭くしｐエミッタから注入される正孔の数を調
整し、ターンオフ時における取り出し用ゲート電極から
遠い素子への電流集中を緩和するものである。

【０００５】

【発明が解決しようとする課題】上記従来技術は、大電
流密度で制御するＧＴＯにおいて、定常オン状態におけ
るｎベース層内に形成された高濃度不純物領域でのキャ
リアの再結合について考慮されておらず、大電流を制御
するＧＴＯにおいて電流集中が生じ破壊耐量が低いとい
う問題があった。

【０００６】さらに、大容量のＧＴＯにおいては取り出
し用ゲート電極から遠い位置に配置された単位素子にお
けるｎエミッタ中央部への電流集中が発生するという問
題があった。また、高耐圧のＧＴＯにおいてはｎベース
層の厚さの増加は避けられず、テール電流の減衰が遅く
なるという問題があった。さらに、以上述べた従来技術
によるＧＴＯの耐圧は４.５ｋＶ 、可制御電流は３ｋＡ
が限界であり、このＧＴＯを用いた単位インバータ容量
は８.３ＭＶＡ と小さく大容量化が困難であった。

【０００７】本発明の目的は以上の問題点を解決したＧ
ＴＯ及びそれを使用した電力変換装置を提供することに
ある。

【０００８】本発明の別の目的は電流集中を緩和したＧ
ＴＯ及びそれを使用した電力変換装置を提供することに
ある。

【０００９】本発明の他の目的は、ｎベース層内に残っ
たキャリアを迅速に排出しテール電流の減衰を速くした
ＧＴＯ及びそれを使用した電力変換装置を提供すること
にある。

【００１０】本発明の更に他の目的は以下の実施例の説
明から明らかとなろう。

【００１１】

【課題を解決するための手段】本発明の目的を達成する
ＧＴＯの特徴とするところは、一対の主表面を有し、一
対の主表面間に一方の主表面に隣接する一方導電型の一
方のエミッタ層、一方のエミッタ層に隣接する他方導電
型の一方のベース層、一方のベース層及び他方の主表面
に隣接する一方導電型の他方のベース層、他方のベース
層及び他方の主表面に隣接する他方導電型の他方のエミ
ッタ層を有し、一方のベース層が一方のエミッタ層に隣
接する第１の層部分と、他方のベース層に隣接し第１の
層部分より低不純物濃度を有する第２の層部分とからな
る半導体基体と、半導体基体の一方の主表面において一
方のエミッタ層にオーミック接触する一方の主電極と、
半導体基体の他方の主表面において他方のエミッタ層に
オーミック接触する他方の主電極と、半導体基体の他方
の主表面において他方のベース層にオーミック接触する
制御電極とを具備するものにおいて、一方のベース層内
に一方のエミッタ層から注入され他方のエミッタ層に至
るキャリアの進行経路を変更する手段を設けた点にあ
る。キャリアの進行経路を変更する手段としては、一
方のベース層内に一方のエミッタ層及び他方のベース層
から離れ第１の層部分及び第２の層部分の少なくとも一
方に隣接して一方の主表面と平行をなす面に部分的に設
けられた第１の層部分及び第２の層部分より高不純物濃
度を有する第３の層部分を設けること、及び第３の層
部分の代わりに絶縁性層又は半絶縁性層を設けることが
代表的な手段である。第３の層部分，絶縁性層及び半絶
縁性層は、第１の層部分及び第２の層部分の境界に設け
る、一方の主表面に投影したとき他方のエミッタ層と互
いに重なり合うか又は重なり合わないように設ける、一
方の主表面に投影したとき一方のベース層のアノード短
絡部と互いに重なり合うか又は重なり合わないように設
ける等の具体的構成が考えられる。どのような構成を採
用するかは対象とするＧＴＯに要求される仕様を満たす
ために適宜選択される。

【００１２】また、本発明の目的を達成するＧＴＯを特
長とするところは、一対の主表面を有し、一対の主表面
間に一方の主表面に隣接する一方伝導型の一方のエミッ
タ層、一方のエミッタ層に隣接する他方導電型の一方の
ベース層、一方のベース層及び他方の主表面に隣接する
一方伝導型の他方のベース層、他方のベース層及び他方
の主表面に隣接する他方伝導型の複数個の他方のエミッ
タ層を有し、一方のベース層は一方のエミッタ層に隣接
する第１の層部分と、他方のベース層に隣接する第２の
層部分からなる半導体基体と、半導体基体の一方の主表
面において一方のエミッタ層にオーミック接触する一方
の主電極と、半導体基体の一方の主表面において各他方
のエミッタ層にオーミック接触する他方の主電極と、半
導体基体の他方の主表面において他方のエミッタ層を包
囲するように他方のベース層にオーミック接触する制御
電極とを具備するものにおいて、一方のベース層内に一
方のエミッタ層から注入され他方のエミッタ層に至るキ
ャリアの進行経路を変更する手段を設け、かつキャリア
の進行経路を変更する効果が取り出し用ゲートから離れ
るに従い順次または段階的に強くした点にある。キャリ
アの進行経路を変更する効果を強くする手段としては、
一方のベース層内に一方のエミッタ層及び他方のベース
層から離れ第１の層部分及び第２の層部分の少なくとも
一方に隣接して一方の主表面と平行をなす面に部分的に
第３の層部分を設けかつ、この第３の層部分の面積また
は不純物濃度を取り出し用ゲート電極から離れるに従い
順次または段階的に増加または高くするものである。

【００１３】また、本発明の目的を達成する電力変換装
置の特徴とするところは、一対の直流端子と、交流出力
の相数と同数の交流端子と、一対の直流端子間に接続さ
れ、それぞれＧＴＯと逆極性のダイオードの並列回路を
２個直列接続した構成からなり、並列回路の相互接続点
が異なる交流端子に接続された交流出力の相数と同数の
電力変換単位とを具備し、各ＧＴＯが、一対の主表面を
有し、一対の主表面間に一方の主表面に隣接する一方導
電型の一方のエミッタ層、一方のエミッタ層に隣接する
他方導電型の一方のベース層、一方のベース層及び他方
の主表面に隣接する一方導電型の他方のベース層、他方
のベース層及び他方の主表面に隣接する他方導電型の他
方のエミッタ層を有し、一方のベース層が一方のエミッ
タ層に隣接する第１の層部分と、他方のベース層に隣接
し第１の層部分より低不純物濃度を有する第２の層部分
とからなる半導体基体と、半導体基体の一方の主表面に
おいて一方のエミッタ層にオーミック接触する一方の主
電極と、半導体基体の他方の主表面において他方のエミ
ッタ層にオーミック接触する他方の主電極と、半導体基
体の他方の主表面において他方のベース層にオーミック
接触する制御電極とを具備するものにおいて、一方のベ
ース層内に一方のエミッタ層から注入され他方のエミッ
タ層に至るキャリアの進行経路を変更する手段を設けた
点にある。この電力変換装置は、例えば交流電力を直流
電力に変換するコンバータ，直流電力を交流電力に変換
するインバータとして使用するものである。

【００１４】

【作用】本発明ＧＴＯによれば、一方のベース層内に一
方のエミッタ層から注入され他方のエミッタ層に至るキ
ャリアの進行経路を変更する手段即ち第３の層部分を設
けているため、一方のエミッタ層から注入されたキャリ
アは第３の層部分に注入されるものと第３の層部分を避
けるように通過するものとに分けられ、第３の層部分内
に注入されたキャリアは再結合により消滅し、この結
果、定常オン状態で他方のエミッタ層の中央部直下での
正孔濃度及び電子濃度は他方のエミッタ層周辺部直下よ
りも減少させることができ、ターンオフ時において電流
集中を緩和することができる。キャリアの進行経路を変
更する手段として半絶縁性層又は絶縁性層を設ける場合
においても、一方のエミッタ層から注入されたキャリア
は半絶縁性層又は絶縁性層を避けるように進行経路が変
更されて他方のエミッタ層に到達し、この結果、第３の
層部分を設ける場合に比較して多少効果は少ないが定常
オン状態で他方のエミッタ層の中央部直下での正孔濃度
及び電子濃度は他方のエミッタ層周辺部直下よりも減少
させることができ、ターンオフ時において電流集中を緩
和することができる。

【００１５】さらに、大容量のＧＴＯにおいては取り出
し用のゲート電極から離れるに従い順次または段階的に
ｎエミッタ中央部直下での正孔密度を下げるように第３
ｎベースを形成することにより、取り出し用のゲート電
極から遠いところに形成された単位素子での電流集中を
緩和できる。従って、これまでの半導体素子に比べ同じ
単位素子数でも大電流を制御することができる。

【００１６】また、本発明ＧＴＯにおいて、第３の層部
分を一方の主表面に投影したとき一方のベース層のアノ
ード短絡部と重なり合うように構成することにより、タ
ーンオフのときに一方のベース層内に残ったキャリアを
第３の層部分に引き寄せ、アノード短絡部からアノード
電極に排出することが可能となり、テール電流を減らす
ことができる。半絶縁性層又は絶縁性層を設ける場合に
おいても、半絶縁性層又は絶縁性層を一方の主表面に投
影したとき一方のベース層のアノード短絡部と重なり合
わないように即ち一方のエミッタ層と重なり合うように
構成すれば、一方のベース層内に残ったキャリアをアノ
ード短絡部からアノード電極に排出することが速くな
り、テール電流を減らすことができる。

【００１７】上述のように本発明によれば、ＧＴＯの高
耐圧化及び大電流化の際に障害となっていた問題が解決
でき、高耐圧及び大電流のＧＴＯの実現が可能となる。
この結果、ＧＴＯを使用した電力変換装置の１アーム１
ＧＴＯにおける容量が増大化でき、またＧＴＯの並列数
及び直列数を低減でき制御が容易となる。

【００１８】

【実施例】以下、本発明を実施例として示した図面を用
いて詳細に説明する。

【００１９】図１は本発明ＧＴＯの一実施例を示す単位
ＧＴＯの概略断面図で、実際のGTOは半導体基板内に多
数個の単位ＧＴＯが並設された構成となっている。図に
おいて、１は１対の主表面１１及び１２をもつ半導体基
板、１３は一方の主表面１１に隣接するｐ型導電型のエ
ミッタ層（ｐエミッタ層）、１４は一方の主表面１１及
びｐエミッタ層１３に隣接するｎ型導電型のベース層
（ｎベース層）、１５はｎベース層１４及び他方の主表
面１２に隣接するｐ型導電型のベース層（ｐベース
層）、１６はｐベース層１５及び他方の主表面１２に隣
接するｎ型導電型のエミッタ層（ｎエミッタ層）であ
る。ｎベース層１４は、ｐエミッタ層１３に隣接する第
１の層部分１４１と、ｐベース層１５及び第１の層部分
１４１に隣接し第１の層部分１４１より低不純物濃度を
有する第２の層部分１４２と、第１の層部分１４１と第
２の層部分１４２との境界に位置し第１の層部分１４１
及び第２の層部分１４２より高不純物濃度を有する第３
の層部分１４３と、一方の主表面１１，第１の層部分１
４１及びｐエミッタ層１３に隣接する第１の層部分１４
１より高不純物濃度を有する第４の層部分１４４とから
なっている。第３の層部分１４３は、それを一方の主表
面１１に投影したときｐエミッタ層１３及びｎエミッタ
層１６と重なり合うように、かつ一方の主表面１１と平
行をなすように第１の層部分１４１と第２の層部分１４
２との境界に部分的に形成されている。１７は一方の主
表面１１においてｐエミッタ層１３及びｎベース層１４
の第４の層部分１４４にオーミック接触するアノード側
の主電極、１８は他方の主表面１２においてｎエミッタ
層１６にオーミック接触するカソード側の主電極、１９
は他方の主表面１２が例えばエッチダウンされてｎエミ
ッタ層１６の周囲に露出したｐベース層１５にオーミッ
ク接触するゲート電極である。

【００２０】かかる構成のＧＴＯによれば、定常オン状
態においてｐエミッタ層１３から第１の層部分１４１に
注入された正孔は、第３の層部分１４３を避けるように
ｎベース層１４内を通過するものと、第３の層部分１４
３内に注入されるものに分かれる。第３の層部分１４３
内に注入された正孔は、第３の層部分１４３内の電子と
再結合して殆ど消滅する。そして第３の層部分１４３を
避けるようにｎベース層１４内を通過する正孔がｎエミ
ッタ層１６に到達する。図１のように、第３の層部分１
４３がそれを一方の主表面１１に投影したときｐエミッ
タ層１３及びｎエミッタ層１６と重なり合うように構成
すれば、第３の層部分１４３を避けるようにｎベース層
１４内を通過する正孔は相当少なくなる。従って、ｎエ
ミッタ層１６の中央部直下のｐベース層１５に到達する
正孔の量は第３の層部分１４３が存在しない場合に比較
して相当減少し、ターンオフ時におけるｎエミッタ層１
６の中央部での電流集中は相当緩和される。この場合、
定常オン状態におけるｐエミッタ層１３から注入される
正孔の数は充分に多いため、第３の層部分１４３の不純
物濃度がｐエミッタ層１３の不純物濃度より低い場合に
は注入された正孔が十分再結合されることなしに通過し
てしまい、ターンオフ時における電流集中の緩和効果が
弱くなってしまう。従って、第３の層部分１４３の不純
物濃度はｐエミッタ層のより高い方が好ましい。実際の
ＧＴＯ設計においては、要求される仕様を考慮して第３
の層部分１４３とｐエミッタ層１３及びｎエミッタ層１
６との重なり具合を適宜調整して最適構造にする。

【００２１】図１において、第３の層部分１４３を半絶
縁性層または絶縁性層で形成してもよい。この場合に
は、第３の層部分１４３によって正孔の再結合は期待で
きないが、正孔の進路を変更する機能は十分期待できる
ので、ターンオフ時におけるｎエミッタ層１６の中央部
での電流集中は相当緩和することができる。

【００２２】図２は図１のＧＴＯのｎベース層１４の製
造法の一例を示す工程図である。まず、高比抵抗（低不
純物濃度）のｎ型シリコン基板１４を準備し（ａ）、ｎ
型シリコン基板１４の表面に熱酸化シリコン膜ＳｉＯ₂
を形成する（ｂ）。熱酸化シリコン膜ＳｉＯ₂ を周知の
ホトエッチング技術により窓を形成し（ｃ）、ｎ型不純
物例えば燐を拡散し第３の層部分１４３を形成する
(ｄ)。次に、ｎ型シリコン基板１４の第３の層部分１４
３を形成した側の面上にエピタキシャル法によって第１
の層部分１４１を形成してｎベース層１４が出来上がる
(ｅ)。第３の層部分１４３は燐や砒素のイオン打ち込み
法によって形成することも可能である。この後、ｎ型シ
リコン基板１４の露出面及び第１の層部分１４１に不純
物拡散によってｐベース層１５及びｐエミッタ層１３を
形成し、次にｐベース層１５及びｐエミッタ層１３に不
純物拡散によってｎエミッタ層１６及び第４の層部分１
４４を形成し、しかる後ｎエミッタ層１６を選択的に除
去し、電極を形成して、ＧＴＯが完成する。一方、半絶
縁性層または絶縁性層を形成する場合は、ｎ型不純物の
代わりに酸素や窒素を高濃度でイオン打ち込みし、その
後アニールすることにより形成できる。酸素や窒素の打
ち込み量が多い場合はＳｉＯ₂ やＳｉ₃Ｎ₄が形成されて
絶縁性層となり、打ち込み量が少ない場合には半絶縁性
層が形成される。第３の層部分１４３は、基板１４の表
面を超ミラー仕上げした後、第１の層部分１４１となる
シリコンウエハを直接接着して形成することも可能であ
る。基板１４と第１の層部分１４１となるシリコンウエ
ハとは、これらを王水等の溶液に浸し表面を親水性にし
た後、重ねて約１０００度に加熱することにより直接接
着することができる。

【００２３】図３は本発明ＧＴＯの異なる実施例を示す
もので、図１に示すＧＴＯとは第３の層部分１４３を第
１の層部分１４１内に形成した点で相違している。この
構成によれば、図１の実施例に比較して製法は難しくな
るが、第３の層部分１４３がｐエミッタ層１３に接近し
て設けられているため、ｐエミッタ層１３からｎベース
層１４に注入された正孔を速くかつ効率良く再結合する
ことが可能となり、図１の実施例に比較してテール電流
を減少させることができ、ターンオフ速度の速いＧＴＯ
を得ることができる。

【００２４】図４は本発明ＧＴＯの更に異なる実施例を
示すもので、図１に示すＧＴＯとは第３の層部分１４３
を第２の層部分１４２内に形成した点で相違している。
この構成によれば、図１の実施例に比較して製法は難し
くなるが、第３の層部分143がｎエミッタ層１６に接近
して設けられているため、正孔のｎエミッタ層１６中央
直下への集中を図１の実施例に比較して緩和させること
が可能である。

【００２５】図５は本発明ＧＴＯの別の実施例を示すも
ので、図１に示すＧＴＯとは第４の層部分１４４を除去
してアノード側が非短絡構造となっている点で相違す
る。この場合においても、第３の層部分１４３によって
正孔の進路を変更することができるので、ｎエミッタ層
１６の中央部での電流集中は相当緩和することができ、
図１の構造と同様にターンオフ時における電流集中を緩
和させる効果がある。この種ＧＴＯは図１とは異なり逆
方向にも高耐圧を有しており、双方向に耐圧を必要とす
る用途に適用される。

【００２６】図６は本発明ＧＴＯの更に別の実施例を示
すもので、図１に示すＧＴＯとは第３の層部分１４３の
位置が異なっている。即ち、第３の層部分１４３はそれ
を一方の主表面１１に投影したときｐエミッタ層１３及
びｎエミッタ層１６と重なり合わないように、換言すれ
ば第３の層部分１４３はｎベース層１４のアノード短絡
部と重なり合うように形成されている。このような構成
にすることにより、ターンオフ時にｎベース層１４のア
ノード短絡部から離れたところに残ったキャリアを効率
よくｎベース層１４のアノード短絡部から電極側に排出
することが可能であり、テール電流を減少させることが
できる。図６についても図３及び図４のように第３の層
部分１４３を第１の層部分１４１内又は第２の層部分１
４２内に形成することができ、ターンオフ時のテール電
流を減少させることができる。

【００２７】図７は本発明ＧＴＯの他の実施例を示すも
ので、図１に示すＧＴＯとは第４の層部分１４４の位置
が異なっている。即ち、第４の層部分１４４はそれを一
方の主表面１１に投影したときｎエミッタ層１６及び第
３の層部分１４３と重なり合うよに、換言すればｎエミ
ッタ層１６の真下に第３の層部分１４３及びｎベース層
１４のアノード短絡部が存在するように形成されてい
る。この構成によれば、ｎエミッタ層１６直下の正孔密
度及び電子密度をｎベース層１４のアノード短絡構造と
第３の層部分１４３によりさらに低減できるのでターン
オフ時におけるテール電流の低減と共に電流集中を緩和
させることが可能である。図７についても図３及び図４
のように第３の層部分１４３を第１の層部分１４１内又
は第２の層部分１４２内に形成するができ、ターンオフ
時のテール電流を減少させることができる。

【００２８】図８は本発明ＧＴＯの更に他の実施例を示
すもので、図１に示すＧＴＯとは、第１の層部分１４１
と第２の層部分１４２との境界に第３の層部分１４３よ
り低不純物濃度で薄い第５の層部分１４５を形成した点
で相違している。この構成によれば、第１の層部分１４
１と第２の層部分１４２とが両部分より高不純物濃度の
薄い第５の層部分１４５で分離されいるため、ｎベース
層１４とｐベース層１５との間のｐｎ接合を逆バイアス
したときに形成される空乏層がｐエミッタ層１３に到達
するのを未然に防止でき、ＧＴＯの高耐圧化に寄与す
る。この効果は第１の層部分１４１をエピタキシャル成
長法によって形成する場合に特に顕著である。

【００２９】図８の実施例では、第３の層部分１４３と
第５の層部分１４５とを同じ平面内に形成したが、両者
の厚さ方向の位置は同じ平面に限定されるものではな
い。それぞれ別の層部分内に形成すること、同一層部分
内で異なる面に形成することが可能である。

【００３０】図９は図１から図８に示した本発明ＧＴＯ
のカソード側からみた４分の１円の平面パターンの一例
を示す。図から明らかなように、ｎエミッタ層１６は
（その上に設けたｎエミッタ層１６と略同形状のカソー
ド側の主電極１８から判るように）ストライプ状を有
し、多重同心円状をなすように放射状に配置されてい
る。次に、図５に示した実施例よりさらにテール電流を
減少させることが可能な実施例を図１０，図１１及び図
１２を用いて説明する。図１０は平面図、図１１及び図
１２は図１０のＡ−Ａ線及びＢ−Ｂ線に沿う断面図であ
る。このＧＴＯは、図５に示すＧＴＯとはｎエミッタ層
１６を一方の主表面１１に投影したとき長手方向の両側
にｎエミッタ層１６と重なり合わないようにアノード短
絡部を形成した点、及び第３の層部分１４３を一方の主
表面１１に投影したときｐエミッタ層１３及びｎベース
層１４のアノード短絡部の両方と重なり合うように形成
した点で相違している。このように構成することによ
り、ターンオフ時にｎベース層１４の第２の層部分１４
２内に残っているキャリアを迅速に排出できると共に、
ｎベース層１４のアノード短絡部の面積を増加すること
なしにｎエミッタ層１６の中央部と対向する第１の層部
分１４１内に残るキャリアを排出することが可能であ
る。

【００３１】図１３及び図１４は、本発明ＧＴＯの基板
端面構造の一実施例を示す平面図及び断面図である。図
８に示すＧＴＯとは、第３の層部分１４３を基板１の端
面に露出する個所にも形成した点で相違している。ｎベ
ース層１４のアノード短絡部も基板１の端面に露出する
ように形成され、第３の層部分１４３と重なり合うよう
になっている。このように構成することにより、図８に
示すＧＴＯが持つ効果の他に基板１の端面部分での耐圧
低下を防止する効果がある。

【００３２】図１５，図１６及び図１７は、図８に示す
本発明ＧＴＯの改良案を示す平面図及び断面図である。
図８に示すＧＴＯとは、第４の層部分１４４をｎエミッ
タ層１６と重なり合わないような個所及びｎエミッタ層
１６と長手方向の中央部で交差する個所に設けられてい
る点で相違している。このように構成することにより、
ｎエミッタ層１６の中央部直下のｐベース層１５に到達
する正孔の量は減少し、ターンオフ時においてｎエミッ
タ層１６の中央部での電流集中を図８に示すＧＴＯに比
較して緩和することができる。

【００３３】図１８は本発明の他の実施例のＧＴＯをカ
ソード側から見た平面パターンであり、円形ＧＴＯの１
／４を示したものである。円形半導体基板１に複数の細
長いｎエミッタ層１６が１０重リングに放射状に配置さ
れ、その周辺に露出するｐベース層１５には図示されて
はいないがゲート電極が設けられている。図１９は本発
明を説明するために図１８の中の取り出し用のゲート電
極から順に１，５，１０番目のリングのイ，ロ，ハの単
位素子を拡大したものである。イ，ロ，ハの第３層部分
の長さをＬ１，Ｌ２，Ｌ３とし、幅をＷ１，Ｗ２，Ｗ３
としている。図２０は図１８の切断面Ｆ−Ｆ′にそって
イ，ロ，ハの概略断面図を示している。取り出し用のゲ
ート電極１９１の位置は円形半導体基板の中心部であ
る。図１８，図１９，図２０が示すように第３の層部分
ｎベース１４３の長さおよび幅を取り出し用のゲート電
極から遠ざかるにつれて、 第３の層部分の長さ：Ｌ１＜Ｌ１＜Ｌ３ 第３の層部分の幅 ：Ｗ１＜Ｗ２＜Ｗ３ としている。つまり、取り出し用ゲート電極に最も近い
イの第３の層部分の面積が最も小さく、最も遠いハの第
３の層部分の面積が最も大きくなるようにしている。本
発明の動作について説明する。大容量ＧＴＯにおいては
図１８のように単位素子を複数円形半導体基板状に配置
して大容量を達成しているが、ＧＴＯは大容量になるに
つれて単位素子の数を増加する必要があり、取り出し用
のゲート電極から遠いところにも単位素子を配置しなけ
ればならない。しかし、取り出し用のゲート電極から遠
い単位素子ではゲート電極抵抗が大きくなるためｎエミ
ッタ−ｐベース間に印加される電圧が小さくなりターン
オフ時間が長くなる傾向にある。なぜならターンオフは
ｎベース層中の過剰キャリアである正孔をゲート電極か
ら掃き出すことによってなされるが、取り出し用ゲート
電極から遠い単位素子では近い単位素子に比べｎエミッ
タ−ｐベース間に印加される電圧が小さく、同じ数の正
孔を掃き出すのに長い時間を必要とするためである。従
って、大容量のＧＴＯにおいて同じペレット内に単位素
子間のターンオフ時間のバラツキがある場合ターンオフ
時間の長い単位素子へ電流が集中しやすい。一方、単位
素子内のターンオフについてみてみると、最もゲート電
極から遠く、ｐベース層の横方向抵抗（以下ＲＰＢとす
る）が大きいｎエミッタ中央部でのターンオフが最も遅
くなるため、ｎエミッタ中央部へ電流が集中しやすい。
従って、全ての単位素子で同時に局所的な電流集中なし
にターンオフを完了させるためには、ゲート電極から遠
い単位素子では定常オン状態におけるｎベース層の正孔
の数を減らしかつ、ｎエミッタ中央部への電流の集中を
緩和する必要がある。図１８，図１９，図２０に示す構
造では不純物濃度の高い第３の層部分をｎエミッタの中
央部を投影した投影部分を含むように形成し、その面積
を順次増加することによりｎベース層中の正孔の数を減
らすことができる。さらにｎエミッタ中央部直下での正
孔密度が減少するためターンオフ時にｎエミッタ中央部
への電流集中を緩和することができる。また、正孔がｎ
エミッタの周辺部に集中するためＲＰＢが小さくなり正
孔の掃き出しが容易になり、ターンオフ時間を短くする
効果がある。以上のことから、ペレット全体においてタ
ーンオフが均一にでき、大電流の遮断が可能である。

【００３４】図２１は図２０のＧ−Ｇ′の不純物濃度分
布を概略的に示したものである。図では不純物濃度分布
を横軸に深さ方向を縦軸にとっている。

【００３５】図２２は本発明の他の実施例の概略断面図
であり、第３の層部分の不純物濃度を取り出し用のゲー
ト電極から離れるに従い順次高くなるように形成したも
のであり、図１８のＧＴＯに適用した場合のイ，ロ，ハ
の単位素子について示したものである。図２３は図２２
のＨ−Ｈ′，Ｉ−Ｉ′，Ｊ−Ｊ′の不純物分布を概略的
に示したものである。図２２の構造では、ｐエミッタか
ら注入された正孔が第３の層部分に入るものと避けるよ
うに通過するものとに別れる。第３の層部分に入った正
孔は第３の層部分を通過する間に再結合によってその数
を減らしていくが、再結合の割合は第３の層部分の不純
物濃度によって決まっている。特に、定常オン状態では
ｐエミッタから注入される正孔の数は十分に多く、第３
の層部分に入った正孔のほとんどを再結合させるために
は第３の層部分の不純物濃度をｐエミッタの不純物濃度
と同程度以上にした方がより効果的である。しかし、第
３の層部分の不純物濃度はｐエミッタの不純物濃度以下
でも第３の層部分を通過する正孔の数をある割合で減少
させる効果がある。本実施例では第３の層部分を通過す
る正孔の数を取り出し用のゲート電極から離れるに従い
減少するように形成したものであり、この構造によって
ペレット全体においてターンオフが均一にでき、大電流
の遮断が可能である。

【００３６】図２４は図１８，図１９，図２０の実施例
にさらに改良を加えた他の実施例の概略断面図であり、
図１８のイ，ロ，ハの単位素子について示したものであ
る。この構造では取り出し用ゲートから離れるに従い順
次ｐエミッタの幅を取り出し用ゲート電極から順にｄ
１，ｄ２，ｄ３とすると、 ｐエミッタの幅：ｄ１＞ｄ２＞ｄ３ としたものであり、ｐエミッタから注入される正孔の数
を順次少なくなるようにしたものであり、さらにペレッ
ト全体でターンオフタイムを揃えることが可能であり、
大電流の遮断が可能である。

【００３７】図２５は図１８，図１９，図２０の第１実
施例にさらに改良を加えた他の実施例の概略断面図であ
り、図１８のイ，ロ，ハの単位素子について示したもの
である。この構造では取り出し用のゲート電極から離れ
るに従い順次ｐエミッタの不純物濃度を順次低くしたも
のである。つまり、ｐエミッタ層１３１，１３２，１３
３の不純物濃度のピークをＮＰＥ１，ＮＰＥ２，ＮＰＥ
３とすると、取り出し用ゲート電極から離れるに従いＮ
ＰＥ１＞ＮＰＥ２＞ＮＰＥ３のように形成するものであ
る。この構造により順次ｐエミッタから注入される正孔
密度を小さくできるため、さらにペレット全体でターン
オフタイムを揃えることができ、大電流の遮断が可能で
ある。

【００３８】図２６は本発明による他の実施例のＧＴＯ
をカソード側から見た平面パターンであり、円形１／４
を示したものである。図２６では第３の層部分の位置も
同時に示している。図２７は図２６のＫ−Ｋ′のイ，
ロ，ハの単位素子の概略断面図を示したものである。こ
の構造は第３の層部分をリング状に設けかつ、リングの
幅をＷ１，Ｗ２，Ｗ３とすると、取り出し用のゲート電
極から順に リングの幅：Ｗ１＜Ｗ２＜Ｗ３ としたものである。第３の層部分を単位素子に対し帯状
になるように設けることにより、ｎエミッタ中央部への
正孔の注入をさらに減らすことができるのでｎエミッタ
中央部への電流集中をさらに緩和することができる。

【００３９】これまであげてきた実施例ではｎエミッタ
層１６が１０重リングになっている場合について示して
いるが、電流容量によってリングの数を増加または減少
した場合や、ｎエミッタがほかの規則に従って配置され
ている場合、例えば図２８，図２９に示すようなｎエミ
ッタを並行に配置した構造でも同等の効果を有する。更
にこれまでの実施例では、取り出し用のゲート電極を円
形半導体基板（GTOペレット）の中心部に配置した場合
について示したが、それ以外に外周リング状や中間リン
グ状に配置した構造でも同様に適用できる。

【００４０】また、本実施例では単位素子内で第３の層
部分をｎエミッタの中央部への電流集中が起こらないよ
うな位置に形成しているが、何もこの位置は決まったも
のではなくｎエミッタへの電流集中を防ぐような位置で
あれば問題はない。例えば、取り出し用ゲート電極から
最も遠い単位素子では第３の層部分をｎエミッタの中央
よりも取り出し用ゲート電極とは反対側よりに配置する
ものである。

【００４１】また、本実施例では第３の層部分をすべて
の単位素子に形成しているが何もすべての単位素子に形
成する必要は無くゲート電極から離れた外周部だけに形
成しても同様の効果を有する。

【００４２】なお本発明はｐエミッタからの正孔の注入
を制御するものであり、ＳＩサイリスタや、ＭＣＴへ応
用しても同様の効果がある。

【００４３】図３０は本発明ＧＴＯを使用した３相イン
バータの一実施例を示す回路図である。図において、Ｔ
₁及びＴ₂は直流電源Ｅに接続される一対の直流端子、Ｇ
₁ 及びＧ₂，Ｇ₃及びＧ₄，Ｇ₅及びＧ₆はそれぞれ直列接
続されて一対の直流端子Ｔ₁及びＴ₂間に極性を揃えて並
列接続された本発明ＧＴＯ、Ｄ₁，Ｄ₂，Ｄ₃，Ｄ₄，Ｄ₅
及びＤ₆ は各ＧＴＯに極性を逆にして並列接続された負
荷電流を還流させるダイオード、Ｔ₃，Ｔ₄及びＴ₅ は直
列接続された２個のＧＴＯの接続点からそれぞれ引き出
された交流出力の相数と同数（３個）の交流端子であ
る。このようにインバータを本発明ＧＴＯで構成すれ
ば、ＧＴＯ１個当りの容量（耐圧×通電電流）が大きく
なることから、ＧＴＯの直並列接続数が低減でき、イン
バータの信頼性及び制御性の向上を図ることができる。

【００４４】大容量のインバータではＧＴＯの耐圧がシ
ステムに必要な電圧より低いことから、図３０にＧ₁〜
Ｇ₆で示すＧＴＯは複数個のＧＴＯ素子を直列接続して
構成する必要がある。この直列接続の具体例を図３１に
示す。図において、ＬＡはGTOがターンオンするときの
電流上昇率ｄｉ／ｄｔを抑制したり、ＧＴＯが転流失敗
したときの過電流を抑制する働きをするアノードリアク
トル、ＲＡはアノードリアクトル回路の減流抵抗、ＤＡ
はアノードリアクトル回路の還流ダイオード、ＤＦは負
荷電流を還流させるダイオード、ＤＳはスナバダイオー
ド、ＲＳはスナバ抵抗、ＣＳはスナバコンデンサ、ＧＵ
はＧＴＯをオン，オフするためのゲート回路である。大
容量インバータが扱える電力は、半導体素子の高耐圧
化，大電流化や素子の直列接続数増大によって決定され
る。従来は耐圧が４.５ｋＶ で可制御電流が３ｋＡのＧ
ＴＯを４個直列接続して構成した単位インバータ容量は
例えば図３０の１相のみでは８.３ＭＶＡ であったが、
本発明のＧＴＯは耐圧が８ｋＶで可制御電流が５ｋＡで
あり、このＧＴＯを４個直列接続した単位インバータ容
量は２５ＭＶＡとなり、大幅な容量アップが図れる。さ
らに、この単位インバータを４多重にして使うことによ
り、１００ＭＶＡの大容量ＧＴＯインバータが実現で
る。

【００４５】以上は本発明ＧＴＯ及びそれを使用した電
力変換装置を特定の実施例を例に挙げて説明したが、本
発明はこれらに限定されることなく本発明の思想の範囲
内で種々の変形が可能である。

【００４６】

【発明の効果】以上詳述したように、本発明によればｎ
ベース層内に選択的に高不純物濃度の第３の層部分また
は半絶縁性層や絶縁性層を形成することにより、ターン
オフ時にカソード側における電流集中を緩和することが
でき、破壊耐量を大幅に増大したＧＴＯを実現できる。

【００４７】また、大容量ＧＴＯにおいてペレット内の
ターンオフタイムを均一にできるとともに、ターンオフ
時に発生するｎエミッタでの局所的な電流集中を緩和す
ることができるので可制御電流を増加することが可能で
ある。また、ｎベース層内に残っているキャリアを迅速
に排出することができるため、テール電流の減衰を早く
することが可能である。さらに、この大容量ＧＴＯを電
力変換装置に適用すれば大容量化が実現できる。

【図面の簡単な説明】

【図１】本発明ＧＴＯの一実施例を示す概略断面図であ
る。

【図２】図１に示すＧＴＯの製造方法を説明するための
概略工程図である。

【図３】本発明ＧＴＯの異なる実施例を示す概略断面図
である。

【図４】本発明ＧＴＯの更に異なる実施例を示す概略断
面図である。

【図５】本発明ＧＴＯの別な実施例を示す概略断面図で
ある。

【図６】本発明ＧＴＯの更に別な実施例を示す概略断面
図である。

【図７】本発明ＧＴＯの他の実施例を示す概略断面図で
ある。

【図８】本発明ＧＴＯの更に他の実施例を示す概略断面
図である。

【図９】本発明ＧＴＯのカソード側からみた４分の１円
の平面パターン図である。

【図１０】図５に示した本発明ＧＴＯの実施例の改良案
を示す平面図である。

【図１１】図１０のＡ−Ａ線に沿う概略断面図である。

【図１２】図１０のＢ−Ｂ線に沿う概略断面図である。

【図１３】図８に示した本発明ＧＴＯの実施例の改良案
を示す平面図である。

【図１４】図１３のＣ−Ｃ線に沿う概略断面図である。

【図１５】図８に示した本発明ＧＴＯの実施例の異なる
改良案を示す平面図である。

【図１６】図１５のＤ−Ｄ線に沿う概略断面図である。

【図１７】図１５のＥ−Ｅ線に沿う概略断面図である。

【図１８】本発明ＧＴＯのカソード側からみた４分の１
の平面パターン図である。

【図１９】図１８のイ，ロ，ハの拡大図である。

【図２０】図１８のＦ−Ｆ′に沿った概略断面構造であ
る。

【図２１】図２０のＧ−Ｇ′に沿った不純物濃度分布で
ある。

【図２２】本発明のさらに異なる実施例を示す概略断面
図である。

【図２３】図２２のＨ−Ｈ′，Ｉ−Ｉ′，Ｊ−Ｊ′に沿
った不純物濃度分布である。

【図２４】本発明のさらに異なる実施例を示す概略断面
図である。

【図２５】本発明のさらに異なる実施例を示す概略断面
図である。

【図２６】本発明ＧＴＯのカソード側からみた４分の１
の平面パターン図である。

【図２７】図２６のＫ−Ｋ′切断面に沿った概略断面図
である。

【図２８】カソード側からみた４分の１の平面パターン
である。

【図２９】カソード側からみた３分の１の平面パターン
である。

【図３０】本発明のＧＴＯを用いたインバータを示す概
略回路図である。

【図３１】本発明ＧＴＯの直列接続回路である。

【符号の説明】

１…半導体基板、１３，１３１，１３２，１３３…ｐエ
ミッタ層、１４…ｎベース層、１５…ｐベース層、１６
…ｎエミッタ層、１７…アノード側の主電極、１８…カ
ソード側の主電極、１９…ゲート電極、１９１…取り出
し用のゲート電極の位置、１４１…ｎベース層の第１の
層部分、１４２…ｎベース層の第２の層部分、１４３…
ｎベース層の第３の層部分、１４４…ｎベース層の第４
の層部分、１４５…ｎベース層の第５の層部分、Ｇ₁〜
Ｇ₆…ＧＴＯ、Ｄ₁〜Ｄ₂…還流ダイオード。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 松吉 聡 茨城県日立市久慈町4026番地 株式会社 日立製作所 日立研究所内 (72)発明者 望月 康弘 茨城県日立市久慈町4026番地 株式会社 日立製作所 日立研究所内 (72)発明者 小野瀬 秀勝 茨城県日立市久慈町4026番地 株式会社 日立製作所 日立研究所内 (56)参考文献 特開 昭50−81290（ＪＰ，Ａ) 特開 平１−258476（ＪＰ，Ａ) 実公 昭51−4598（ＪＰ，Ｙ１)

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】一対の主表面を有し、一対の主表面間に一
   方の主表面に隣接する一方導電型の一方のエミッタ層、
   一方のエミッタ層及び一方の主表面に隣接する他方導電
   型の一方のベース層、一方のベース層及び他方の主表面
   に隣接する一方導電型の他方のベース層、他方のベース
   層及び他方の主表面に隣接する他方導電型の複数個の他
   方のエミッタ層を有し、一方のベース層が一方のエミッ
   タ層及び一方の主表面に隣接する第１の層部分と、他方
   のベース層に隣接し第１の層部分より低不純物濃度を有
   する第２の層部分と、一方のエミッタ層及び他方のベー
   ス層から離れ第１の層部分及び第２の層部分の少なくと
   も一方に隣接して一方の主表面と平行をなす面に部分的
   に設けられ第１の層部分及び第２の層部分より高不純物
   濃度を有する第３の層部分とからなり、第３の層部分が
   第１の層部分及び第２の層部分に隣接して設けられてい
   る半導体基体と、 半導体基体の一方の主表面において一方のエミッタ層及
   び一方のベース層にオーミック接触する一方の主電極
   と、 半導体基体の他方の主表面において各他方のエミッタ層
   にオーミック接触する他方の主電極と、 半導体基体の他方の主表面において他方のエミッタ層を
   包囲するように他方のベース層にオーミック接触する制
   御電極とを具備することを特徴とするゲートターンオフ
   サイリスタ。
2. 【請求項２】請求項１において、一方のベース層の第１
   の層部分及び第２の層部分間に第１の層部分及び第２の
   層部分より高く第３の層部分より低い不純物濃度を有す
   る第４の層部分が設けられていることを特徴とするゲー
   トターンオフサイリスタ。
3. 【請求項３】一対の主表面を有し、一対の主表面間に一
   方の主表面に隣接する一方導電型の一方のエミッタ層、
   一方のエミッタ層及び一方の主表面に隣接する他方導電
   型の一方のベース層、一方のベース層及び他方の主表面
   に隣接する一方導電型の他方のベース層、他方のベース
   層及び他方の主表面に隣接する他方導電型の複数個の 他
   方のエミッタ層を有し、一方のベース層が一方のエミッ
   タ層及び一方の主表面に隣接する第１の層部分と、他方
   のベース層に隣接し第１の層部分より低不純物濃度を有
   する第２の層部分と、一方のエミッタ層及び他方のベー
   ス層から離れ第１の層部分及び第２の層部分の少なくと
   も一方に隣接して一方の主表面と平行をなす面に部分的
   に設けられ第１の層部分及び第２の層部分より高不純物
   濃度を有する第３の層部分とからなり、第３の層部分が
   第１の層部分内に設けられている半導体基体と、 半導体基体の一方の主表面において一方のエミッタ層及
   び一方のベース層にオーミック接触する一方の主電極
   と、 半導体基体の他方の主表面において各他方のエミッタ層
   にオーミック接触する他方の主電極と、 半導体基体の他方の主表面において他方のエミッタ層を
   包囲するように他方のベース層にオーミック接触する制
   御電極とを具備することを特徴とするゲートターンオフ
   サイリスタ。
4. 【請求項４】一対の主表面を有し、一対の主表面間に一
   方の主表面に隣接する一方導電型の一方のエミッタ層、
   一方のエミッタ層及び一方の主表面に隣接する他方導電
   型の一方のベース層、一方のベース層及び他方の主表面
   に隣接する一方導電型の他方のベース層、他方のベース
   層及び他方の主表面に隣接する他方導電型の複数個の他
   方のエミッタ層を有し、一方のベース層が一方のエミッ
   タ層及び一方の主表面に隣接する第１の層部分と、他方
   のベース層に隣接し第１の層部分より低不純物濃度を有
   する第２の層部分と、一方のエミッタ層及び他方のベー
   ス層から離れ第１の層部分及び第２の層部分の少なくと
   も一方に隣接して一方の主表面と平行をなす面に部分的
   に設けられ第１の層部分及び第２の層部分より高不純物
   濃度を有する第３の層部分とからなり、第３の層部分が
   第２の層部分内に設けられている半導体基体と、 半導体基体の一方の主表面において一方のエミッタ層及
   び一方のベース層にオーミック接触する一方の主電極
   と、 半導体基体の他方の主表面において各他方のエミッタ層
   にオーミック接触する 他方の主電極と、 半導体基体の他方の主表面において他方のエミッタ層を
   包囲するように他方のベース層にオーミック接触する制
   御電極とを具備することを特徴とするゲートターンオフ
   サイリスタ。
5. 【請求項５】請求項１，２，３、又は４において、一方
   のベース層内に一方のエミッタ層から注入され他方のエ
   ミッタ層に至るキャリアの進行経路を変更する手段を設
   けたことを特徴とするゲートターンオフサイリスタ。
6. 【請求項６】一対の主表面を有し、一対の主表面間に一
   方の主表面に隣接する一方伝導型の一方のエミッタ層、
   一方のエミッタ層に隣接する他方導電型の一方のベース
   層、一方のベース層及び他方の主表面に隣接する一方伝
   導型の他方のベース層、他方のベース層及び他方の主表
   面に隣接する他方伝導型の複数個の他方のエミッタ層を
   有し、一方のベース層は一方のエミッタ層に隣接する第
   １の層部分と、他方のベース層に隣接する第２の層部分
   と、一方のエミッタ層及び他方のベース層から離れ第１
   の層部分及び第２の層部分の少なくとも一方に隣接して
   一方の主表面と平行をなす面に部分的に設けられた第３
   の層部分からなる構造であり、第３の層部分は他方のエ
   ミッタ層とともに一方の主表面に投影したときにお互い
   に重なり、かつ第３の層部分の面積を取り出し用のゲー
   ト電極から離れるに従い順次または段階的に増加した半
   導体基体と、 半導体基体の一方の主表面において一方のエミッタ層に
   オーミック接触する一方の主電極と、 半導体基体の一方の主表面において各他方のエミッタ層
   にオーミック接触する他方の主電極と、 半導体基体の他方の主表面において他方のエミッタ層を
   包囲するように他方のベース層にオーミック接触する制
   御電極とを具備することを特徴とするゲートターンオフ
   サイリスタ。
7. 【請求項７】一対の主表面を有し、一対の主表面間に一
   方の主表面に隣接する一方伝導型の 一方のエミッタ層、
   一方のエミッタ層に隣接する他方導電型の一方のベース
   層、一方のベース層及び他方の主表面に隣接する一方伝
   導型の他方のベース層、他方のベース層及び他方の主表
   面に隣接する他方伝導型の複数個の他方のエミッタ層を
   有し、一方のベース層は一方のエミッタ層に隣接する第
   １の層部分と、他方のベース層に隣接する第２の層部分
   からなる半導体基体と、一方の主表面において一方のエ
   ミッタ層にオーミック接触する一方の主電極と、一方の
   主表面において各他方のエミッタ層にオーミック接触す
   る他方の主電極と、他方の主表面において他方のエミッ
   タ層を包囲するように他方のベース層にオーミック接触
   する制御電極とを具備するものにおいて、一方のベース
   層内に一方のエミッタ層から注入され他方のエミッタ層
   に至るキャリアの進行経路を変更する手段を設け、かつ
   キャリアの進行経路を変更する効果が取り出し用ゲート
   から離れるに従い順次または段階的に強くしたことを特
   徴とするゲートターンオフサイリスタ。
8. 【請求項８】一対の主表面を有し、一対の主表面間に一
   方の主表面に隣接する一方伝導型の一方のエミッタ層、
   一方のエミッタ層に隣接する他方導電型の一方のベース
   層、一方のベース層及び他方の主表面に隣接する一方伝
   導型の他方のベース層、他方のベース層及び他方の主表
   面に隣接する他方伝導型の複数個の他方のエミッタ層を
   有し、一方のベース層は一方のエミッタ層に隣接する第
   １の層部分と、他方のベース層に隣接する第２の層部分
   と、一方のエミッタ層及び他方のベース層から離れ第１
   の層部分及び第２の層部分の少なくとも一方に隣接して
   一方の主表面と平行をなす面に部分的に設けられた第３
   の層部分からなる構造であり、第３の層部分は他方のエ
   ミッタ層とともに一方の主表面に投影したときにお互い
   に重なり、かつ第３の層部分の不純物濃度を取り出し用
   ゲートから離れるに従い順次または段階的に高くした半
   導体基体と、 半導体基体の一方の主表面において一方のエミッタ層に
   オーミック接触する一方の主電極と、 半導体基体の一方の主表面において各他方のエミッタ層
   にオーミック接触する他方の主電極と、 半導体基体の他方の主表面において他方のエミッタ層を
   包囲するように他方の ベース層にオーミック接触する制
   御電極とを具備することを特徴とするゲートターンオフ
   サイリスタ。
9. 【請求項９】請求項６，７、又は８において、一方のエ
   ミッタ層は分割されて配置され、取り出し用のゲート電
   極から離れるに従い順次一方のエミッタの幅を狭くした
   ことを特徴とするゲートターンオフサイリスタ。
10. 【請求項１０】請求項６，７、又は８において、順次ま
    たは段階的に一方のエミッタ層の不純物濃度を減少させ
    たことを特徴とするゲートターンオフサイリスタ。
11. 【請求項１１】一対の直流端子と、 交流出力の相数と同数の交流端子と、 一対の直流端子間に接続され、それぞれゲートターンオ
    フサイリスタと逆極性のダイオードの並列回路を２個直
    列接続した構成からなり、並列回路の相互接続点が異な
    る交流端子に接続された交流出力の相数と同数の電力変
    換単位とを具備し、各ゲートターンオフサイリスタが、 一対の主表面を有し、一対の主表面間に一方の主表面に
    隣接する一方導電型の一方のエミッタ層、一方のエミッ
    タ層に隣接する他方導電型の一方のベース層、一方のベ
    ース層及び他方の主表面に隣接する一方導電型の他方の
    ベース層、他方のベース層及び他方の主表面に隣接する
    他方導電型の他方のエミッタ層を有し、一方のベース層
    が一方のエミッタ層に隣接する第１の層部分と、他方の
    ベース層に隣接し第１の層部分より低不純物濃度を有す
    る第２の層部分と、一方のエミッタ層及び他方のベース
    層から離れ第１の層部分及び第２の層部分の少なくとも
    一方に隣接して一方の主表面と平行をなす面に部分的に
    設けられ第１の層部分及び第２の層部分より高不純物濃
    度を有する第３の層部分とからなる半導体基体と、 半導
    体基体の一方の主表面において一方のエミッタ層にオー
    ミック接触する一方の主電極と、 半導体基体の他方の主表面において他方のエミッタ層に
    オーミック接触する他方の主電極と、 半導体基体の他方の主表面において他方のベース層にオ
    ーミック接触する制御電極と、 を具備することを特徴とする電力変換装置。