JPH1074959A - 電力用半導体素子 - Google Patents
電力用半導体素子Info
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- JPH1074959A JPH1074959A JP17689697A JP17689697A JPH1074959A JP H1074959 A JPH1074959 A JP H1074959A JP 17689697 A JP17689697 A JP 17689697A JP 17689697 A JP17689697 A JP 17689697A JP H1074959 A JPH1074959 A JP H1074959A
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Abstract
(57)【要約】
【課題】整流ダイオードの逆回復時の損失を素子破壊や
ノイズの発生を招かずに小さくすること。 【解決手段】プロトン照射などの粒子線照射によりｎ型
カソード層３３内に第１の低キャリアライフタイム領域
３８1 を形成し、プロトン照射などの粒子線照射により
ｐ型アノード層３２側のｎ型カソード層３１内に第２の
低キャリアライフタイム領域３８2 を形成する。
ノイズの発生を招かずに小さくすること。 【解決手段】プロトン照射などの粒子線照射によりｎ型
カソード層３３内に第１の低キャリアライフタイム領域
３８1 を形成し、プロトン照射などの粒子線照射により
ｐ型アノード層３２側のｎ型カソード層３１内に第２の
低キャリアライフタイム領域３８2 を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、整流ダイオード等
の電力用半導体素子に関する。
の電力用半導体素子に関する。
【０００２】
【従来の技術】近年、インバータ装置等の電力用半導体
装置の小型化等の目的のために、電力用半導体素子の高
周波化が望まれており、これを実現するためには素子の
損失（発熱）を低く抑える必要がある。これはＩＧＢＴ
といった主電力用半導体素子のみならず、整流ダイオー
ドに対しても同様である。整流ダイオードの場合、特に
その逆回復時の損失を低減することが高周波化にとって
重要である。
装置の小型化等の目的のために、電力用半導体素子の高
周波化が望まれており、これを実現するためには素子の
損失（発熱）を低く抑える必要がある。これはＩＧＢＴ
といった主電力用半導体素子のみならず、整流ダイオー
ドに対しても同様である。整流ダイオードの場合、特に
その逆回復時の損失を低減することが高周波化にとって
重要である。
【０００３】図２７に、従来の整流ダイオードの素子構
造を示す。図中、２８１は高抵抗のｎ型カソード層を示
しており、このｎ型カソード層２８１の表面には低抵抗
のｐ型アノード層２８２が選択的に拡散形成されてい
る。一方、ｎ型カソード層２８１の裏面には低抵抗のｎ
型カソード層２８３が拡散形成されている。ｎ型カソー
ド層２８１、ｐ型アノード層２８２およびｎ型カソード
層２８３によりダイオード構造が構成されている。
造を示す。図中、２８１は高抵抗のｎ型カソード層を示
しており、このｎ型カソード層２８１の表面には低抵抗
のｐ型アノード層２８２が選択的に拡散形成されてい
る。一方、ｎ型カソード層２８１の裏面には低抵抗のｎ
型カソード層２８３が拡散形成されている。ｎ型カソー
ド層２８１、ｐ型アノード層２８２およびｎ型カソード
層２８３によりダイオード構造が構成されている。
【０００４】また、終端構造としては、ｐ型アノード層
２８２の周囲に、それに接してｎ型カソード層２８１の
表面に選択的に形成された高抵抗のｐ型リサーフ層２８
４と、このｐ型リサーフ層２８４の外側のｎ型カソード
層２８１の表面に選択的に形成された低抵抗のｎ型スト
ッパ層２８５がある。
２８２の周囲に、それに接してｎ型カソード層２８１の
表面に選択的に形成された高抵抗のｐ型リサーフ層２８
４と、このｐ型リサーフ層２８４の外側のｎ型カソード
層２８１の表面に選択的に形成された低抵抗のｎ型スト
ッパ層２８５がある。
【０００５】ｐ型アノード層２８２にはアノード電極２
８６が設けられており、ｎ型ストッパ層２８５には電極
２８７が設けられている。ｐ型アノード層２８２からｐ
型リサーフ層２８４、ｎ型カソード層２８１、ｎ型スト
ッパ層２８５までにまたがった素子表面には絶縁膜２８
９が形成されている。そして、ｎ型カソード層２８３に
はカソード電極２９０が設けられている。
８６が設けられており、ｎ型ストッパ層２８５には電極
２８７が設けられている。ｐ型アノード層２８２からｐ
型リサーフ層２８４、ｎ型カソード層２８１、ｎ型スト
ッパ層２８５までにまたがった素子表面には絶縁膜２８
９が形成されている。そして、ｎ型カソード層２８３に
はカソード電極２９０が設けられている。
【０００６】図２８に、整流ダイオードの逆回復動作を
説明するためのチョッパ回路を示す。また、図２９に、
逆回復時の整流ダイオードの動作波形（電圧・電流波
形）を示す。なお、図２８のチョッパ回路は、逆回復動
作の説明を容易にするために、実際に用いるチョッパ回
路とは異なったものとなっている。
説明するためのチョッパ回路を示す。また、図２９に、
逆回復時の整流ダイオードの動作波形（電圧・電流波
形）を示す。なお、図２８のチョッパ回路は、逆回復動
作の説明を容易にするために、実際に用いるチョッパ回
路とは異なったものとなっている。
【０００７】逆回復動作とは、図２８において、主素子
Ｄｍを一定期間オン状態にした後にオフ状態にして、整
流ダイオードＤｄに順方向電流Ｉｆを流した状態で、主
素子Ｄｍを再びオン状態にすると、電源の電圧Ｖが整流
ダイオードＤｄに逆方向に印加され、整流ダイオードＤ
ｄが急激に阻止状態に移行する動作のことをいう。
Ｄｍを一定期間オン状態にした後にオフ状態にして、整
流ダイオードＤｄに順方向電流Ｉｆを流した状態で、主
素子Ｄｍを再びオン状態にすると、電源の電圧Ｖが整流
ダイオードＤｄに逆方向に印加され、整流ダイオードＤ
ｄが急激に阻止状態に移行する動作のことをいう。
【０００８】次に図２９を用いてより詳細に説明する。
期間Ｉは整流ダイオードＤｄに順方向電流Ｉｆが流れて
いる期間である。このときの図２７の整流ダイオードの
Ａ−Ａ´断面におけるキャリアプロファイルを図３０に
示す。図から分かるように、アノード・カソード近傍を
除けば電子・正孔密度は場所によらずほぼ等しく、両電
極側で高く中央部で低くなっている。
期間Ｉは整流ダイオードＤｄに順方向電流Ｉｆが流れて
いる期間である。このときの図２７の整流ダイオードの
Ａ−Ａ´断面におけるキャリアプロファイルを図３０に
示す。図から分かるように、アノード・カソード近傍を
除けば電子・正孔密度は場所によらずほぼ等しく、両電
極側で高く中央部で低くなっている。
【０００９】この状態で主素子Ｄｍをオンしても、整流
ダイオードＤｄは内部に多量のキャリアを抱えているた
めしばらくはオン状態が続き、電圧Ｖと浮遊インダクタ
ンスＬｓで決まる電流変化率ｄｉ／ｄｔで整流ダイオー
ド電流ｉｄは逆方向側へと移行し、逆方向最大電流Ｉｒ
ｒまで増加する。これが期間IIである。
ダイオードＤｄは内部に多量のキャリアを抱えているた
めしばらくはオン状態が続き、電圧Ｖと浮遊インダクタ
ンスＬｓで決まる電流変化率ｄｉ／ｄｔで整流ダイオー
ド電流ｉｄは逆方向側へと移行し、逆方向最大電流Ｉｒ
ｒまで増加する。これが期間IIである。
【００１０】次に期間III においては，ｐ型アノード層
２８２とｎ型カソード層２８１との主接合から空乏層が
拡がり始め、整流ダイオード電圧ｖｄが上昇し始める。
これと同時に逆方向に流れている整流ダイオード電流ｉ
ｄが減少し始める。また、このときの電流変化率ｄｉ´
／ｄｔと浮遊インダクタンスＬｓの存在により，整流ダ
イオード電圧ｖｄは電源の電圧Ｖを越えて跳ね上がる。
２８２とｎ型カソード層２８１との主接合から空乏層が
拡がり始め、整流ダイオード電圧ｖｄが上昇し始める。
これと同時に逆方向に流れている整流ダイオード電流ｉ
ｄが減少し始める。また、このときの電流変化率ｄｉ´
／ｄｔと浮遊インダクタンスＬｓの存在により，整流ダ
イオード電圧ｖｄは電源の電圧Ｖを越えて跳ね上がる。
【００１１】最後に，期間IVは、空乏層が素子内にほと
んど拡がり、整流ダイオードＶｄがほぼ阻止状態に移行
しているが、カソード近傍に残ったキャリアによるテイ
ル電流がしばらく流れる期間である。
んど拡がり、整流ダイオードＶｄがほぼ阻止状態に移行
しているが、カソード近傍に残ったキャリアによるテイ
ル電流がしばらく流れる期間である。
【００１２】ここで、逆回復時（期間Ｉ〜期間IV）にお
ける損失は，整流ダイオード電圧ｖｄと整流ダイオード
電流ｉｄの積で与えられるため、テイル電流が大きいと
期間IVにおける損失が非常に大きくなってしまう。
ける損失は，整流ダイオード電圧ｖｄと整流ダイオード
電流ｉｄの積で与えられるため、テイル電流が大きいと
期間IVにおける損失が非常に大きくなってしまう。
【００１３】テイル電流を低く抑える方法としては、テ
イル電流の発生源となっているカソード電極２９０側の
ｎ型カソード層２８１内のキャリア密度をあらかじめ低
く抑えることが提案されている。
イル電流の発生源となっているカソード電極２９０側の
ｎ型カソード層２８１内のキャリア密度をあらかじめ低
く抑えることが提案されている。
【００１４】この方法は、図３１に示すように、カソー
ド電極２９０側のｎ型カソード層２８１内に低キャリア
ライフタイム領域２９１をプロトン照射やＨｅ+ 照射等
の粒子線照射により形成するというものである。
ド電極２９０側のｎ型カソード層２８１内に低キャリア
ライフタイム領域２９１をプロトン照射やＨｅ+ 照射等
の粒子線照射により形成するというものである。
【００１５】しかしながら、この種の方法には以下のよ
うな問題がある。
うな問題がある。
【００１６】現在、プロトン照射などの粒子線照射技術
においては細かな照射量の制御が困難であるため、期間
Ｉ（順方向通電時）における図３１のＡ−Ａ´断面にお
けるキャリアプロファイルは、図３２に示すように、カ
ソード電極２９０側のｎ型カソード層２８１内のキャリ
ア密度が低くなる。
においては細かな照射量の制御が困難であるため、期間
Ｉ（順方向通電時）における図３１のＡ−Ａ´断面にお
けるキャリアプロファイルは、図３２に示すように、カ
ソード電極２９０側のｎ型カソード層２８１内のキャリ
ア密度が低くなる。
【００１７】このため、図３３に示すように、テイル電
流は減少するものの、期間III における電流変化率ｄｉ
´／ｄｔは増大し（ハードリカバリー）、この電流変化
率ｄｉ´／ｄｔの増大によって整流ダイオード電圧ｖｄ
は電源電圧Ｖを大きく越えて跳ね上がり、素子破壊が起
こったりノイズ（ジッタ）Ｖｎが発生するという問題が
生じる。
流は減少するものの、期間III における電流変化率ｄｉ
´／ｄｔは増大し（ハードリカバリー）、この電流変化
率ｄｉ´／ｄｔの増大によって整流ダイオード電圧ｖｄ
は電源電圧Ｖを大きく越えて跳ね上がり、素子破壊が起
こったりノイズ（ジッタ）Ｖｎが発生するという問題が
生じる。
【００１８】また、プロトンやＨｅ+ などの粒子線を照
射する際に、絶縁膜２８９と、ｐ型アノード層２８２、
ｐ型リサーフ層２８４、ｎ型カソード層２８１またはｎ
型ストッパ層２８５との界面、特に絶縁膜２８９と高抵
抗のｐ型リサーフ層２８４との界面に界面準位が発生す
るので、空乏層の広がりが抑制されたり、接合リークが
増大するという問題がある。
射する際に、絶縁膜２８９と、ｐ型アノード層２８２、
ｐ型リサーフ層２８４、ｎ型カソード層２８１またはｎ
型ストッパ層２８５との界面、特に絶縁膜２８９と高抵
抗のｐ型リサーフ層２８４との界面に界面準位が発生す
るので、空乏層の広がりが抑制されたり、接合リークが
増大するという問題がある。
【００１９】また、電子線を照射する場合でも、照射量
によってはアニール後でも界面準位が残留し、耐圧が劣
化するという問題が生じる。さらに、原子炉近辺や宇宙
など放射線が飛び交う環境の中で素子を使用する場合、
同様の原因により耐圧が経時劣化を起こすことがあっ
た。
によってはアニール後でも界面準位が残留し、耐圧が劣
化するという問題が生じる。さらに、原子炉近辺や宇宙
など放射線が飛び交う環境の中で素子を使用する場合、
同様の原因により耐圧が経時劣化を起こすことがあっ
た。
【００２０】
【発明が解決しようとする課題】上述の如く、整流ダイ
オードの逆回復時の損失を低減するために、粒子線等の
照射によりカソード電極側の高抵抗のｎ型カソード層内
に低キャリアライフタイム領域を形成すると、ｎ型カソ
ード層内のキャリア密度が低くなって、素子破壊やノイ
ズが発生するという問題があった。
オードの逆回復時の損失を低減するために、粒子線等の
照射によりカソード電極側の高抵抗のｎ型カソード層内
に低キャリアライフタイム領域を形成すると、ｎ型カソ
ード層内のキャリア密度が低くなって、素子破壊やノイ
ズが発生するという問題があった。
【００２１】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、粒子線等の照射による
ライフタイム制御に対して有効な構造を有する電力用半
導体素子を提供することにある。
ので、その目的とするところは、粒子線等の照射による
ライフタイム制御に対して有効な構造を有する電力用半
導体素子を提供することにある。
【００２２】
［概要］上記目的を達成するために、本発明に係る電力
用半導体素子（請求項１）は、高抵抗の第１の第１導電
型半導体層と、この第１導電型半導体層の表面に形成さ
れた第１の第２導電型半導体層と、前記第１の第１導電
型半導体層の前記第１の第２導電型半導体層側と反対側
の表面に形成された第２の第１導電型半導体層と、この
第２の第１導電型半導体層内に形成された第１の低キャ
リアライフタイム領域と、前記第１の第１導電型半導体
層内に形成された第２の低キャリアライフタイム領域と
を備えていることを特徴とする。
用半導体素子（請求項１）は、高抵抗の第１の第１導電
型半導体層と、この第１導電型半導体層の表面に形成さ
れた第１の第２導電型半導体層と、前記第１の第１導電
型半導体層の前記第１の第２導電型半導体層側と反対側
の表面に形成された第２の第１導電型半導体層と、この
第２の第１導電型半導体層内に形成された第１の低キャ
リアライフタイム領域と、前記第１の第１導電型半導体
層内に形成された第２の低キャリアライフタイム領域と
を備えていることを特徴とする。
【００２３】また、本発明に係る他の電力用半導体素子
（請求項２）は、上記電力用半導体素子（請求項１）に
おいて、前記第２の低キャリアライフタイム領域が前記
第１の第２導電型半導体層側に形成されていることを特
徴とする。
（請求項２）は、上記電力用半導体素子（請求項１）に
おいて、前記第２の低キャリアライフタイム領域が前記
第１の第２導電型半導体層側に形成されていることを特
徴とする。
【００２４】また、本発明に係る他の電力用半導体素子
（請求項３）は、上記電力用半導体素子（請求項１、請
求項２）において、前記第１および第２の低キャリアラ
イフタイム領域は、粒子線照射または放射線照射により
形成された領域であることを特徴とする。
（請求項３）は、上記電力用半導体素子（請求項１、請
求項２）において、前記第１および第２の低キャリアラ
イフタイム領域は、粒子線照射または放射線照射により
形成された領域であることを特徴とする。
【００２５】また、本発明に係る他の電力用半導体素子
（請求項４）は、上記電力用半導体素子（請求項１〜請
求項３）において、前記第１の第１導電型半導体層と前
記第１の第２導電型半導体層とにより形成された接合に
逆バイアス電圧が印加されたときに空乏層が広がる領域
の素子表面に高抵抗膜を設けたことを特徴とする。
（請求項４）は、上記電力用半導体素子（請求項１〜請
求項３）において、前記第１の第１導電型半導体層と前
記第１の第２導電型半導体層とにより形成された接合に
逆バイアス電圧が印加されたときに空乏層が広がる領域
の素子表面に高抵抗膜を設けたことを特徴とする。
【００２６】また、本発明に係る他の電力用半導体素子
（請求項５）は、高抵抗の第１の第１導電型半導体層
と、この第１導電型半導体層の表面に形成された第１の
第２導電型半導体層と、前記第１の第１導電型半導体層
内に形成された第２の低キャリアライフタイム領域と、
前記第１の第１導電型半導体層と前記第２の第２導電型
半導体層とにより形成された接合に逆バイアス電圧が印
加されたときに空乏層が広がる領域の素子表面に設けら
れた高抵抗膜とを備えていることを特徴とする。また、
本発明に係る他の電力用半導体素子（請求項６）は、上
記電力用半導体素子（請求項１〜請求項５）において、
前記第１の第２導電型半導体層よりも高抵抗で素子表面
から見たときの単位面積当たりの不純物総量が２．０×
１０12ｃｍ-2以下の第２の第２導電型半導体層が、前記
第１の第２導電型半導体層の周囲かつこの第２導電型半
導体層に接して、前記第１の第１導電型半導体層の表面
に選択的に形成されていることを特徴とする。
（請求項５）は、高抵抗の第１の第１導電型半導体層
と、この第１導電型半導体層の表面に形成された第１の
第２導電型半導体層と、前記第１の第１導電型半導体層
内に形成された第２の低キャリアライフタイム領域と、
前記第１の第１導電型半導体層と前記第２の第２導電型
半導体層とにより形成された接合に逆バイアス電圧が印
加されたときに空乏層が広がる領域の素子表面に設けら
れた高抵抗膜とを備えていることを特徴とする。また、
本発明に係る他の電力用半導体素子（請求項６）は、上
記電力用半導体素子（請求項１〜請求項５）において、
前記第１の第２導電型半導体層よりも高抵抗で素子表面
から見たときの単位面積当たりの不純物総量が２．０×
１０12ｃｍ-2以下の第２の第２導電型半導体層が、前記
第１の第２導電型半導体層の周囲かつこの第２導電型半
導体層に接して、前記第１の第１導電型半導体層の表面
に選択的に形成されていることを特徴とする。
【００２７】また、本発明に係る他の電力用半導体素子
（請求項７）は、上記電力用半導体素子（請求項４〜請
求項６）において、前記高抵抗膜が半絶縁性多結晶シリ
コン膜であることを特徴とする。
（請求項７）は、上記電力用半導体素子（請求項４〜請
求項６）において、前記高抵抗膜が半絶縁性多結晶シリ
コン膜であることを特徴とする。
【００２８】本発明において、前記第１の第２導電型半
導体層および前記第２の第１導電型半導体層は低抵抗で
あることが好ましい。
導体層および前記第２の第１導電型半導体層は低抵抗で
あることが好ましい。
【００２９】また、本発明に係わる他の半導体素子（請
求項８）は、第１導電型高抵抗ベース層と、この第１導
電型高抵抗ベース層の第１の主面に選択的に形成された
第２導電型ベース層と、前記第１導電型高抵抗ベース層
の終端部分に、前記第２導電型ベース層から所定距離離
して形成された第１導電型高濃度層と、前記第１導電型
高抵抗ベース層の第２の主面に、前記第１導電型高抵抗
ベース層に隣接して形成された第１導電型バッファ層
と、この第１導電型バッファ層に隣接して形成された第
２導電型コレクタ層と、この第２導電型コレクタ層に低
抵抗接触するコレクタ電極と、前記第２導電型ベース層
に低抵抗接触する第１の電極と、前記第１導電型高濃度
層に低抵抗接触する第２の電極とを有する縦型高耐圧半
導体素子であって、前記第２の電極を前記コレクタ電極
と低抵抗結線することにより、前記第２導電型ベース層
の終端部分をアノード層、前記第１導電型高濃度層をカ
ソード層とし、前記縦型高耐圧素子に逆並列接続された
横型ダイオードを形成し、前記横型ダイオード形成領域
は、前記第１の主面から所定の深さまでは少数キャリア
ライフタイムを大きくし、それより深い領域には少数キ
ャリアライフタイムの小さな部分を設けることを特徴と
する。
求項８）は、第１導電型高抵抗ベース層と、この第１導
電型高抵抗ベース層の第１の主面に選択的に形成された
第２導電型ベース層と、前記第１導電型高抵抗ベース層
の終端部分に、前記第２導電型ベース層から所定距離離
して形成された第１導電型高濃度層と、前記第１導電型
高抵抗ベース層の第２の主面に、前記第１導電型高抵抗
ベース層に隣接して形成された第１導電型バッファ層
と、この第１導電型バッファ層に隣接して形成された第
２導電型コレクタ層と、この第２導電型コレクタ層に低
抵抗接触するコレクタ電極と、前記第２導電型ベース層
に低抵抗接触する第１の電極と、前記第１導電型高濃度
層に低抵抗接触する第２の電極とを有する縦型高耐圧半
導体素子であって、前記第２の電極を前記コレクタ電極
と低抵抗結線することにより、前記第２導電型ベース層
の終端部分をアノード層、前記第１導電型高濃度層をカ
ソード層とし、前記縦型高耐圧素子に逆並列接続された
横型ダイオードを形成し、前記横型ダイオード形成領域
は、前記第１の主面から所定の深さまでは少数キャリア
ライフタイムを大きくし、それより深い領域には少数キ
ャリアライフタイムの小さな部分を設けることを特徴と
する。
【００３０】また、本発明に係る他の半導体素子（請求
項９）は、上記半導体素子（請求項８）において、前記
少数キャリアライフタイムの小さな部分は、粒子線照射
または放射線照射、若しくはその両方により形成される
ことを特徴とする。
項９）は、上記半導体素子（請求項８）において、前記
少数キャリアライフタイムの小さな部分は、粒子線照射
または放射線照射、若しくはその両方により形成される
ことを特徴とする。
【００３１】また、本発明に係る他の半導体素子（請求
項１０）は、上記半導体素子（請求項８）において、前
記所定の深さは、前記第２導電型ベース層終端部および
第１導電型高濃度層よりも深いことを特徴とする。
項１０）は、上記半導体素子（請求項８）において、前
記所定の深さは、前記第２導電型ベース層終端部および
第１導電型高濃度層よりも深いことを特徴とする。
【００３２】また、本発明に係る他の半導体素子（請求
項１１）は、上記半導体素子（請求項８）において、前
記第２導電型ベース層終端部と前記第１導電型高濃度層
とに挟まれた領域に、前記所定の深さより浅く形成され
たガードリング層をさらに具備し、前記ガードリングの
各層間および最も前記第２導電型ベース層に近い前記ガ
ードリング層と前記第２導電型ベース層との間をＭＯＳ
チャネルで逆導通時のみ短絡することを特徴とする。
項１１）は、上記半導体素子（請求項８）において、前
記第２導電型ベース層終端部と前記第１導電型高濃度層
とに挟まれた領域に、前記所定の深さより浅く形成され
たガードリング層をさらに具備し、前記ガードリングの
各層間および最も前記第２導電型ベース層に近い前記ガ
ードリング層と前記第２導電型ベース層との間をＭＯＳ
チャネルで逆導通時のみ短絡することを特徴とする。
【００３３】［作用］本発明（請求項１〜請求項４）で
は、低抵抗の第２の第１導電型半導体層内に第１の低キ
ャリアライフタイム領域を形成している。この位置に第
１の低キャリアライフタイム領域を形成することによ
り、素子破壊やノイズの原因となる高抵抗の第１の第１
導電型半導体層内の（低抵抗の）第２の第１導電型半導
体層側におけるキャリア密度の大きな低下は起こらな
い。
は、低抵抗の第２の第１導電型半導体層内に第１の低キ
ャリアライフタイム領域を形成している。この位置に第
１の低キャリアライフタイム領域を形成することによ
り、素子破壊やノイズの原因となる高抵抗の第１の第１
導電型半導体層内の（低抵抗の）第２の第１導電型半導
体層側におけるキャリア密度の大きな低下は起こらな
い。
【００３４】また、本願発明では、さらに第１の第１導
電型半導体層内の第１の第２導電型半導体層側に第２の
低キャリアライフタイム領域を形成している。この位置
に第２の低キャリアライフ領域を形成することにより、
第１の第２導電型半導体層から第１の第１導電型半導体
層に注入されるキャリアの量を自在に制御することがで
きるようになり、最適なキャリア分布を実現することが
可能となる。
電型半導体層内の第１の第２導電型半導体層側に第２の
低キャリアライフタイム領域を形成している。この位置
に第２の低キャリアライフ領域を形成することにより、
第１の第２導電型半導体層から第１の第１導電型半導体
層に注入されるキャリアの量を自在に制御することがで
きるようになり、最適なキャリア分布を実現することが
可能となる。
【００３５】また、本願発明を整流ダイオードに適用し
た場合、第１の低キャリアライフタイム領域により、ダ
イオードの逆回復時には第１の第１導電型半導体層内の
第２の第１導電型半導体層側におけるキャリア再結合を
促進することができるので、テイル電流を低減できる。
また、第２の低キャリアライフタイム領域により、最適
なキャリア分布を実現することができ、逆方向最大電流
を低減できる。これらの結果として逆回復時の損失を小
さくできるようになる。また、キャリア密度の大きな低
下は起こらないので、素子破壊やノイズの発生は起こら
ない。
た場合、第１の低キャリアライフタイム領域により、ダ
イオードの逆回復時には第１の第１導電型半導体層内の
第２の第１導電型半導体層側におけるキャリア再結合を
促進することができるので、テイル電流を低減できる。
また、第２の低キャリアライフタイム領域により、最適
なキャリア分布を実現することができ、逆方向最大電流
を低減できる。これらの結果として逆回復時の損失を小
さくできるようになる。また、キャリア密度の大きな低
下は起こらないので、素子破壊やノイズの発生は起こら
ない。
【００３６】また、本発明（請求項５）によれば、第１
の第１導電型半導体層と第１の第２導電型半導体層とに
より形成された接合に逆バイアス電圧が印加されたとき
に空乏層が広がる領域の素子表面に、高抵抗膜を設けて
いるので、粒子線や放射線を用いて低キャリアライフタ
イム領域を形成する際における素子耐圧の劣化は起こら
ない。
の第１導電型半導体層と第１の第２導電型半導体層とに
より形成された接合に逆バイアス電圧が印加されたとき
に空乏層が広がる領域の素子表面に、高抵抗膜を設けて
いるので、粒子線や放射線を用いて低キャリアライフタ
イム領域を形成する際における素子耐圧の劣化は起こら
ない。
【００３７】また、本発明（請求項８〜請求項１１）に
よれば、縦型高耐圧半導体素子の接合終端部を逆導通ダ
イオードとして用いているので、逆導通ダイオードの為
の領域を新たに設ける必要がないので、縦型高耐圧素子
の製作コストのみで逆導通ダイオードをモノリシック化
でき、低コスト化とパッケージの小型化を実現すること
が可能となる。さらに、本発明の素子構造によれば、横
型逆導通ダイオードの電流は表面付近の少数キャリアラ
イフタイムの大きな領域のみを流れるので、オン電圧が
低く逆回復特性の良好な横型逆導通ダイオードを実現す
ることができる。
よれば、縦型高耐圧半導体素子の接合終端部を逆導通ダ
イオードとして用いているので、逆導通ダイオードの為
の領域を新たに設ける必要がないので、縦型高耐圧素子
の製作コストのみで逆導通ダイオードをモノリシック化
でき、低コスト化とパッケージの小型化を実現すること
が可能となる。さらに、本発明の素子構造によれば、横
型逆導通ダイオードの電流は表面付近の少数キャリアラ
イフタイムの大きな領域のみを流れるので、オン電圧が
低く逆回復特性の良好な横型逆導通ダイオードを実現す
ることができる。
【００３８】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。
の実施の形態（以下、実施形態という）を説明する。
【００３９】先ず、実施形態の整流ダイオードに対する
比較例としての整流ダイオードについて説明する。
比較例としての整流ダイオードについて説明する。
【００４０】図１に、比較例の整流ダイオードの素子構
造を示す。
造を示す。
【００４１】図中、１は高抵抗のｎ型カソード層を示し
ており、このｎ型カソード層１の表面には低抵抗のｐ型
アノード層２が選択的に拡散形成されている。一方、ｎ
型カソード層１の裏面には低抵抗のｎ型カソード層３が
拡散形成されている。ｎ型カソード層１、ｐ型アノード
層２およびｎ型カソード層３によりダイオード構造が構
成されている。
ており、このｎ型カソード層１の表面には低抵抗のｐ型
アノード層２が選択的に拡散形成されている。一方、ｎ
型カソード層１の裏面には低抵抗のｎ型カソード層３が
拡散形成されている。ｎ型カソード層１、ｐ型アノード
層２およびｎ型カソード層３によりダイオード構造が構
成されている。
【００４２】また、終端構造としては、ｐ型アノード層
２の周囲にそれに接してｎ型カソード層１の表面に選択
的に形成された高抵抗のｐ型リサーフ層４と、このｐ型
リサーフ層４の外側のｎ型カソード層１の表面に選択的
に形成された低抵抗のｎ型ストッパ層５がある。
２の周囲にそれに接してｎ型カソード層１の表面に選択
的に形成された高抵抗のｐ型リサーフ層４と、このｐ型
リサーフ層４の外側のｎ型カソード層１の表面に選択的
に形成された低抵抗のｎ型ストッパ層５がある。
【００４３】ｐ型アノード層２にはアノード電極６が設
けられており、ｎ型ストッパ層５には電極７が設けられ
ている。ｐ型アノード層２からｐ型リサーフ層４、ｎ型
カソード層１、ｎ型ストッパ層５までまたがった素子表
面には絶縁膜９が設けられている。ｎ型カソード層３に
はカソード電極１０が設けられている。
けられており、ｎ型ストッパ層５には電極７が設けられ
ている。ｐ型アノード層２からｐ型リサーフ層４、ｎ型
カソード層１、ｎ型ストッパ層５までまたがった素子表
面には絶縁膜９が設けられている。ｎ型カソード層３に
はカソード電極１０が設けられている。
【００４４】そして、ｎ型カソード層３内にはプロトン
照射などの粒子線照射により低キャリアライフタイム領
域８が形成されている。
照射などの粒子線照射により低キャリアライフタイム領
域８が形成されている。
【００４５】このような素子構造を採用した整流ダイオ
ードにあっては、図２に示すように、順方向通電時の素
子内のキャリア密度は、高抵抗のｎ型カソード層１内で
大きく低下することなく、低抵抗のｎ型カソード層３に
向かってほぼ単調に減少する。
ードにあっては、図２に示すように、順方向通電時の素
子内のキャリア密度は、高抵抗のｎ型カソード層１内で
大きく低下することなく、低抵抗のｎ型カソード層３に
向かってほぼ単調に減少する。
【００４６】この結果、図３に示すように、期間III に
おける電流変化率ｄｉ´／ｄｔをそれほど増大させずに
期間IVのテイル電流を減らすことができるので、素子破
壊やノイズの発生を招かずに逆回復時の損失を小さくで
きるようになる。
おける電流変化率ｄｉ´／ｄｔをそれほど増大させずに
期間IVのテイル電流を減らすことができるので、素子破
壊やノイズの発生を招かずに逆回復時の損失を小さくで
きるようになる。
【００４７】（第１の実施形態）図４は、本発明の第１
の実施形態に係る整流ダイオードの素子構造を示す断面
図である。
の実施形態に係る整流ダイオードの素子構造を示す断面
図である。
【００４８】図中、３１は高抵抗のｎ- 型カソード層を
示しており、このｎ- 型カソード層３１の表面には低抵
抗のｐ+ 型アノード層３２が選択的に拡散形成されてい
る。一方、ｎ- 型カソード層３１の裏面には低抵抗のｎ
+ 型カソード層３３が拡散形成されている。ｎ- 型カソ
ード層３１、ｐ+ 型アノード層３２およびｎ+ 型カソー
ド層３３によりダイオード構造が構成されている。
示しており、このｎ- 型カソード層３１の表面には低抵
抗のｐ+ 型アノード層３２が選択的に拡散形成されてい
る。一方、ｎ- 型カソード層３１の裏面には低抵抗のｎ
+ 型カソード層３３が拡散形成されている。ｎ- 型カソ
ード層３１、ｐ+ 型アノード層３２およびｎ+ 型カソー
ド層３３によりダイオード構造が構成されている。
【００４９】また、終端構造としては、ｐ+ 型アノード
層３２の周囲にそれに接してｎ- 型カソード層３１の表
面に選択的に形成された高抵抗のｐ- 型リサーフ層３４
と、このｐ- 型リサーフ層３４の外側のｎ- 型カソード
層３１の表面に選択的に形成された低抵抗のｎ+ 型スト
ッパ層３５がある。
層３２の周囲にそれに接してｎ- 型カソード層３１の表
面に選択的に形成された高抵抗のｐ- 型リサーフ層３４
と、このｐ- 型リサーフ層３４の外側のｎ- 型カソード
層３１の表面に選択的に形成された低抵抗のｎ+ 型スト
ッパ層３５がある。
【００５０】そして、ｐ+ 型アノード層３２にはアノー
ド電極３６が設けられており、ｎ+型ストッパ層３５に
は電極３７が設けられている。ｐ+ 型アノード層３２か
らｐ- 型リサーフ層３４、ｎ- 型カソード層３１、ｎ+
型ストッパ層３５までまたがった素子表面には絶縁膜３
９が設けられている。ｎ+ 型カソード層３３にはカソー
ド電極４０が設けられている。
ド電極３６が設けられており、ｎ+型ストッパ層３５に
は電極３７が設けられている。ｐ+ 型アノード層３２か
らｐ- 型リサーフ層３４、ｎ- 型カソード層３１、ｎ+
型ストッパ層３５までまたがった素子表面には絶縁膜３
９が設けられている。ｎ+ 型カソード層３３にはカソー
ド電極４０が設けられている。
【００５１】ｎ+ 型カソード層３３内にはプロトン照射
などの粒子線照射により第１の低キャリアライフタイム
領域３８1 が形成されている。さらに、ｐ+ 型アノード
層３２側のｎ- 型カソード層３１内にはプロトン照射な
どの粒子線照射により第２の低キャリアライフタイム領
域３８2 が形成されている。
などの粒子線照射により第１の低キャリアライフタイム
領域３８1 が形成されている。さらに、ｐ+ 型アノード
層３２側のｎ- 型カソード層３１内にはプロトン照射な
どの粒子線照射により第２の低キャリアライフタイム領
域３８2 が形成されている。
【００５２】粒子線照射はどちらの面から行っても、加
速電圧を制御することによって任意の位置で止めること
ができる。この実施形態の場合には、上面から照射する
と素子上面に界面準位ができて耐圧が劣化するので、下
面から照射するのが望ましい。
速電圧を制御することによって任意の位置で止めること
ができる。この実施形態の場合には、上面から照射する
と素子上面に界面準位ができて耐圧が劣化するので、下
面から照射するのが望ましい。
【００５３】図４のＡ−Ａ’線に沿ったキャリア密度を
図５に示す。また、逆回復動作時のｖｄ，ｉｄの時間変
化を図６に示す。
図５に示す。また、逆回復動作時のｖｄ，ｉｄの時間変
化を図６に示す。
【００５４】このような素子構造を採用した整流ダイオ
ードによれば、第１の低キャリアライフタイム領域３８
1 によって、順方向通電時の素子内のキャリア密度はｎ
- 型カソード層３１内で大きく低下することなく、逆回
復期間の終わりにｎ+ 型カソード層３３側のｎ- 型カソ
ード層３１内に残留したキャリアの再結合を促進する。
この結果、期間III における電流変化率ｄｉ´／ｄｔを
それほど増大させずに期間IVのテイル電流を減らすこと
ができる。
ードによれば、第１の低キャリアライフタイム領域３８
1 によって、順方向通電時の素子内のキャリア密度はｎ
- 型カソード層３１内で大きく低下することなく、逆回
復期間の終わりにｎ+ 型カソード層３３側のｎ- 型カソ
ード層３１内に残留したキャリアの再結合を促進する。
この結果、期間III における電流変化率ｄｉ´／ｄｔを
それほど増大させずに期間IVのテイル電流を減らすこと
ができる。
【００５５】さらに、第２の低キャリアライフタイム領
域３８2 によって、順方向通電時の素子内のアノード側
近傍の素子内のキャリア密度も低く抑えることができ
る。この結果、期間III における逆方向最大電流Ｉｒｒ
を減らすことができる。
域３８2 によって、順方向通電時の素子内のアノード側
近傍の素子内のキャリア密度も低く抑えることができ
る。この結果、期間III における逆方向最大電流Ｉｒｒ
を減らすことができる。
【００５６】したがって、本実施形態によれば、第１の
低キャリアライフタイム領域３８1によりテイル電流を
低減でき、第２の低キャリアライフタイム領域３８2 に
より逆方向最大電流を低減できるので、これら２つの効
果が組合わさった相乗効果の結果として、逆回復時の損
失を効果的に小さくできるようになる。
低キャリアライフタイム領域３８1によりテイル電流を
低減でき、第２の低キャリアライフタイム領域３８2 に
より逆方向最大電流を低減できるので、これら２つの効
果が組合わさった相乗効果の結果として、逆回復時の損
失を効果的に小さくできるようになる。
【００５７】さらに、第１、第２の低キャリアライフタ
イム領域３８1 ，３８2 を形成してもキャリア密度の大
きな低下は起こらないので、素子破壊やノイズの発生は
起こらず、また比較的低いオン電圧を実現できる。
イム領域３８1 ，３８2 を形成してもキャリア密度の大
きな低下は起こらないので、素子破壊やノイズの発生は
起こらず、また比較的低いオン電圧を実現できる。
【００５８】さらに、耐圧４．５ｋＶ程度を想定して、
ｎ- 型カソード層３１の厚さを４５０〜５００μｍ程度
と薄くし、パンチスルー構造とした場合、空乏層がｎ-
型カソード層３１全体に広がる。この時、ｎ- 型カソー
ド層３１内のｎ+ 型カソード層３３側に低キャリアライ
フタイム領域が設けられているとすると、この領域に空
乏層が達してしまうので、１２５℃のような高温で動作
させたときにリーク電流が増大する。これに対して本実
施形態の場合には、低キャリアライフタイム領域３８1
がｎ+ 型カソード層３３内に（すなわち空乏層の外側
に）設けられているので、リーク電流の増大を防ぐこと
ができる。
ｎ- 型カソード層３１の厚さを４５０〜５００μｍ程度
と薄くし、パンチスルー構造とした場合、空乏層がｎ-
型カソード層３１全体に広がる。この時、ｎ- 型カソー
ド層３１内のｎ+ 型カソード層３３側に低キャリアライ
フタイム領域が設けられているとすると、この領域に空
乏層が達してしまうので、１２５℃のような高温で動作
させたときにリーク電流が増大する。これに対して本実
施形態の場合には、低キャリアライフタイム領域３８1
がｎ+ 型カソード層３３内に（すなわち空乏層の外側
に）設けられているので、リーク電流の増大を防ぐこと
ができる。
【００５９】なお、本実施形態は、図７に示すように変
形することにより、同様な効果を得ることができる。す
なわち、本変形例ではアノード層が第１の実施形態より
も高抵抗のｐ- 型層３２’で形成され、ｎ- 型層３１に
は第２の低キャリアライフタイム層が設けられていな
い。
形することにより、同様な効果を得ることができる。す
なわち、本変形例ではアノード層が第１の実施形態より
も高抵抗のｐ- 型層３２’で形成され、ｎ- 型層３１に
は第２の低キャリアライフタイム層が設けられていな
い。
【００６０】このような素子構造を採用した整流ダイオ
ードにあっても、順方向通電時の素子内のキャリア密度
はｎ- 型カソード層３１内で大きく低下することなく、
逆回復期間の終わりにｎ+ 型カソード層３３側のｎ- 型
カソード層３１内に残留したキャリアの再結合を促進す
る。さらに、注入効率を低下させた高抵抗のｐ- 型アノ
ード層３２’の効果でアノード近傍のキャリア密度も低
く抑えることができる。
ードにあっても、順方向通電時の素子内のキャリア密度
はｎ- 型カソード層３１内で大きく低下することなく、
逆回復期間の終わりにｎ+ 型カソード層３３側のｎ- 型
カソード層３１内に残留したキャリアの再結合を促進す
る。さらに、注入効率を低下させた高抵抗のｐ- 型アノ
ード層３２’の効果でアノード近傍のキャリア密度も低
く抑えることができる。
【００６１】この結果、図６と同様に、逆方向最大電流
Ｉｒｒが小さくなるとともに、期間III における電流変
化率ｄｉ´／ｄｔをそれほど増大させずに期間IVのテイ
ル電流を減らすことができるので、素子破壊やノイズの
発生を招かずに逆回復時の損失を小さくできるようにな
る。
Ｉｒｒが小さくなるとともに、期間III における電流変
化率ｄｉ´／ｄｔをそれほど増大させずに期間IVのテイ
ル電流を減らすことができるので、素子破壊やノイズの
発生を招かずに逆回復時の損失を小さくできるようにな
る。
【００６２】なお、本実施形態と第２の低キャリアライ
フタイム層とを組み合わせることもできる。この場合
は、ｐ- 型アノード層３２’の表面濃度をそれほど下げ
なくても同等の効果を得ることができるので、アノード
電極３６の接触抵抗が低くオン電圧の小さな素子を実現
することができる。
フタイム層とを組み合わせることもできる。この場合
は、ｐ- 型アノード層３２’の表面濃度をそれほど下げ
なくても同等の効果を得ることができるので、アノード
電極３６の接触抵抗が低くオン電圧の小さな素子を実現
することができる。
【００６３】また、第２の低キャリアライフタイム領域
３８2 を形成するために、素子下面から粒子線照射を行
った場合には、照射後のアニール条件を適切に選ぶこと
により、通過領域のライフタイムもある程度低下させる
ことができるので、特に第１の低キャリアライフタイム
領域３８1 を形成するための粒子線照射を行う必要が無
い。また、粒子線照射と電子線照射等の他のライフタイ
ム低減法を併用することもできる。
３８2 を形成するために、素子下面から粒子線照射を行
った場合には、照射後のアニール条件を適切に選ぶこと
により、通過領域のライフタイムもある程度低下させる
ことができるので、特に第１の低キャリアライフタイム
領域３８1 を形成するための粒子線照射を行う必要が無
い。また、粒子線照射と電子線照射等の他のライフタイ
ム低減法を併用することもできる。
【００６４】（第２の実施形態）図８は、本発明の第２
の実施形態に係る整流ダイオードの素子構造を示す断面
図である。
の実施形態に係る整流ダイオードの素子構造を示す断面
図である。
【００６５】図中、４１は高抵抗のｎ- 型カソード層を
示しており、このｎ- 型カソード層４１の表面には低抵
抗のｐ+ 型アノード層４２が選択的に拡散形成されてい
る。一方、ｎ- 型カソード層４１の裏面には低抵抗のｎ
+ 型カソード層４３が拡散形成されている。ｎ- 型カソ
ード層４１、ｐ+ 型アノード層４２およびｎ+ 型カソー
ド層４３によりダイオード構造が構成されている。
示しており、このｎ- 型カソード層４１の表面には低抵
抗のｐ+ 型アノード層４２が選択的に拡散形成されてい
る。一方、ｎ- 型カソード層４１の裏面には低抵抗のｎ
+ 型カソード層４３が拡散形成されている。ｎ- 型カソ
ード層４１、ｐ+ 型アノード層４２およびｎ+ 型カソー
ド層４３によりダイオード構造が構成されている。
【００６６】また、終端構造としては、ｐ+ 型アノード
層４２の周囲にそれに接してｎ- 型カソード層４１の表
面に選択的に形成された高抵抗のｐ- 型リサーフ層４４
と、このｐ- 型リサーフ層４４の外側のｎ- 型カソード
層４１の表面に選択的に形成された低抵抗のｎ+ 型スト
ッパ層４５がある。
層４２の周囲にそれに接してｎ- 型カソード層４１の表
面に選択的に形成された高抵抗のｐ- 型リサーフ層４４
と、このｐ- 型リサーフ層４４の外側のｎ- 型カソード
層４１の表面に選択的に形成された低抵抗のｎ+ 型スト
ッパ層４５がある。
【００６７】そして、ｐ+ 型アノード層４２にはアノー
ド電極４６が設けられており、ｎ+型ストッパ層４５に
は電極４７が設けられている。ｐ型アノード層４２から
ｐ-型リサーフ層４４、ｎ- 型カソード層４１、ｎ+ 型
ストッパ層４５までまたがった素子表面には高抵抗膜と
しての半絶縁性多結晶シリコン（ＳＩＰＯＳ）膜４９を
介して絶縁膜５０が設けられている。
ド電極４６が設けられており、ｎ+型ストッパ層４５に
は電極４７が設けられている。ｐ型アノード層４２から
ｐ-型リサーフ層４４、ｎ- 型カソード層４１、ｎ+ 型
ストッパ層４５までまたがった素子表面には高抵抗膜と
しての半絶縁性多結晶シリコン（ＳＩＰＯＳ）膜４９を
介して絶縁膜５０が設けられている。
【００６８】ｎ+ 型カソード層４３にはカソード電極５
１が設けられ、また、ｎ+ 型カソード層４３内にはプロ
トン照射などの粒子線照射により第１の低キャリアライ
フタイム領域４８1 が形成されている。さらに、ｐ+ 型
アノード層４２側のｎ- 型カソード層４１内にはプロト
ン照射などの粒子線照射により第２の低キャリアライフ
タイム領域４８2 が形成されている。
１が設けられ、また、ｎ+ 型カソード層４３内にはプロ
トン照射などの粒子線照射により第１の低キャリアライ
フタイム領域４８1 が形成されている。さらに、ｐ+ 型
アノード層４２側のｎ- 型カソード層４１内にはプロト
ン照射などの粒子線照射により第２の低キャリアライフ
タイム領域４８2 が形成されている。
【００６９】このような素子構造を採用した整流ダイオ
ードでも、第１の実施形態と同様に、第１、第２の低キ
ャリアライフタイム領域４８1 ，４８2 を形成してもキ
ャリア密度の大きな低下は起こらず、また、第１、第２
の低キャリアライフタイム領域４８1 ，４８2 によりそ
れぞれテイル電流、逆方向最大電流を低減できる。した
がって、本実施形態でも、素子破壊やノイズの発生を招
かずに、逆回復時の損失を効果的に小さくできるように
なる。また、第１の実施形態と同様に、リーク電流の増
大を防ぐこともできる。
ードでも、第１の実施形態と同様に、第１、第２の低キ
ャリアライフタイム領域４８1 ，４８2 を形成してもキ
ャリア密度の大きな低下は起こらず、また、第１、第２
の低キャリアライフタイム領域４８1 ，４８2 によりそ
れぞれテイル電流、逆方向最大電流を低減できる。した
がって、本実施形態でも、素子破壊やノイズの発生を招
かずに、逆回復時の損失を効果的に小さくできるように
なる。また、第１の実施形態と同様に、リーク電流の増
大を防ぐこともできる。
【００７０】さらに、本実施形態によれば、プロトンや
Ｈｅ+ などの粒子線を素子上面から照射して、第２の低
キャリアライフタイム領域４８2 を形成しても、素子上
面にはＳＩＰＯＳ膜４９が設けられているので、素子上
面に界面準位が発生しない。素子上面に界面準位が発生
すると、空乏層の広がりが抑制され、接合リークが増加
する問題が発生するが、本実施形態の構成をとればこれ
を有効に防止することができる。
Ｈｅ+ などの粒子線を素子上面から照射して、第２の低
キャリアライフタイム領域４８2 を形成しても、素子上
面にはＳＩＰＯＳ膜４９が設けられているので、素子上
面に界面準位が発生しない。素子上面に界面準位が発生
すると、空乏層の広がりが抑制され、接合リークが増加
する問題が発生するが、本実施形態の構成をとればこれ
を有効に防止することができる。
【００７１】ＳＩＰＯＳ膜４９は、ｐ+ 型アノード層４
２の端部より空乏層が広がる端部（ｎ+ 型層４５のｐ-
型リサーフ層４４との対向部）迄の領域の上を覆うよう
に形成することが望ましい。また、図９に示すように、
ＳＩＰＯＳ膜４９を絶縁膜５０で完全に覆うようにすれ
ば、ＳＩＰＯＳ膜の両端が電極３６、３７に接触してい
ないので、ＳＩＰＯＳ膜中を流れるリーク電流を低下さ
せることができる。
２の端部より空乏層が広がる端部（ｎ+ 型層４５のｐ-
型リサーフ層４４との対向部）迄の領域の上を覆うよう
に形成することが望ましい。また、図９に示すように、
ＳＩＰＯＳ膜４９を絶縁膜５０で完全に覆うようにすれ
ば、ＳＩＰＯＳ膜の両端が電極３６、３７に接触してい
ないので、ＳＩＰＯＳ膜中を流れるリーク電流を低下さ
せることができる。
【００７２】（第３の実施形態）図１０は、本発明の第
３の実施形態に係る整流ダイオードの素子構造を示す断
面図である。
３の実施形態に係る整流ダイオードの素子構造を示す断
面図である。
【００７３】図中、６１は高抵抗のｎ- 型カソード層を
示しており、このｎ- 型カソード層６１の表面には低抵
抗のｐ+ 型アノード層６２が選択的に拡散形成されてい
る。一方、ｎ- 型カソード層６１の裏面には低抵抗のｎ
+ 型カソード層６３が拡散形成されている。ｎ- 型カソ
ード層６１、ｐ+ 型アノード層６２およびｎ+ 型カソー
ド層６３によりダイオード構造が構成されている。
示しており、このｎ- 型カソード層６１の表面には低抵
抗のｐ+ 型アノード層６２が選択的に拡散形成されてい
る。一方、ｎ- 型カソード層６１の裏面には低抵抗のｎ
+ 型カソード層６３が拡散形成されている。ｎ- 型カソ
ード層６１、ｐ+ 型アノード層６２およびｎ+ 型カソー
ド層６３によりダイオード構造が構成されている。
【００７４】また、終端構造としては、ｐ+ 型アノード
層６２の外側のｎ- 型カソード層６１の表面に選択的に
形成された二つのｐ+ 型ガードリング層７２，７３と、
ｐ+型ガードリング層７３の外側のｎ- 型カソード層６
１の表面に選択的に形成された低抵抗のｎ+ 型ストッパ
層６５がある。なお、ｐ+ 型ガードリング層の数は１個
でも３個以上でも良い。
層６２の外側のｎ- 型カソード層６１の表面に選択的に
形成された二つのｐ+ 型ガードリング層７２，７３と、
ｐ+型ガードリング層７３の外側のｎ- 型カソード層６
１の表面に選択的に形成された低抵抗のｎ+ 型ストッパ
層６５がある。なお、ｐ+ 型ガードリング層の数は１個
でも３個以上でも良い。
【００７５】そして、ｐ+ 型アノード層６２にはアノー
ド電極６６が設けられており、ｎ+型ストッパ層６５に
は電極６７が設けられている。ｐ型アノード層６２から
ｐ+型ガードリング層７２，７３、ｎ+ 型ストッパ層６
５までまたがった素子表面には高抵抗膜としてのＳＩＰ
ＯＳ膜６９を介して絶縁膜７０が設けられている。ｎ+
型カソード層６３にはカソード電極７１が設けられてい
る。
ド電極６６が設けられており、ｎ+型ストッパ層６５に
は電極６７が設けられている。ｐ型アノード層６２から
ｐ+型ガードリング層７２，７３、ｎ+ 型ストッパ層６
５までまたがった素子表面には高抵抗膜としてのＳＩＰ
ＯＳ膜６９を介して絶縁膜７０が設けられている。ｎ+
型カソード層６３にはカソード電極７１が設けられてい
る。
【００７６】図１０においても、絶縁膜７０はＳＩＰＯ
Ｓ膜６９の端部をも覆うように形成した方が、ＳＩＰＯ
Ｓ膜中を流れるリーク電流をより少なくすることができ
るので好ましい。
Ｓ膜６９の端部をも覆うように形成した方が、ＳＩＰＯ
Ｓ膜中を流れるリーク電流をより少なくすることができ
るので好ましい。
【００７７】ｎ+ 型カソード層６３内にはプロトン照射
などの粒子線照射により第１の低キャリアライフタイム
領域６８1 が形成されている。さらに、ｐ+ 型アノード
層６２側のｎ- 型カソード層６１内にはプロトン照射な
どの粒子線照射により第２の低キャリアライフタイム領
域６８2 が形成されている。
などの粒子線照射により第１の低キャリアライフタイム
領域６８1 が形成されている。さらに、ｐ+ 型アノード
層６２側のｎ- 型カソード層６１内にはプロトン照射な
どの粒子線照射により第２の低キャリアライフタイム領
域６８2 が形成されている。
【００７８】このような素子構造を採用した整流ダイオ
ードでも、第２の実施形態と同様に、第１、第２の低キ
ャリアライフタイム領域６８1 ，６８2 により素子破壊
やノイズの発生を招かずに、逆回復時の損失を効果的に
小さくでき、さらにリーク電流の増大を防ぐこともでき
る。さらに、素子上面からの粒子線照射により第２の低
キャリアライフタイム領域６８2 を形成しても、界面準
位が形成されることがＳＩＰＯＳ膜６９により抑制され
るので、空乏層広がりが抑制されて接合リークが増加す
るなどの問題は生じない。
ードでも、第２の実施形態と同様に、第１、第２の低キ
ャリアライフタイム領域６８1 ，６８2 により素子破壊
やノイズの発生を招かずに、逆回復時の損失を効果的に
小さくでき、さらにリーク電流の増大を防ぐこともでき
る。さらに、素子上面からの粒子線照射により第２の低
キャリアライフタイム領域６８2 を形成しても、界面準
位が形成されることがＳＩＰＯＳ膜６９により抑制され
るので、空乏層広がりが抑制されて接合リークが増加す
るなどの問題は生じない。
【００７９】（第４の実施形態）図１１は、本発明の第
４の実施形態に係る整流ダイオードの素子構造を示す断
面図である。
４の実施形態に係る整流ダイオードの素子構造を示す断
面図である。
【００８０】図中、１０１は高抵抗のｎ- 型カソード層
を示しており、このｎ- 型カソード層１０１の表面には
低抵抗のｐ+ 型アノード層１０２が選択的に拡散形成さ
れている。一方、ｎ- 型カソード層１０１の裏面には低
抵抗のｎ+ 型カソード層１０３が拡散形成されている。
ｎ- 型カソード層１０１、ｐ+ 型アノード層１０２およ
びｎ+ 型カソード層１０３によりダイオード構造が構成
されている。
を示しており、このｎ- 型カソード層１０１の表面には
低抵抗のｐ+ 型アノード層１０２が選択的に拡散形成さ
れている。一方、ｎ- 型カソード層１０１の裏面には低
抵抗のｎ+ 型カソード層１０３が拡散形成されている。
ｎ- 型カソード層１０１、ｐ+ 型アノード層１０２およ
びｎ+ 型カソード層１０３によりダイオード構造が構成
されている。
【００８１】また、終端構造としては、ｐ+ 型アノード
層１０２の周囲にそれに接してｎ-型カソード層１０１
の表面に選択的に形成された高抵抗のｐ- 型リサーフ層
１０４と、このｐ- 型リサーフ層１０４の外側のｎ- 型
カソード層１０１の表面に選択的に形成された低抵抗の
ｎ+ 型ストッパ層１０５がある。
層１０２の周囲にそれに接してｎ-型カソード層１０１
の表面に選択的に形成された高抵抗のｐ- 型リサーフ層
１０４と、このｐ- 型リサーフ層１０４の外側のｎ- 型
カソード層１０１の表面に選択的に形成された低抵抗の
ｎ+ 型ストッパ層１０５がある。
【００８２】そして、ｐ+ 型アノード層１０２にはアノ
ード電極１０６が設けられており、ｎ+ 型ストッパ層１
０５には電極１０７が設けられている。ｐ+ 型アノード
層１０２からｐ- 型リサーフ層１０４、ｎ- 型カソード
層１０１、ｎ+ 型ストッパ層１０５までまたがった素子
表面には高抵抗膜としてのＳＩＰＯＳ膜１０８を介して
絶縁膜１０９が設けられている。ｎ+ 型カソード層１０
３にはカソード電極１１０が設けられ、また、ｎ- 型カ
ソード層１０１内にはプロトン照射などの粒子線照射に
より低キャリアライフタイム領域１１１が形成されてい
る。
ード電極１０６が設けられており、ｎ+ 型ストッパ層１
０５には電極１０７が設けられている。ｐ+ 型アノード
層１０２からｐ- 型リサーフ層１０４、ｎ- 型カソード
層１０１、ｎ+ 型ストッパ層１０５までまたがった素子
表面には高抵抗膜としてのＳＩＰＯＳ膜１０８を介して
絶縁膜１０９が設けられている。ｎ+ 型カソード層１０
３にはカソード電極１１０が設けられ、また、ｎ- 型カ
ソード層１０１内にはプロトン照射などの粒子線照射に
より低キャリアライフタイム領域１１１が形成されてい
る。
【００８３】素子上面にＳＩＰＯＳ膜１０８を設けてい
るので、素子上面での界面準位が発生することによる空
乏層の広がりの抑制や接合リークの増加などの問題は起
こらない。
るので、素子上面での界面準位が発生することによる空
乏層の広がりの抑制や接合リークの増加などの問題は起
こらない。
【００８４】なお、ＳＩＰＯＳ膜１０８は必ずしも図示
の如く全領域にまたがって形成されている必要はなく、
要は少なくとも粒子線照射による界面準位の発生の影響
を受け易い高抵抗のｐ- 型リサーフ層１０４の近傍に形
成されていれば良い。
の如く全領域にまたがって形成されている必要はなく、
要は少なくとも粒子線照射による界面準位の発生の影響
を受け易い高抵抗のｐ- 型リサーフ層１０４の近傍に形
成されていれば良い。
【００８５】具体的には、図１２〜図１６に示すように
ＳＩＰＯＳ膜１０８を形成していても良い。
ＳＩＰＯＳ膜１０８を形成していても良い。
【００８６】すなわち、図１２に示すようにｐ+ 型アノ
ード層１０２からｐ- 型リサーフ層１０４、ｎ- 型カソ
ード層１０１までまたがってＳＩＰＯＳ膜１０８を形成
したり、図１３に示すようにｐ- 型リサーフ層１０４か
らｎ- 型カソード層１０１までまたがってＳＩＰＯＳ膜
１０８を形成したり、図１４に示すようにｐ- 型リサー
フ層１０４上のみにＳＩＰＯＳ膜１０８を形成したり、
図１５に示すようにｐ- 型リサーフ層１０４近傍のｎ-
型カソード層１０１上のみにＳＩＰＯＳ膜１０８を形成
したり、図１６に示すようにｐ- 型リサーフ層１０４か
らｎ- 型カソード層１０１、ｎ+ 型ストッパ層１０５に
までまたがってＳＩＰＯＳ膜１０８を形成しても良い。
ード層１０２からｐ- 型リサーフ層１０４、ｎ- 型カソ
ード層１０１までまたがってＳＩＰＯＳ膜１０８を形成
したり、図１３に示すようにｐ- 型リサーフ層１０４か
らｎ- 型カソード層１０１までまたがってＳＩＰＯＳ膜
１０８を形成したり、図１４に示すようにｐ- 型リサー
フ層１０４上のみにＳＩＰＯＳ膜１０８を形成したり、
図１５に示すようにｐ- 型リサーフ層１０４近傍のｎ-
型カソード層１０１上のみにＳＩＰＯＳ膜１０８を形成
したり、図１６に示すようにｐ- 型リサーフ層１０４か
らｎ- 型カソード層１０１、ｎ+ 型ストッパ層１０５に
までまたがってＳＩＰＯＳ膜１０８を形成しても良い。
【００８７】この場合、ＳＩＰＯＳ膜の設置が最も効果
的なのは、ｎ- 型カソード層１０１内で電界が集中する
ｐ+ 型アノード層１０２の端部、ｐ- 型リサーフ層１０
４の端部の上であり、図１１および図１２のように構成
するのが最も望ましいが、その他の構成でも相応の効果
は得られる。
的なのは、ｎ- 型カソード層１０１内で電界が集中する
ｐ+ 型アノード層１０２の端部、ｐ- 型リサーフ層１０
４の端部の上であり、図１１および図１２のように構成
するのが最も望ましいが、その他の構成でも相応の効果
は得られる。
【００８８】（第５の実施形態）図１７は、本発明の第
５の実施形態に係る整流ダイオードの素子構造を示す断
面図である。
５の実施形態に係る整流ダイオードの素子構造を示す断
面図である。
【００８９】図中、１２１は高抵抗のｎ- 型カソード層
を示しており、このｎ- 型カソード層１２１の表面には
低抵抗のｐ+ 型アノード層１２２が選択的に拡散形成さ
れている。一方、ｎ- 型カソード層１２１の裏面には低
抵抗のｎ+ 型カソード層１２３が拡散形成されている。
ｎ- 型カソード層１２１、ｐ+ 型アノード層１２２およ
びｎ- 型カソード層１２３によりダイオード構造が構成
されている。
を示しており、このｎ- 型カソード層１２１の表面には
低抵抗のｐ+ 型アノード層１２２が選択的に拡散形成さ
れている。一方、ｎ- 型カソード層１２１の裏面には低
抵抗のｎ+ 型カソード層１２３が拡散形成されている。
ｎ- 型カソード層１２１、ｐ+ 型アノード層１２２およ
びｎ- 型カソード層１２３によりダイオード構造が構成
されている。
【００９０】終端構造としては、ｐ+ 型アノード層１２
２の外側のｎ- 型カソード層１２１の表面に選択的に形
成された二つのｐ+ 型ガードリング層１３１，１３２
と、ｐ+ 型ガードリング層１３２の外側のｎ- 型カソー
ド層１２１の表面に選択的に形成された低抵抗のｎ+ 型
ストッパ層１２５がある。なお、ｐ+ 型ガードリング層
の数は１個でも３個以上でも良い。
２の外側のｎ- 型カソード層１２１の表面に選択的に形
成された二つのｐ+ 型ガードリング層１３１，１３２
と、ｐ+ 型ガードリング層１３２の外側のｎ- 型カソー
ド層１２１の表面に選択的に形成された低抵抗のｎ+ 型
ストッパ層１２５がある。なお、ｐ+ 型ガードリング層
の数は１個でも３個以上でも良い。
【００９１】そして、ｐ+ 型アノード層１２２にはアノ
ード電極１２６が設けられており、ｎ+ 型ストッパ層１
２５には電極１２７が設けられている。ｐ+ 型アノード
層１２２からｐ+ 型ガードリング層１３１，１３２、ｎ
+ 型ストッパ層１２５までまたがった素子表面には高抵
抗膜としてのＳＩＰＯＳ膜１２８を介して絶縁膜１２９
が設けられている。ｎ+ 型カソード層１２３にはカソー
ド電極１３０が設けられている。
ード電極１２６が設けられており、ｎ+ 型ストッパ層１
２５には電極１２７が設けられている。ｐ+ 型アノード
層１２２からｐ+ 型ガードリング層１３１，１３２、ｎ
+ 型ストッパ層１２５までまたがった素子表面には高抵
抗膜としてのＳＩＰＯＳ膜１２８を介して絶縁膜１２９
が設けられている。ｎ+ 型カソード層１２３にはカソー
ド電極１３０が設けられている。
【００９２】また、プロトンやＨｅ+ などの粒子線を素
子上面から照射して、低キャリアライフタイム領域１３
３が形成されている。ここで、本実施形態では、素子上
面にＳＩＰＯＳ膜１２８を設けているので、素子上面で
の界面準位が発生することがなく、空乏層の広がりが抑
制され、その結果接合リークが増加する問題は起こらな
い。
子上面から照射して、低キャリアライフタイム領域１３
３が形成されている。ここで、本実施形態では、素子上
面にＳＩＰＯＳ膜１２８を設けているので、素子上面で
の界面準位が発生することがなく、空乏層の広がりが抑
制され、その結果接合リークが増加する問題は起こらな
い。
【００９３】なお、ＳＩＰＯＳ膜１２８は必ずしも図示
の如く全領域にまたがって形成されている必要はなく、
要は少なくとも粒子線照射による界面準位の発生の影響
を受け易いｐ+ 型ガードリング層１３１，１３２の近傍
に形成されていれば良い。
の如く全領域にまたがって形成されている必要はなく、
要は少なくとも粒子線照射による界面準位の発生の影響
を受け易いｐ+ 型ガードリング層１３１，１３２の近傍
に形成されていれば良い。
【００９４】具体的には、図１８〜図２０に示すように
ＳＩＰＯＳ膜１２８を形成していも良い。
ＳＩＰＯＳ膜１２８を形成していも良い。
【００９５】すなわち、図１８に示すようにｐ+ 型アノ
ード層１２２からｐ+ 型ガードリング層１３２の外側の
ｎ- 型カソード層１２１までまたがってＳＩＰＯＳ膜１
２８を形成したり、図１９に示すようにｐ+ 型アノード
層１２２の外側のｎ- 型カソード層１２１からｐ+ 型ガ
ードリング層１３２の外側のｎ- 型カソード層１２１ま
でまたがってＳＩＰＯＳ膜１２８を形成したり、図２０
に示すようにｐ+ 型アノード層１２２の外側のｎ- 型カ
ソード層１２１からｎ+ 型ストッパ層１２５までまたが
ってＳＩＰＯＳ膜１２８を形成しても良い。
ード層１２２からｐ+ 型ガードリング層１３２の外側の
ｎ- 型カソード層１２１までまたがってＳＩＰＯＳ膜１
２８を形成したり、図１９に示すようにｐ+ 型アノード
層１２２の外側のｎ- 型カソード層１２１からｐ+ 型ガ
ードリング層１３２の外側のｎ- 型カソード層１２１ま
でまたがってＳＩＰＯＳ膜１２８を形成したり、図２０
に示すようにｐ+ 型アノード層１２２の外側のｎ- 型カ
ソード層１２１からｎ+ 型ストッパ層１２５までまたが
ってＳＩＰＯＳ膜１２８を形成しても良い。
【００９６】（第６の実施形態）図２１は、本発明の第
６の実施形態に係るＧＴＯの素子構造を示す断面図であ
る。図中、８１は高抵抗のｎ- 型ベース層を示してお
り、このｎ- 型ベース層８１の表面には凸状のｐ型ベー
ス層８２が形成されている。このｐ型ベース層８２の凸
部表面には低抵抗のｎ+ 型エミッタ層８３が形成されて
いる。
６の実施形態に係るＧＴＯの素子構造を示す断面図であ
る。図中、８１は高抵抗のｎ- 型ベース層を示してお
り、このｎ- 型ベース層８１の表面には凸状のｐ型ベー
ス層８２が形成されている。このｐ型ベース層８２の凸
部表面には低抵抗のｎ+ 型エミッタ層８３が形成されて
いる。
【００９７】このような構造のｐ型ベース層８２、ｎ+
型エミッタ層８３は、例えば、ｎ-型ベース層８１の表
面に一様な深さのｐ型ベース層８２を拡散形成し、この
ｐ型ベース層８２の表面に一様な深さのｎ+ 型エミッタ
層８３を形成した後、ｐ型ベース層８２、ｎ+ 型エミッ
タ層８３をエッチング加工することにより形成すること
ができる。
型エミッタ層８３は、例えば、ｎ-型ベース層８１の表
面に一様な深さのｐ型ベース層８２を拡散形成し、この
ｐ型ベース層８２の表面に一様な深さのｎ+ 型エミッタ
層８３を形成した後、ｐ型ベース層８２、ｎ+ 型エミッ
タ層８３をエッチング加工することにより形成すること
ができる。
【００９８】一方、ｎ- 型ベース層８１の裏面には凸状
のｎ型バッファ層８４が形成され、このｎ型バッファ層
８４の凸部表面には低抵抗のｐ+ 型エミッタ層８５が形
成されている。このような構造のｎ型バッファ層８４、
ｐ+ 型エミッタ層８５は、ｐ型ベース層８２、ｎ+ 型エ
ミッタ層８３の場合と同様の方法により形成することが
できる。
のｎ型バッファ層８４が形成され、このｎ型バッファ層
８４の凸部表面には低抵抗のｐ+ 型エミッタ層８５が形
成されている。このような構造のｎ型バッファ層８４、
ｐ+ 型エミッタ層８５は、ｐ型ベース層８２、ｎ+ 型エ
ミッタ層８３の場合と同様の方法により形成することが
できる。
【００９９】これらｎ+ 型エミッタ層８３、ｐ型ベース
層８２、ｎ- 型ベース層８１、ｎ型バッファ層８４およ
びｐ+ 型エミッタ層８５はサイリスタ構造を構成してい
る。
層８２、ｎ- 型ベース層８１、ｎ型バッファ層８４およ
びｐ+ 型エミッタ層８５はサイリスタ構造を構成してい
る。
【０１００】ｎ+ 型エミッタ層８３にはカソード電極８
６が設けられている。ｎ+ 型エミッタ層８３とｐ型ベー
ス層８２とからなる接合の表面は絶縁膜８７で覆われて
いる。ｐ型ベース層８２の露出面には第１のゲート電極
８８が設けられている。
６が設けられている。ｎ+ 型エミッタ層８３とｐ型ベー
ス層８２とからなる接合の表面は絶縁膜８７で覆われて
いる。ｐ型ベース層８２の露出面には第１のゲート電極
８８が設けられている。
【０１０１】ｐ+ 型エミッタ層８５にはアノード電極８
９が設けられている。ｐ+ 型エミッタ層８５とｎ型バッ
ファ層８４とからなる接合の表面はＳＩＰＯＳ膜９０で
覆われ、このＳＩＰＯＳ膜９０は絶縁膜９１で覆われて
いる。ｎ型バッファ層８４の露出面には第２のゲート電
極９２が設けられている。なお、ここでは、ＳＩＰＯＳ
膜９０は、第２のゲート電極９２とアノード電極８９と
の間の全体に形成しているが、部分的に形成してもかま
わない。
９が設けられている。ｐ+ 型エミッタ層８５とｎ型バッ
ファ層８４とからなる接合の表面はＳＩＰＯＳ膜９０で
覆われ、このＳＩＰＯＳ膜９０は絶縁膜９１で覆われて
いる。ｎ型バッファ層８４の露出面には第２のゲート電
極９２が設けられている。なお、ここでは、ＳＩＰＯＳ
膜９０は、第２のゲート電極９２とアノード電極８９と
の間の全体に形成しているが、部分的に形成してもかま
わない。
【０１０２】ｎ型バッファ層８４側のｎ- 型ベース層８
１内にはプロトン照射などの粒子線照射により低キャリ
アライフタイム領域９３が形成されている。本実施形態
では、低キャリアライフタイム領域９３によりテイル電
流の発生源となっているｎ型バッファ層８４側のｎ- 型
ベース層８１内のキャリア密度をあらかじめ低く抑える
ことができるので、テイル電流を低減することができ
る。
１内にはプロトン照射などの粒子線照射により低キャリ
アライフタイム領域９３が形成されている。本実施形態
では、低キャリアライフタイム領域９３によりテイル電
流の発生源となっているｎ型バッファ層８４側のｎ- 型
ベース層８１内のキャリア密度をあらかじめ低く抑える
ことができるので、テイル電流を低減することができ
る。
【０１０３】また、アノード電極８９からの粒子線照射
により低キャリアライフタイム領域９３を形成しても、
アノード電極８９側の素子表面にはＳＩＰＯＳ膜９０が
設けられているので、空乏層の広がりの抑制や接合リー
クの増加などの問題は生じない。
により低キャリアライフタイム領域９３を形成しても、
アノード電極８９側の素子表面にはＳＩＰＯＳ膜９０が
設けられているので、空乏層の広がりの抑制や接合リー
クの増加などの問題は生じない。
【０１０４】なお、ｎ- 型ベース層８１が薄く、電圧印
加時に空乏層がｎ- 型ベース層８１全体に広がるパンチ
スル−型ＧＴＯサイリスタの場合には、ｎ型バッファ層
８４内にも低キャリアライフ領域を形成することが有効
である。これによって、空乏層がｎ- 型ベース層８１内
に広がりきった状態で、ｐ+ 型エミッタ層８５からの正
孔注入を効果的に抑制できるので、テイル電流の抑制に
効果がある。
加時に空乏層がｎ- 型ベース層８１全体に広がるパンチ
スル−型ＧＴＯサイリスタの場合には、ｎ型バッファ層
８４内にも低キャリアライフ領域を形成することが有効
である。これによって、空乏層がｎ- 型ベース層８１内
に広がりきった状態で、ｐ+ 型エミッタ層８５からの正
孔注入を効果的に抑制できるので、テイル電流の抑制に
効果がある。
【０１０５】また、上記実施形態において、ｐ型リサー
フ層の素子表面から見たときの単位面積当たりの不純物
総量は２．０×１０12ｃｍ-2以下であることが好まし
い。不純物総量を上記値に設定することにより、変位電
流（ＴＶＩＣ：TransientVoltage Induced Current ）
の発生を効果的に抑制でき、回路（装置）破壊を防止で
きるようになる。ＳＩＰＯＳ層を使用した場合において
も上記の濃度が有効であることは、本発明者等により明
らかにされたものである。
フ層の素子表面から見たときの単位面積当たりの不純物
総量は２．０×１０12ｃｍ-2以下であることが好まし
い。不純物総量を上記値に設定することにより、変位電
流（ＴＶＩＣ：TransientVoltage Induced Current ）
の発生を効果的に抑制でき、回路（装置）破壊を防止で
きるようになる。ＳＩＰＯＳ層を使用した場合において
も上記の濃度が有効であることは、本発明者等により明
らかにされたものである。
【０１０６】例えば、耐圧が１ｋＶの素子を１０個直列
に接続して耐圧が１０ｋＶの回路を構成した場合、大き
な変位電流が生じて１個でも素子に電流が流れたら、残
りの素子で１０ｋＶの耐圧を保つのは不可能である。
に接続して耐圧が１０ｋＶの回路を構成した場合、大き
な変位電流が生じて１個でも素子に電流が流れたら、残
りの素子で１０ｋＶの耐圧を保つのは不可能である。
【０１０７】しかし、不純物総量を上記値に設定するこ
とによりＳＩＰＯＳ層に起因する変位電流の発生を効果
的に抑制できるので、変位電流による素子破壊を効果的
に防止できる。したがって、上記例の場合であれば、１
０ｋＶの耐圧を保つ回路を容易に実現できるようにな
る。
とによりＳＩＰＯＳ層に起因する変位電流の発生を効果
的に抑制できるので、変位電流による素子破壊を効果的
に防止できる。したがって、上記例の場合であれば、１
０ｋＶの耐圧を保つ回路を容易に実現できるようにな
る。
【０１０８】なお、本発明は上述した実施形態に限定さ
れるものではない。例えば、上記実施形態では、低キャ
リアライフタイム領域を形成するために粒子線照射を用
いたが、放射線照射を併用しても良い。
れるものではない。例えば、上記実施形態では、低キャ
リアライフタイム領域を形成するために粒子線照射を用
いたが、放射線照射を併用しても良い。
【０１０９】次に、本発明を電力用の高耐圧逆導通型半
導体素子に適用した実施形態を説明する。本発明の実施
形態の説明に先立ち、従来の逆導通型半導体素子につい
て説明する。
導体素子に適用した実施形態を説明する。本発明の実施
形態の説明に先立ち、従来の逆導通型半導体素子につい
て説明する。
【０１１０】図２６は、従来の高耐圧半導体素子の１つ
であるＩＧＢＴの終端部断面図と外部接続された逆並列
ダイオード３１３を示している。ｎ- 型シリコンからな
る高抵抗のｎ- 型ベース層３０３の一方の面には、ｎ型
バッファ層３０２およびｐ+型コレクタ層３０１が形成
されて、ｐ+ 型コレクタ層３０１の表面には、コレクタ
電極３０６が低抵抗接触している。
であるＩＧＢＴの終端部断面図と外部接続された逆並列
ダイオード３１３を示している。ｎ- 型シリコンからな
る高抵抗のｎ- 型ベース層３０３の一方の面には、ｎ型
バッファ層３０２およびｐ+型コレクタ層３０１が形成
されて、ｐ+ 型コレクタ層３０１の表面には、コレクタ
電極３０６が低抵抗接触している。
【０１１１】ｎ- 型ベース層３０３の他方の面には、ｐ
型ベース層３０４およびｎ+ 型エミッタ層３０５が拡散
形成され、これらの層にはエミッタ電極３０７が低抵抗
接触し、ｐ型ベース層３０４端部にはゲート絶縁膜を介
してゲート電極３０８が設けられている。これらの構成
要素によってＩＧＢＴ構造が形成されている。
型ベース層３０４およびｎ+ 型エミッタ層３０５が拡散
形成され、これらの層にはエミッタ電極３０７が低抵抗
接触し、ｐ型ベース層３０４端部にはゲート絶縁膜を介
してゲート電極３０８が設けられている。これらの構成
要素によってＩＧＢＴ構造が形成されている。
【０１１２】ｐ型ベース層３０４の終端部には、終端部
の電界強度を弱めて高耐圧阻止を可能とするために、ｐ
型層からなるガードリング３０９1 、３０
９2 、．．．、３０９n を設けている。ｎ+ 型層３１０
はチャネルストッパ層、電極３１１は耐圧特性を安定さ
せるための電極である。パシベーション膜３１２は酸化
膜あるいはＳＩＰＯＳ膜で形成している。
の電界強度を弱めて高耐圧阻止を可能とするために、ｐ
型層からなるガードリング３０９1 、３０
９2 、．．．、３０９n を設けている。ｎ+ 型層３１０
はチャネルストッパ層、電極３１１は耐圧特性を安定さ
せるための電極である。パシベーション膜３１２は酸化
膜あるいはＳＩＰＯＳ膜で形成している。
【０１１３】このような従来のＩＧＢＴ構造では、逆方
向に電圧が印加された場合、つまりエミッタ端子Ｅの電
位がコレクタ端子Ｃの電位より高くなった場合に電流が
流れる領域が形成されていないので、外部に逆並列ダイ
オード３１３を接続する必要があった。この場合、パッ
ケージの中に別チップで逆並列ダイオード３１３を入れ
る必要があるため、コスト高、パッケージ大型化の原因
となっていた。
向に電圧が印加された場合、つまりエミッタ端子Ｅの電
位がコレクタ端子Ｃの電位より高くなった場合に電流が
流れる領域が形成されていないので、外部に逆並列ダイ
オード３１３を接続する必要があった。この場合、パッ
ケージの中に別チップで逆並列ダイオード３１３を入れ
る必要があるため、コスト高、パッケージ大型化の原因
となっていた。
【０１１４】本発明は、低コストでパッケージが小さ
く、オン電圧とスイッチング損失の小さな逆導通型高耐
圧半導体素子を提供するものである。以下、本発明の実
施形態を説明する。以下の実施形態では、第１導電型を
ｎ型、第２導電型をｐ型としている。
く、オン電圧とスイッチング損失の小さな逆導通型高耐
圧半導体素子を提供するものである。以下、本発明の実
施形態を説明する。以下の実施形態では、第１導電型を
ｎ型、第２導電型をｐ型としている。
【０１１５】（第７の実施形態）図２２は、本発明の第
７の実施形態に係わる逆導通ＩＧＢＴの断面図である。
図２６と対応する部分は同じ記号を用いて重複する説明
は省略する。この実施形態では、ＩＧＢＴのコレクタ電
極３０６と電極３１１をコレクタ結線３１４により低抵
抗接続することにより、ＩＧＢＴのｐ型ベース層３０４
をアノード層、ｎ+ 型層３１０をカソード層とする横型
逆導通ダイオードを形成している。
７の実施形態に係わる逆導通ＩＧＢＴの断面図である。
図２６と対応する部分は同じ記号を用いて重複する説明
は省略する。この実施形態では、ＩＧＢＴのコレクタ電
極３０６と電極３１１をコレクタ結線３１４により低抵
抗接続することにより、ＩＧＢＴのｐ型ベース層３０４
をアノード層、ｎ+ 型層３１０をカソード層とする横型
逆導通ダイオードを形成している。
【０１１６】また、素子上部から選択的にプロトン照射
またはヘリウム照射を行うことにより、低キャリアライ
フタイム領域３１５を形成している。低キャリアライフ
タイム領域３１５は、ｐ型ベース層３０４、ガードリン
グ層３０９1 、３０９2 、．．．、３０９n およびｎ+
型層３１０よりも深い部分に形成している。
またはヘリウム照射を行うことにより、低キャリアライ
フタイム領域３１５を形成している。低キャリアライフ
タイム領域３１５は、ｐ型ベース層３０４、ガードリン
グ層３０９1 、３０９2 、．．．、３０９n およびｎ+
型層３１０よりも深い部分に形成している。
【０１１７】この実施例によれば、ＩＧＢＴの接合終端
部を逆導通ダイオードとして用いるので、特に逆導通ダ
イオードの領域を設ける必要がなく、縦型高耐圧半導体
素子の製作コストのみで逆導通ダイオードを製作でき
る。別チップを用意する必要がないので、パッケージを
小型化することが可能となる。
部を逆導通ダイオードとして用いるので、特に逆導通ダ
イオードの領域を設ける必要がなく、縦型高耐圧半導体
素子の製作コストのみで逆導通ダイオードを製作でき
る。別チップを用意する必要がないので、パッケージを
小型化することが可能となる。
【０１１８】さらに、横型逆導通ダイオードの電流は表
面付近の少数キャリアライフタイムの大きな領域のみを
流れるので、接合終端長が長くてもオン電圧を小さくで
きる。また、素子内部の深い領域にキャリア蓄積をもた
らすことがなく、ダイオード逆回復時の排出電荷量を小
さくすることが可能になる。
面付近の少数キャリアライフタイムの大きな領域のみを
流れるので、接合終端長が長くてもオン電圧を小さくで
きる。また、素子内部の深い領域にキャリア蓄積をもた
らすことがなく、ダイオード逆回復時の排出電荷量を小
さくすることが可能になる。
【０１１９】また、低キャリアライフタイム領域３１５
が逆回復時のキャリア消滅を促進することも逆回復特性
改善に効果がある。また、接合終端構造としてガードリ
ング３０９を用いることにより、ｐ型ベース層３０４か
ら注入されたホールがガードリング３０９の高濃度ｐ型
層を通過するので、横型逆導通ダイオードのオン電圧を
さらに小さくすることが可能となる。これらの効果によ
り、オン電圧が低く逆回復特性の良好な横型逆導通ダイ
オードを実現することができる。
が逆回復時のキャリア消滅を促進することも逆回復特性
改善に効果がある。また、接合終端構造としてガードリ
ング３０９を用いることにより、ｐ型ベース層３０４か
ら注入されたホールがガードリング３０９の高濃度ｐ型
層を通過するので、横型逆導通ダイオードのオン電圧を
さらに小さくすることが可能となる。これらの効果によ
り、オン電圧が低く逆回復特性の良好な横型逆導通ダイ
オードを実現することができる。
【０１２０】（第８の実施形態）図２３は、本発明の第
８の実施形態に係わる逆導通ＩＧＢＴの断面図である。
この実施例では、所定の深さよりも深い部分全体を低キ
ャリアライフタイム領域３１５としている。このような
低キャリアライフタイム領域３１５を形成する方法とし
ては、素子下部からプロトン照射またはヘリウム照射を
行う方法（第１の方法）、素子内部に照射量のピークを
持つ電子線照射を行う方法（第２の方法）がある。
８の実施形態に係わる逆導通ＩＧＢＴの断面図である。
この実施例では、所定の深さよりも深い部分全体を低キ
ャリアライフタイム領域３１５としている。このような
低キャリアライフタイム領域３１５を形成する方法とし
ては、素子下部からプロトン照射またはヘリウム照射を
行う方法（第１の方法）、素子内部に照射量のピークを
持つ電子線照射を行う方法（第２の方法）がある。
【０１２１】第１の方法によれば、素子下部からプロト
ンが停止する位置までのプロトン通過領域もダメージを
被るため、図２３に示したような低キャリアライフタイ
ム領域が形成される。第２の方法によれば素子内部にキ
ャリアライフタイムが最小値をとるようなキャリアライ
フタイム分布が形成されるので、素子上部の横型逆導通
ダイオードの電流が流れる領域は高キャリアライフタイ
ム領域となる。
ンが停止する位置までのプロトン通過領域もダメージを
被るため、図２３に示したような低キャリアライフタイ
ム領域が形成される。第２の方法によれば素子内部にキ
ャリアライフタイムが最小値をとるようなキャリアライ
フタイム分布が形成されるので、素子上部の横型逆導通
ダイオードの電流が流れる領域は高キャリアライフタイ
ム領域となる。
【０１２２】第７の実施形態では、低キャリアライフタ
イム領域より深い部分に入り込んだ電流は高キャリアラ
イフタイム領域を流れる可能性があったが、これらの方
法によればその可能性はなくなる。従って、第７の実施
形態よりもさらに効果的にダイオードの逆回復時の排出
電荷量を小さくでき、逆回復損失を低減することが可能
となる。
イム領域より深い部分に入り込んだ電流は高キャリアラ
イフタイム領域を流れる可能性があったが、これらの方
法によればその可能性はなくなる。従って、第７の実施
形態よりもさらに効果的にダイオードの逆回復時の排出
電荷量を小さくでき、逆回復損失を低減することが可能
となる。
【０１２３】第２の方法では、必ずしも選択的に電子線
照射を行う必要はない。たとえば、電子線照射量のピー
クがｎ- 型ベース層３０３内部のｎ型バッファ層３０２
に近い部分にくるように照射を行えば、ＩＧＢＴのテイ
ル電流が減少してターンオフ損失の少さなＩＧＢＴを実
現することができるので、横型逆導通ダイオードとＩＧ
ＢＴの特性を同時に改善することが可能となる。
照射を行う必要はない。たとえば、電子線照射量のピー
クがｎ- 型ベース層３０３内部のｎ型バッファ層３０２
に近い部分にくるように照射を行えば、ＩＧＢＴのテイ
ル電流が減少してターンオフ損失の少さなＩＧＢＴを実
現することができるので、横型逆導通ダイオードとＩＧ
ＢＴの特性を同時に改善することが可能となる。
【０１２４】また、第７の実施形態においても、全面の
電子線照射と組み合わせることによって横型逆導通ダイ
オードの電流が深い部分に入り込むのを効果的に防止で
きるとともに、ＩＧＢＴのターンオフ特性を改善するこ
とが可能となる。
電子線照射と組み合わせることによって横型逆導通ダイ
オードの電流が深い部分に入り込むのを効果的に防止で
きるとともに、ＩＧＢＴのターンオフ特性を改善するこ
とが可能となる。
【０１２５】（第９の実施形態）図２４は、本発明の第
９の実施形態に係わる逆導通ＩＧＢＴの断面図である。
この実施形態では、ｐ型ベース層３０４の終端部に隣接
して、プロトン照射層３１５よりも浅いｐ- 型層３１６
を形成している。この実施例によれば、ｐ- 型層３１６
は、プロトン照射層３１５よりも上に形成されているの
で、横型逆導通ダイオードの電流はプロトン照射層３１
５で阻まれてそれよりも深く入り込むことはない。ま
た、横型逆導通ダイオードのアノード側のホール注入効
率を低下させることができるので、逆回復特性の優れた
ダイオードを実現することが可能となる。また、ｐ- 型
層３１６を高濃度にした場合でも、横型逆導通ダイオー
ドの通電領域を表面に制限することは可能である。
９の実施形態に係わる逆導通ＩＧＢＴの断面図である。
この実施形態では、ｐ型ベース層３０４の終端部に隣接
して、プロトン照射層３１５よりも浅いｐ- 型層３１６
を形成している。この実施例によれば、ｐ- 型層３１６
は、プロトン照射層３１５よりも上に形成されているの
で、横型逆導通ダイオードの電流はプロトン照射層３１
５で阻まれてそれよりも深く入り込むことはない。ま
た、横型逆導通ダイオードのアノード側のホール注入効
率を低下させることができるので、逆回復特性の優れた
ダイオードを実現することが可能となる。また、ｐ- 型
層３１６を高濃度にした場合でも、横型逆導通ダイオー
ドの通電領域を表面に制限することは可能である。
【０１２６】（第１０の実施形態）図２５は、本発明の
第１０の実施形態に係わる逆導通ＩＧＢＴの断面図であ
る。この実施例では、ガードリング３０９の各ｐ型層３
０９n （ｎ＝１、２、．．．）に前段のｐ型層との間を
短絡するためのゲート電極３１７n （ｎ＝１、
２、．．．）が形成されている。ゲート電極３１７n は
第ｎ段目のガードリング層３０９n に結合されており、
ガードリング層３０９n の電位が前段のガードリング層
３０９n-1 よりも小さい場合（逆導通ダイオードが導通
状態となる場合）には、ｐチャネルができてガードリン
グ層３０９n がすべてｐ型ベース層３０４と短絡され
る。これによりホールは実質的に最終段のガードリング
層から注入されることになり、横型逆導通ダイオードの
実質的なベース長が最終段ガードリング層とｎ+ 型層３
１０の間の距離となる。
第１０の実施形態に係わる逆導通ＩＧＢＴの断面図であ
る。この実施例では、ガードリング３０９の各ｐ型層３
０９n （ｎ＝１、２、．．．）に前段のｐ型層との間を
短絡するためのゲート電極３１７n （ｎ＝１、
２、．．．）が形成されている。ゲート電極３１７n は
第ｎ段目のガードリング層３０９n に結合されており、
ガードリング層３０９n の電位が前段のガードリング層
３０９n-1 よりも小さい場合（逆導通ダイオードが導通
状態となる場合）には、ｐチャネルができてガードリン
グ層３０９n がすべてｐ型ベース層３０４と短絡され
る。これによりホールは実質的に最終段のガードリング
層から注入されることになり、横型逆導通ダイオードの
実質的なベース長が最終段ガードリング層とｎ+ 型層３
１０の間の距離となる。
【０１２７】一方、ガードリング層３０９n の電位が前
段のガードリング層３０９n-1 よりも大きい場合（逆導
通ダイオードが非導通状態となる場合）には、ｐチャネ
ルが消失して通常のガードリング層として働く。電界強
度を充分に低減して高耐圧を実現するために、接合終端
部はｎ- 型ベース層３０３の厚さよりも長くなるので、
接合終端部を利用した横型逆導通ダイオードのオン電圧
は縦型ダイオードに比べて大きくなることは明らかであ
るが、本実施形態によれば、横型逆導通ダイオードの実
質的なベース長を最終段ガードリング層とｎ+ 型層３１
０の間に短縮することができるので、オン電圧の小さな
横型逆導通ダイオードを実現することが可能となる。
段のガードリング層３０９n-1 よりも大きい場合（逆導
通ダイオードが非導通状態となる場合）には、ｐチャネ
ルが消失して通常のガードリング層として働く。電界強
度を充分に低減して高耐圧を実現するために、接合終端
部はｎ- 型ベース層３０３の厚さよりも長くなるので、
接合終端部を利用した横型逆導通ダイオードのオン電圧
は縦型ダイオードに比べて大きくなることは明らかであ
るが、本実施形態によれば、横型逆導通ダイオードの実
質的なベース長を最終段ガードリング層とｎ+ 型層３１
０の間に短縮することができるので、オン電圧の小さな
横型逆導通ダイオードを実現することが可能となる。
【０１２８】以上、第７乃至第１０の実施形態では、縦
型高耐圧半導体素子としてＩＧＢＴの構造を用いてきた
が、これに代えて他の同様な構造を持つプレーナ型高耐
圧半導体素子に適用しても同様な効果が得られる。
型高耐圧半導体素子としてＩＧＢＴの構造を用いてきた
が、これに代えて他の同様な構造を持つプレーナ型高耐
圧半導体素子に適用しても同様な効果が得られる。
【０１２９】
【発明の効果】以上詳述したように本発明によれば、粒
子線照射等によるライフタイム制御に対して有効な構造
を有する電力用半導体素子を実現できるようになる。
子線照射等によるライフタイム制御に対して有効な構造
を有する電力用半導体素子を実現できるようになる。
【０１３０】また、接合終端部に横型逆導通ダイオード
を形成し、少数キャリアライフタイムの小さな領域を設
定することにより、低コストでパッケージサイズが小さ
く、オン電圧とスイッチング損失の小さな逆導通高耐圧
半導体素子を実現することができる。
を形成し、少数キャリアライフタイムの小さな領域を設
定することにより、低コストでパッケージサイズが小さ
く、オン電圧とスイッチング損失の小さな逆導通高耐圧
半導体素子を実現することができる。
【図１】比較例の整流ダイオードの素子構造を示す断面
図
図
【図２】図１の整流ダイオードのキャリアプロファイル
を示す図
を示す図
【図３】図１の整流ダイオードの逆回復動時の動作波形
を示す図
を示す図
【図４】本発明の第１の実施形態に係る整流ダイオード
の素子構造を示す断面図
の素子構造を示す断面図
【図５】図４の整流ダイオードのキャリアプロファイル
を示す図
を示す図
【図６】図４の整流ダイオードの逆回復動時の動作波形
を示す図
を示す図
【図７】第１の実施形態の変形例の整流ダイオードの素
子構造を示す断面図
子構造を示す断面図
【図８】本発明の第２の実施形態に係る整流ダイオード
の素子構造を示す断面図
の素子構造を示す断面図
【図９】第２の実施形態の変形例の整流ダイオードの素
子構造を示す断面図
子構造を示す断面図
【図１０】本発明の第３の実施形態に係る整流ダイオー
ドの素子構造を示す断面図
ドの素子構造を示す断面図
【図１１】本発明の第４の実施形態に係る整流ダイオー
ドの素子構造を示す断面図
ドの素子構造を示す断面図
【図１２】第４の実施形態に係わ整流ダイオードの変形
例を示す断面図
例を示す断面図
【図１３】第４の実施形態に係わ整流ダイオードの他の
変形例を示す断面図
変形例を示す断面図
【図１４】第４の実施形態に係る整流ダイオードの他の
変形例を示す断面図
変形例を示す断面図
【図１５】第４の実施形態に係る整流ダイオードの他の
変形例を示す断面図
変形例を示す断面図
【図１６】第４の実施形態に係る整流ダイオードの他の
変形例を示す断面図
変形例を示す断面図
【図１７】本発明の第５の実施形態に係る整流ダイオー
ドの素子構造を示す断面図
ドの素子構造を示す断面図
【図１８】第５の実施形態に係る整流ダイオードの変形
例を示す断面図
例を示す断面図
【図１９】第５の実施形態に係る整流ダイオードの他の
変形例を示す断面図
変形例を示す断面図
【図２０】第５の実施形態に係る整流ダイオードの他の
変形例を示す断面図
変形例を示す断面図
【図２１】本発明の第６の実施形態に係るＧＴＯの素子
構造を示す断面図
構造を示す断面図
【図２２】本発明の第７の実施形態に係る逆導通ＩＧＢ
Ｔの素子構造を示す断面図
Ｔの素子構造を示す断面図
【図２３】本発明の第８の実施形態に係る逆導通ＩＧＢ
Ｔの素子構造を示す断面図
Ｔの素子構造を示す断面図
【図２４】本発明の第９の実施形態に係る逆導通ＩＧＢ
Ｔの素子構造を示す断面図
Ｔの素子構造を示す断面図
【図２５】本発明の第１０の実施形態に係る逆導通ＩＧ
ＢＴの素子構造を示す断面図
ＢＴの素子構造を示す断面図
【図２６】従来のＩＧＢＴの断面図と逆並列ダイオード
の接続を示す図
の接続を示す図
【図２７】従来の整流ダイオードの素子構造を示す断面
図
図
【図２８】従来の整流ダイオードの逆回復動作を説明す
るための図
るための図
【図２９】従来の整流ダイオードの逆回復動時の動作波
形を示す図
形を示す図
【図３０】図２８の整流ダイオードのキャリアプロファ
イルを示す図
イルを示す図
【図３１】従来の他の整流ダイオードの素子構造を示す
断面図
断面図
【図３２】従来の他の整流ダイオードのキャリアプロフ
ァイルを示す図
ァイルを示す図
【図３３】従来の他の整流ダイオードの逆回復動時の動
作波形を示す図
作波形を示す図
３１…ｎ型カソード層（第１の第１導電型半導体層） ３２…ｐ型アノード層（第１の第２導電型半導体層） ３３…ｎ型カソード層（第２の第１導電型半導体層） ３４…ｐ型リサーフ層（第２の第２導電型半導体層） ３５…ｎ型ストッパ層 ３８1 …低キャリアライフタイム領域（第１の低キャリ
アライフタイム領域） ３８2 …低キャリアライフタイム領域（第２の低キャリ
アライフタイム領域） ３９…絶縁膜 ４１…ｎ型カソード層（第１の第１導電型半導体層） ４２…ｐ型アノード層（第１の第２導電型半導体層） ４３…ｎ型カソード層（第２の第１導電型半導体層） ４４…ｐ型リサーフ層（第２の第２導電型半導体層） ４５…ｎ型ストッパ層 ４８1 …低キャリアライフタイム領域（第１の低キャリ
アライフタイム領域） ４８2 …低キャリアライフタイム領域（第２の低キャリ
アライフタイム領域） ４９…ＳＩＰＯＳ膜（高抵抗膜） ５０…絶縁膜 ６１…ｎ型カソード層（第１の第１導電型半導体層） ６２…ｐ型アノード層（第１の第２導電型半導体層） ６３…ｎ型カソード層（第２の第１導電型半導体層） ６５…ｎ型ストッパ層 ６８1 …低キャリアライフタイム領域（第１の低キャリ
アライフタイム領域） ６８2 …低キャリアライフタイム領域（第２の低キャリ
アライフタイム領域） ６９…ＳＩＰＯＳ膜（高抵抗膜） ７０…絶縁膜 ７２，７３…ｐ型ガードリング層 ８１…ｎ型ベース層（第１の第１導電型半導体層） ８２…ｐ型ベース層（第１の第２導電型半導体層） ８３…ｎ型エミッタ層 ８４…ｎ型バッファ層（第２の第１導電型半導体層） ８５…ｐ型エミッタ層 ８７…絶縁膜 ９０…ＳＩＰＯＳ膜（高抵抗膜） ９１…絶縁膜 ９３…低キャリアライフタイム領域（低キャリアライフ
タイム領域） １０１…ｎ型カソード層（第１の第１導電型半導体層） １０２…ｐ型アノード層（第１の第２導電型半導体層） １０３…ｎ型カソード層（第２の第１導電型半導体層） １０４…ｐ型リサーフ層（第２の第２導電型半導体層） １０５…ｎ型ストッパ層 １０８…ＳＩＰＯＳ膜（高抵抗膜） １０９…絶縁膜 １１１…低キャリアライフタイム領域 １２１…ｎ型カソード層（第１の第１導電型半導体層） １２２…ｐ型アノード層（第１の第２導電型半導体層） １２３…ｎ型カソード層（第２の第１導電型半導体層） １２５…ｎ型ストッパ層 １２８…ＳＩＰＯＳ膜（高抵抗膜） １２９…絶縁膜 １３０…カソード電極 １３１，１３２…ｐ型ガードリング層 １３３…低キャリアライフタイム領域
アライフタイム領域） ３８2 …低キャリアライフタイム領域（第２の低キャリ
アライフタイム領域） ３９…絶縁膜 ４１…ｎ型カソード層（第１の第１導電型半導体層） ４２…ｐ型アノード層（第１の第２導電型半導体層） ４３…ｎ型カソード層（第２の第１導電型半導体層） ４４…ｐ型リサーフ層（第２の第２導電型半導体層） ４５…ｎ型ストッパ層 ４８1 …低キャリアライフタイム領域（第１の低キャリ
アライフタイム領域） ４８2 …低キャリアライフタイム領域（第２の低キャリ
アライフタイム領域） ４９…ＳＩＰＯＳ膜（高抵抗膜） ５０…絶縁膜 ６１…ｎ型カソード層（第１の第１導電型半導体層） ６２…ｐ型アノード層（第１の第２導電型半導体層） ６３…ｎ型カソード層（第２の第１導電型半導体層） ６５…ｎ型ストッパ層 ６８1 …低キャリアライフタイム領域（第１の低キャリ
アライフタイム領域） ６８2 …低キャリアライフタイム領域（第２の低キャリ
アライフタイム領域） ６９…ＳＩＰＯＳ膜（高抵抗膜） ７０…絶縁膜 ７２，７３…ｐ型ガードリング層 ８１…ｎ型ベース層（第１の第１導電型半導体層） ８２…ｐ型ベース層（第１の第２導電型半導体層） ８３…ｎ型エミッタ層 ８４…ｎ型バッファ層（第２の第１導電型半導体層） ８５…ｐ型エミッタ層 ８７…絶縁膜 ９０…ＳＩＰＯＳ膜（高抵抗膜） ９１…絶縁膜 ９３…低キャリアライフタイム領域（低キャリアライフ
タイム領域） １０１…ｎ型カソード層（第１の第１導電型半導体層） １０２…ｐ型アノード層（第１の第２導電型半導体層） １０３…ｎ型カソード層（第２の第１導電型半導体層） １０４…ｐ型リサーフ層（第２の第２導電型半導体層） １０５…ｎ型ストッパ層 １０８…ＳＩＰＯＳ膜（高抵抗膜） １０９…絶縁膜 １１１…低キャリアライフタイム領域 １２１…ｎ型カソード層（第１の第１導電型半導体層） １２２…ｐ型アノード層（第１の第２導電型半導体層） １２３…ｎ型カソード層（第２の第１導電型半導体層） １２５…ｎ型ストッパ層 １２８…ＳＩＰＯＳ膜（高抵抗膜） １２９…絶縁膜 １３０…カソード電極 １３１，１３２…ｐ型ガードリング層 １３３…低キャリアライフタイム領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/91 Ｄ
Claims (11)
- 【請求項１】高抵抗の第１の第１導電型半導体層と、 この第１導電型半導体層の表面に形成された第１の第２
導電型半導体層と、 前記第１の第１導電型半導体層の前記第１の第２導電型
半導体層側と反対側の表面に形成された第２の第１導電
型半導体層と、 この第２の第１導電型半導体層内に形成された第１の低
キャリアライフタイム領域と、 前記第１の第１導電型半導体層内に形成された第２の低
キャリアライフタイム領域とを具備してなることを特徴
とする電力用半導体素子。 - 【請求項２】前記第２の低キャリアライフタイム領域が
前記第１の第２導電型半導体層側に形成されていること
を特徴とする請求項１に記載の電力用半導体素子。 - 【請求項３】前記第１および第２の低キャリアライフタ
イム領域は、粒子線照射または放射線照射により形成さ
れた領域であることを特徴とする請求項１または請求項
２に記載の電力用半導体素子。 - 【請求項４】前記第１の第１導電型半導体層と前記第１
の第２導電型半導体層とにより形成された接合に逆バイ
アス電圧が印加されたときに空乏層が広がる領域の素子
表面に高抵抗膜を設けたことを特徴とする請求項１乃至
請求項３のいずれかに記載の電力用半導体素子。 - 【請求項５】高抵抗の第１の第１導電型半導体層と、 この第１導電型半導体層の表面に形成された第１の第２
導電型半導体層と、 前記第１の第１導電型半導体層内に形成された第２の低
キャリアライフタイム領域と、 前記第１の第１導電型半導体層と前記第１の第２導電型
半導体層とにより形成された接合に逆バイアス電圧が印
加されたときに空乏層が広がる領域の素子表面に設けら
れた高抵抗膜とを具備してなることを特徴とする電力用
半導体素子。 - 【請求項６】前記第１の第２導電型半導体層よりも高抵
抗で素子表面から見たときの単位面積当たりの不純物総
量が２．０×１０12ｃｍ-2以下の第２の第２導電型半導
体層が、前記第１の第２導電型半導体層の周囲かつこの
第２導電型半導体層に接して、前記第１の第１導電型半
導体層の表面に選択的に形成されていることを特徴とす
る請求項１乃至請求項５のいずれかに記載の電力用半導
体素子。 - 【請求項７】前記高抵抗膜は、半絶縁性多結晶シリコン
膜であることを特徴とする請求項４乃至請求項６のいず
れかに記載の電力用半導体素子。 - 【請求項８】第１導電型高抵抗ベース層と、 この第１導電型高抵抗ベース層の第１の主面に選択的に
形成された第２導電型ベース層と、 前記第１導電型高抵抗ベース層の終端部分に、前記第２
導電型ベース層から所定距離離して形成された第１導電
型高濃度層と、 前記第１導電型高抵抗ベース層の第２の主面に、前記第
１導電型高抵抗ベース層に隣接して形成された第１導電
型バッファ層と、 この第１導電型バッファ層に隣接して形成された第２導
電型コレクタ層と、 この第２導電型コレクタ層に低抵抗接触するコレクタ電
極と、 前記第２導電型ベース層に低抵抗接触する第１の電極
と、 前記第１導電型高濃度層に低抵抗接触する第２の電極と
を有する縦型高耐圧半導体素子であって、 前記第２の電極を前記コレクタ電極と低抵抗結線するこ
とにより、前記第２導電型ベース層の終端部分をアノー
ド層、前記第１導電型高濃度層をカソード層とする、前
記縦型高耐圧素子に逆並列接続された横型ダイオードを
形成し、 前記横型ダイオード形成領域は、前記第１の主面から所
定の深さまでは少数キャリアライフタイムを大きくし、
それより深い領域には少数キャリアライフタイムの小さ
な部分を設けることを特徴とする半導体素子。 - 【請求項９】前記少数キャリアライフタイムの小さな部
分は、粒子線照射または放射線照射、若しくはその両方
により形成されることを特徴とする請求項８に記載の半
導体素子。 - 【請求項１０】前記所定の深さは、前記第２導電型ベー
ス層終端部および第１導電型高濃度層よりも深いことを
特徴とする請求項８に記載の半導体素子。 - 【請求項１１】前記第２導電型ベース層終端部と前記第
１導電型高濃度層とに挟まれた領域に、前記所定の深さ
より浅く形成されたガードリング層をさらに具備し、 前記ガードリングの各層間および最も前記第２導電型ベ
ース層に近い前記ガードリング層と前記第２導電型ベー
ス層との間をＭＯＳチャネルで逆導通時のみ短絡するこ
とを特徴とする請求項８に記載の半導体素子。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17689697A JPH1074959A (ja) | 1996-07-03 | 1997-07-02 | 電力用半導体素子 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-173747 | 1996-07-03 | ||
| JP17374796 | 1996-07-03 | ||
| JP17689697A JPH1074959A (ja) | 1996-07-03 | 1997-07-02 | 電力用半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1074959A true JPH1074959A (ja) | 1998-03-17 |
Family
ID=26495605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17689697A Pending JPH1074959A (ja) | 1996-07-03 | 1997-07-02 | 電力用半導体素子 |
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| Country | Link |
|---|---|
| JP (1) | JPH1074959A (ja) |
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