JP2011077202A - 半導体装置 - Google Patents

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Abstract

【課題】半導体装置の耐圧を向上し、半導体装置の面積縮小を図る。
【解決手段】逆阻止ＩＧＢＴの逆方向耐圧構造領域２４０には、ｐ型のフィールドリミッティングリング（外周ＦＬＲ）４１が複数設けられている。各外周ＦＬＲ４１には、フィールドプレート（外周ＦＰ）４２がそれぞれ接続されている。外周ＦＰ４２は、活性領域に最も近い外周ＦＬＲ４１に接する第１外周ＦＰ部４３と、その他の外周ＦＬＲ４１にそれぞれ接する第２外周ＦＰ部４４から構成されている。第１外周ＦＰ部４３の活性領域側の端部は、活性領域側に張り出すように設けられている。第２外周ＦＰ部４４の外周端部側の端部は、外周端部側に張り出すように設けられている。
【選択図】図１

Description

この発明は、半導体装置に関する。
近年、半導体素子を用いた電力変換装置において、ＡＣ（交流）／ＡＣ変換や、ＡＣ／ＤＣ（直流）変換、ＤＣ／ＡＣ変換などをおこなう直接変換回路として、たとえばマトリクスコンバータが公知である。マトリクスコンバータは、複数の交流スイッチから構成されている。交流スイッチには交流電圧が印加されるため、順方向と逆方向に耐圧（以下、順方向耐圧、逆方向耐圧とする）を有する構成が要求され、回路の小型化、軽量化、高効率化、高速応答化および低コスト化等の観点から、双方向スイッチング素子が着目されている。このような双方向スイッチング素子として、たとえば逆阻止絶縁ゲート型バイポーラトランジスタ（以下、逆阻止ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒとする）を２つ並列に接続して構成されたスイッチが公知である。
図１０は、従来の逆阻止ＩＧＢＴを示す断面図である。なお、本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。図１０に示すように、逆阻止ＩＧＢＴは、ｎ型の半導体基板の外周端部に、たとえば個々のチップにダイシングされる際に半導体基板の側面に生じた結晶欠陥と活性領域１００とを分離する分離部２１０が設けられている。活性領域１００には、ｎ型のドリフト領域１、ｐ型のチャネル領域２、ｎ型のエミッタ領域３およびｐ型のコレクタ領域１０からなる縦型のＩＧＢＴが構成されている。分離部２１０には、たとえば半導体基板のおもて面から裏面まで貫通し、半導体基板の側面を覆うｐ型の分離領域２１１が設けられている。また、分離領域２１１は、活性領域１００の裏面に設けられたコレクタ領域１０と接続されている。
このように分離領域２１１を設けることで、逆方向電圧の印加時、空乏層は半導体基板の裏面のコレクタ領域１０から分離領域２１１に沿って伸びる。このため、図１０に示すような逆阻止ＩＧＢＴでは、空乏層が半導体基板の側面に到達することを防ぎ、漏れ電流の発生を防止する。このため、逆阻止ＩＧＢＴは、逆方向耐圧を得ることができる。また、分離領域２１１と活性領域１００の間には、耐圧接合終端領域２００が設けられている。耐圧接合終端領域２００は、半導体装置を構成するｐｎ接合表面の電界強度を緩和し、所望の耐圧を実現する。
図１１は、半導体装置の活性領域１００について詳細に示す断面図である。活性領域１００には、ｎ型の半導体基板からなるドリフト領域１のおもて面の表面層に、ｐ型のチャネル領域２が選択的に設けられている。チャネル領域２の表面層には、ｎ型のエミッタ領域３およびｐ型のボディ領域４が選択的に設けられている。ドリフト領域１の表面には、ゲート絶縁膜６を介してゲート電極７が設けられている。ゲート電極７の上には、層間絶縁膜８が設けられている。エミッタ電極９は、エミッタ領域３およびボディ領域４に接するように設けられている。また、エミッタ電極９は、層間絶縁膜８によってゲート電極７から絶縁されている。ドリフト領域１の裏面側には、ｐ型のコレクタ領域１０およびコレクタ電極１１が設けられている。
図１２は、半導体装置の耐圧接合終端領域２００について詳細に示す断面図である。耐圧接合終端領域２００には、ドリフト領域１のおもて面の表面層に、フローティングのｐ型領域であるフィールドリミッティングリング（以下、ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇとする）２０１が複数設けられている。ドリフト領域１のおもて面の、ＦＬＲ２０１が設けられていない表面は、層間絶縁膜８で覆われている。層間絶縁膜８の上には、フローティングの導電膜であるフィールドプレート（以下、ＦＰ：Ｆｉｅｌｄ Ｐｌａｔｅとする）２０２が設けられている。ＦＰ２０２は、ＦＬＲ２０１に接し、電気的に接続されている。半導体基板の外周端部では、層間絶縁膜８の上に、分離領域２１１と同じ電位を有するフィールドプレート（以下、等電位ＦＰとする）２１２が設けられている。等電位ＦＰ２１２は、分離領域２１１に接し、電気的に接続されている。
また、耐圧接合終端領域２００は、順方向に電圧が印加されたときに主に順方向耐圧の向上を実現する領域（以下、順方向耐圧構造領域とする）と、逆方向に電圧が印加されたときに主に逆方向耐圧の向上を実現する領域（以下、逆方向耐圧構造領域とする）とから構成されている。図示省略するが、順方向耐圧構造領域は、耐圧接合終端領域２００の活性領域１００側に設けられている。逆方向耐圧構造領域は、耐圧接合終端領域２００の外周端部側に設けられている。また、順方向耐圧構造領域および逆方向耐圧構造領域とともに、上述したＦＬＲ２０１およびＦＰ２０２が複数設けられている。
図１３は、半導体装置の順方向耐圧構造領域について詳細に示す断面図である。耐圧接合終端領域２００では、順方向耐圧構造領域２２０と逆方向耐圧構造領域２４０の中間部に、ｐ型のチャネルストッパー領域２３１が設けられている。チャネルストッパー領域２３１には、フィールドプレート（以下、中間ＦＰとする）２３２が電気的に接続されている。順方向耐圧構造領域２２０は、活性領域１００と中間ＦＰ２３２の間に設けられている。順方向耐圧構造領域２２０では、フィールドリミッティングリング（以下、内周ＦＬＲとする）２２１に電気的に接続されたフィールドプレート（以下、内周ＦＰとする）２２２は、耐圧接合終端領域２００の外周端部側に張り出すように設けられている。
図１４は、半導体装置の逆方向耐圧構造領域について詳細に示す断面図である。逆方向耐圧構造領域２４０は、中間ＦＰ２３２から耐圧接合終端領域２００の外周端部側に設けられている。逆方向耐圧構造領域２４０では、フィールドリミッティングリング（以下、外周ＦＬＲとする）２４１に電気的に接続されたフィールドプレート（以下、外周ＦＰとする）２４２は、活性領域１００側に張り出すように設けられている。
このような、逆阻止ＩＧＢＴとして、第一導電型半導体基板の一方の主面から他方の主面に至る第二導電型の分離拡散領域と、該分離拡散領域に囲まれた前記半導体基板の一方の主面側に形成されるプレーナ接合を有する第二導電型ベース領域と、該ベース領域と前記分離拡散領域との間に形成される接合終端構造とを少なくとも備え、第一導電型半導体基板の他方の主面側には前記分離拡散領域に接続される第二導電型のコレクタ層を備える高耐圧プレーナ型半導体装置において、前記接合終端構造が前記第二導電型ベース領域の外周表面に間隔をおいて形成される第二導電型環状フローティングガードリングと、前記分離拡散領域と前記ガードリングと前記第二導電型ベース領域とのそれぞれの間の表面に形成されるフィールド絶縁膜と、前記分離拡散領域と前記ガードリングと前記第二導電型ベース領域とにそれぞれ導電接触する導電性フィールドプレートとを具備し、少なくとも最内周とその次の外周の前記フィールド絶縁膜上では前記導電性フィールドプレートが外周に向う方向に張り出し、かつ少なくとも最外周とその次の内周の前記フィールド絶縁膜上では前記導電性フィールドプレートが内周に向う方向に張り出している装置が提案されている（たとえば、下記特許文献１参照。）。
また、別の装置として、第１導電型ドリフト層の表面に選択的に形成された第２導電型ベース層と、該第２導電型ベース層の表面に選択的に形成された第１導電型エミッタ領域と、前記第１導電型ドリフト層と第１導電型エミッタ領域とに挟まれる前記第２導電型ベース層の表面に被覆されるゲート絶縁膜と該ゲート絶縁膜を介して被覆されるゲート電極とからなるＭＯＳゲート構造と、前記第１導電型エミッタ領域と第２導電型ベース層とに接触するエミッタ電極と、前記ＭＯＳゲート構造を前記第１導電型ドリフト層を介して取り囲み前記第１導電型ドリフト層の表裏面をつなぐように形成される第２導電型分離領域と、前記第１導電型ドリフト層の裏面に形成され、該裏面に露出する前記第２導電型分離領域に連結される第２導電型コレクタ層と、該第２導電型コレクタ層に接触するコレクタ電極を備えた逆阻止型半導体装置において、前記エミッタ電極と前記第２導電型分離領域の間の前記第１導電型ドリフト層に、第２導電型フィールドリミット層と該第２導電型フィールドリミット層に接触する浮遊電位のフィールドリミット電極を複数環状に設け、エミッタ電極側のフィールドリミット電極は外側への延在部分が大きく、第２導電型分離領域側のフィールドリミット電極は内側への延在部分が大きく、かつエミッタ電極側のフィールドリミット電極および第２導電型分離領域側のフィールドリミット電極がそれぞれ複数設けられている装置が提案されている（たとえば、下記特許文献２参照。）。
特開２００５−１０１２５４号公報 特開２００５−２５２２１２号公報
しかしながら、本発明者らが鋭意研究を重ねた結果、次のことが新たに判明した。逆方向耐圧構造領域において、上述した特許文献１および特許文献２に示すように、少なくとも最も外側とその内側の外周ＦＬＲ２４１に電気的に接続された外周ＦＰ２４２を、活性領域１００側に張り出すように設けた場合、逆方向電圧の印加時、分離領域２１１から伸びる空乏層は、活性領域１００に向かって伸びやすくなってしまう。このため、空乏層の伸びを抑制するチャネルストッパー領域２３１において、電界が集中してしまい電界強度が上昇してしまう可能性がある。したがって、空乏層が伸びやすくなっている分だけ、分離領域２１１およびチャネルストッパー領域２３１間の長さ（以下、逆方向耐圧構造領域２４０の幅とする）を広くする必要がある。つまり、活性領域１００および分離領域２１１間における耐圧接合終端領域２００の長さ（以下、耐圧接合終端領域２００の幅とする）が広くなってしまうため、逆阻止ＩＧＢＴ全体のサイズが大きくなってしまうという問題が生じる。このため、逆阻止ＩＧＢＴの面積縮小を図ることが困難となってしまう。
一般に、半導体装置では、耐圧接合終端領域を設けることにより、耐圧接合終端領域を設けない場合と比べて電流能力の上限（耐圧）が向上する。しかし、耐圧接合終端領域は主電流の流れない領域であるため、半導体装置自体の電流能力は向上しない。したがって、逆阻止ＩＧＢＴの面積縮小を図るためには、耐圧接合終端領域２００のサイズはできるだけ小さいことが望ましい。
この発明は、上述した従来技術による問題点を解消するため、逆阻止ＩＧＢＴの面積縮小を図ることができる半導体装置を提供することを目的とする。また、この発明は、耐圧を向上することができる半導体装置を提供することを目的とする。
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、以下に示す特徴を有する。第１導電型の第１半導体領域からなる半導体基板上に、活性領域と、当該活性領域の外側に設けられた耐圧構造領域が設けられている。また、前記半導体基板の裏面に設けられた第２導電型のコレクタ領域と、前記耐圧構造領域の外周端部に、前記半導体基板のおもて面から裏面まで貫通し、前記コレクタ領域に接するように設けられた第２導電型の第２半導体領域と、前記耐圧構造領域の前記半導体基板のおもて面の表面層に、前記活性領域を囲むように、設けられた複数の第２導電型の第３半導体領域と、前記半導体基板のおもて面の表面に選択的に設けられた層間絶縁膜と、前記第３半導体領域に接し、前記層間絶縁膜の上に設けられた複数の導電膜と、を備えている。このとき、前記第２半導体領域から前記活性領域側に向かって伸びる空乏層が到達する最も当該第２半導体領域から離れた前記第３半導体領域に接する前記導電膜を少なくとも除いて、前記導電膜の前記第２半導体領域側の端部は、当該導電膜が接する当該第３半導体領域の当該第２半導体領域側の端部よりも、当該第２半導体領域側に張り出すように設けられている。
また、請求項２の発明にかかる半導体装置は、請求項１に記載の発明において、さらに、前記耐圧構造領域の前記半導体基板のおもて面の表面層に設けられ、逆電圧が印加された際に前記第２半導体領域から前記活性領域に伸びる空乏層の拡がりを抑制する第２導電型の第４半導体領域を備えている。また、前記第２半導体領域と前記第４半導体領域の間に設けられた前記第３半導体領域に接する前記導電膜のうち、前記第２半導体領域から前記第４半導体領域側に向かって伸びる空乏層が到達する最も当該第２半導体領域から離れた前記第３半導体領域に接する前記導電膜を少なくとも除いて、前記導電膜の前記第２半導体領域側の端部は、当該導電膜が接する当該第３半導体領域の当該第２半導体領域側の端部よりも、当該第２半導体領域側に張り出すように設けられている。
また、請求項３の発明にかかる半導体装置は、請求項２に記載の発明において、前記第２半導体領域側の端部が前記第３半導体領域の当該第２半導体領域側の端部よりも当該第２半導体領域側に張り出すように設けられている前記導電膜の数は、前記第４半導体領域側の端部が前記第３半導体領域の当該第４半導体領域側の端部よりも当該第４半導体領域側に張り出すように設けられている当該導電膜の数より多いことを特徴とする。
また、請求項４の発明にかかる半導体装置は、請求項３に記載の発明において、前記第４半導体領域側の端部が前記第３半導体領域の当該第４半導体領域側の端部よりも当該第４半導体領域側に張り出すように設けられている前記導電膜は１つであることを特徴とする。
また、請求項５の発明にかかる半導体装置は、請求項１〜４のいずれか一つに記載の発明において、２０ｋＧｙ以上の電子線が照射され結晶欠陥が導入された後に熱処理された前記半導体基板を備えることを特徴とする。
また、請求項６の発明にかかる半導体装置は、請求項１〜５のいずれか一つに記載の発明において、前記第３半導体領域は、前記第２半導体領域から離れるほど、隣り合う当該第３半導体領域との間隔が広くなるように設けられていることを特徴とする。
上述した発明によれば、逆方向耐圧構造領域において、第２半導体領域から活性領域側に向かって伸びる空乏層が到達する最も第２半導体領域から離れた第３半導体領域に接する導電膜を少なくとも除いて、その他の各第３半導体領域にそれぞれ接する導電膜を分離領域側に張り出すように設けている。これにより、逆方向電圧の印加時、分離領域から活性領域側に向かって伸びる空乏層の伸びを抑制することができる。このため、分離領域から拡がる空乏層が伸びすぎてしまうことを防ぎ、第４半導体領域近傍において電界強度が上昇してしまうことを防止することができる。これにより、従来の逆阻止ＩＧＢＴに比べて、逆方向耐圧を向上することができる。また、従来の逆阻止ＩＧＢＴに比べて、逆方向耐圧が向上した分に相当する幅だけ逆方向耐圧構造領域の幅を短くすることができ、耐圧接合終端領域の幅を短くすることができる。これにより、逆阻止ＩＧＢＴの面積縮小を図ることができる。
本発明にかかる半導体装置によれば、逆阻止ＩＧＢＴの面積縮小を図ることができるという効果を奏する。また、耐圧を向上することができるという効果を奏する。
実施の形態１にかかる逆阻止ＩＧＢＴの耐圧接合終端領域を示す断面図である。 実施の形態１にかかる逆阻止ＩＧＢＴの逆方向電圧印加時における空乏層の伸び方を示す断面図である。 実施の形態１にかかる逆阻止ＩＧＢＴの逆方向電圧印加時におけるコレクタ電圧とコレクタ電流密度について示す特性図である。 実施の形態２にかかる逆阻止ＩＧＢＴの逆方向耐圧について示す特性図である。 実施の形態２にかかる逆阻止ＩＧＢＴの比抵抗について示す特性図である。 実施の形態３にかかる逆阻止ＩＧＢＴの耐圧接合終端領域を示す断面図である。 実施の形態３にかかる逆阻止ＩＧＢＴの順方向電圧印加時における空乏層の伸び方を示す断面図である。 実施の形態４にかかる逆阻止ＩＧＢＴの耐圧接合終端領域を示す断面図である。 実施の形態５にかかる逆阻止ＩＧＢＴの耐圧接合終端領域を示す断面図である。 従来の逆阻止ＩＧＢＴを示す断面図である。 半導体装置の活性領域について詳細に示す断面図である。 半導体装置の耐圧接合終端領域について詳細に示す断面図である。 半導体装置の順方向耐圧構造領域について詳細に示す断面図である。 半導体装置の逆方向耐圧構造領域について詳細に示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる逆阻止ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）は、ｎ型（第１導電型）のドリフト領域からなる半導体基板上に、活性領域と、活性領域の外側に設けられた耐圧接合終端領域と、耐圧接合終端領域の外周端部に設けられたｐ型（第２導電型）の分離領域を備えている。つまり、逆阻止ＩＧＢＴは、活性領域のエミッタ領域と分離領域との間に、耐圧接合終端領域を設けた構成となっている。耐圧接合終端領域は、半導体装置を構成するｐｎ接合表面の電界強度を緩和し所望の耐圧を実現する。耐圧接合終端領域は、耐圧構造領域に相当する。ドリフト領域は、第１半導体領域に相当する。分離領域は、第２半導体領域に相当する。また、このような逆阻止ＩＧＢＴは、たとえば６００Ｖ程度または１２００Ｖ程度の保証耐圧を有する。
活性領域では、ドリフト領域のおもて面の表面層に、ｐ型のチャネル領域が選択的に設けられている。チャネル領域の表面層には、ｎ型のエミッタ領域およびｐ型のボディ領域が選択的に設けられている。ゲート電極は、ドリフト領域の表面に、エミッタ領域からチャネル領域を経てドリフト領域を跨ぐように、ゲート絶縁膜を介して設けられている。エミッタ電極は、エミッタ領域およびボディ領域に接して設けられ、エミッタ領域およびボディ領域と電気的に接続されている。また、エミッタ電極は、層間絶縁膜によってゲート電極から絶縁されている。ドリフト領域の裏面には、コレクタ領域が設けられている。コレクタ電極は、コレクタ領域の表面に設けられている。つまり、活性領域には、たとえば図１１に示すような縦型のＩＧＢＴが設けられている。
分離領域は、半導体基板のおもて面から裏面まで貫通し、半導体基板の側面を覆うように設けられている。また、分離領域は、活性領域の裏面に設けられたコレクタ領域と接続されている。分離領域は、たとえば個々のチップにダイシングされる際に半導体基板の側面に生じた結晶欠陥と活性領域とを分離する。このように分離領域を設けることで、逆方向電圧の印加時、空乏層は半導体基板の裏面に設けられたコレクタ領域から分離領域に沿って伸びる。これにより、空乏層が半導体基板の側面に到達することを防ぐことができ、漏れ電流の発生を防止することができる。このため、逆阻止ＩＧＢＴは、逆方向耐圧を得ることができる。
図１は、実施の形態１にかかる逆阻止ＩＧＢＴの耐圧接合終端領域を示す断面図である。図１に示すように、耐圧接合終端領域２００は、順方向に電圧が印加されたときに主に順方向耐圧の向上を実現する領域（順方向耐圧構造領域）２２０と、逆方向に電圧が印加されたときに主に逆方向耐圧の向上を実現する領域（逆方向耐圧構造領域）２４０とから構成されている。また、順方向耐圧構造領域２２０と逆方向耐圧構造領域２４０の中間部２３０には、ドリフト領域１のおもて面の表面層に、ｐ型のチャネルストッパー領域３１が設けられている。ドリフト領域１のおもて面のチャネルストッパー領域３１が設けられていない表面は、層間絶縁膜８で覆われている。
チャネルストッパー領域３１上の層間絶縁膜８の上には、フローティングの導電膜であるフィールドプレート（中間ＦＰ）３２が設けられている。中間ＦＰ３２は、チャネルストッパー領域３１に接し、チャネルストッパー領域３１に電気的に接続されている。中間ＦＰ３２の端部は、たとえば順方向耐圧構造領域２２０側および逆方向耐圧構造領域２４０側ともに、ほぼ等しく張り出すように設けられている。ここで、「張り出す」とは、ＦＰの端部が、このＦＰの接するＦＬＲの、ＦＰと同じ側の端部よりも外側に位置するように設けられることをいう。つまり、ＦＰの端部は、このＦＰの接するＦＬＲ上ではなく、ドリフト領域上に位置する。具体的には、中間ＦＰ３２の順方向耐圧構造領域２２０側の端部は、チャネルストッパー領域３１の順方向耐圧構造領域２２０側の端部よりも順方向耐圧構造領域２２０側に位置する。また、中間ＦＰ３２の逆方向耐圧構造領域２４０側の端部は、チャネルストッパー領域３１の逆方向耐圧構造領域２４０側の端部よりも逆方向耐圧構造領域２４０側に位置する。チャネルストッパー領域３１は、第４半導体領域に相当する。
中間ＦＰ３２は、順方向電圧の印加時、中間ＦＰ３２に空乏層が達したとき、中間ＦＰ３２の順方向耐圧構造領域２２０側に設けられたＦＰよりも高電位に固定される。これにより、順方向耐圧構造領域２２０から逆方向耐圧構造領域２４０へ伸びる空乏層の拡がりを抑制することができる。また、中間ＦＰ３２は、逆方向耐圧の印加時、中間ＦＰ３２に空乏層が達したとき、中間ＦＰ３２の逆方向耐圧構造領域２４０側に設けられたＦＰよりも高電位に固定される。これにより、逆方向耐圧構造領域２４０から順方向耐圧構造領域２２０へ伸びる空乏層の拡がりを抑制することができる。したがって、半導体装置がオフ状態のときに、チャネルストッパー領域３１を越えて空乏層が広がることを防ぐことができる。
順方向耐圧構造領域２２０は、耐圧接合終端領域２００の活性領域（不図示）側に設けられている。順方向耐圧構造領域２２０は、たとえば図１３に示す逆阻止ＩＧＢＴの順方向耐圧構造領域と同様の構成であってもよい。
逆方向耐圧構造領域２４０は、耐圧接合終端領域２００の外周端部側に設けられている。逆方向耐圧構造領域２４０では、ドリフト領域１のおもて面の表面層に、活性領域を囲むように、フローティングのｐ型領域であるフィールドリミッティングリング（外周ＦＬＲ）４１が複数設けられている。つまり、外周ＦＬＲ４１は、チャネルストッパー領域３１と分離領域１２の間に、チャネルストッパー領域３１と離れて、チャネルストッパー領域３１を囲むように設けられている。また、外周ＦＬＲ４１は、分離領域１２から離れるほど、隣り合う外周ＦＬＲ４１との間隔が広くなるように設けられてもよい。外周ＦＬＲ４１を設けることにより、ｐ型のチャネル領域とｎ型のドリフト領域からなるｐｎ接合（以下、主接合とする）のコーナー部の電界を緩和することができる。外周ＦＬＲ４１は、第３半導体領域に相当する。
ドリフト領域１のおもて面の外周ＦＬＲ４１が設けられていない表面は、層間絶縁膜８で覆われている。外周ＦＬＲ４１上の層間絶縁膜８の上には、フィールドプレート（外周ＦＰ）４２が設けられている。外周ＦＰ４２は、外周ＦＬＲ４１に接し、外周ＦＬＲ４１に電気的に接続されている。また、外周ＦＰ４２は、活性領域に最も近い外周ＦＬＲ４１に接する第１外周ＦＰ部４３と、活性領域に最も近い外周ＦＬＲ４１を除く複数の外周ＦＬＲ４１にそれぞれ接する複数の第２外周ＦＰ部４４から構成されている。活性領域に最も近い外周ＦＬＲ４１とは、たとえばチャネルストッパー領域３１の分離領域１２側に隣り合う外周ＦＬＲ４１である。外周ＦＰ４２を設けることにより、主接合の表面近傍における空乏層端部の電界を緩和することができる。外周ＦＰ４２は、導電膜に相当する。
第１外周ＦＰ部４３の活性領域側の端部は、活性領域側に張り出すように設けられている。つまり、第１外周ＦＰ部４３の活性領域側の端部は、この第１外周ＦＰ部４３の接する外周ＦＬＲ４１の活性領域側の端部よりも活性領域側に位置する。一方、第２外周ＦＰ部４４の分離領域１２側の端部は、分離領域１２側に張り出すように設けられている。つまり、第２外周ＦＰ部４４の分離領域１２側の端部は、この第２外周ＦＰ部４４の接する外周ＦＬＲ４１の分離領域１２側の端部よりも分離領域１２側に位置する。
また、第１外周ＦＰ部４３は、逆方向電圧の印加時、分離領域１２から活性領域側に向かって伸びる空乏層が到達する最も分離領域１２から離れた外周ＦＬＲ４１に接するように設けられてもよい。この場合、第１外周ＦＰ部４３が接する外周ＦＬＲ４１から分離領域１２側に設けられた複数の外周ＦＬＲ４１には、それぞれ第２外周ＦＰ部４４が設けられる。また、第１外周ＦＰ部４３が接する外周ＦＬＲ４１から活性領域側に設けられた複数の外周ＦＬＲ４１には、第１外周ＦＰ部４３を設けてもよいし、分離領域１２側にも活性領域側にも張り出さないようにＦＰを設けてもよい。
また、第１外周ＦＰ部４３は、複数設けられてもよい。つまり、第１外周ＦＰ部４３は、活性領域に最も近い外周ＦＬＲ４１と、この外周ＦＬＲ４１の分離領域１２側に隣り合う複数の外周ＦＬＲ４１とにそれぞれ設けられてもよい。この場合、第２外周ＦＰ部４４は、第１外周ＦＰ部４３の設けられていない他の外周ＦＬＲ４１にそれぞれ設けられる。また、第２外周ＦＰ部４４は、第１外周ＦＰ部４３より多く設けられるのがよい。
また、半導体基板の外周端部には、層間絶縁膜８の上に、分離領域１２と同じ電位を有するフィールドプレート（等電位ＦＰ）１３が設けられている。等電位ＦＰ１３は、分離領域１２に接し、分離領域１２に電気的に接続されている。等電位ＦＰ１３の活性領域側の端部は、たとえば活性領域側に張り出さないように設けてもよい。これにより、逆方向電圧の印加時、分離領域１２から活性領域側に向かって伸びる空乏層を伸びやすくすることを防止することができる。
図２は、実施の形態１にかかる逆阻止ＩＧＢＴの逆方向電圧印加時における空乏層の伸び方を示す断面図である。逆方向電圧の印加時、逆方向耐圧構造領域２４０では、空乏層５１は、分離領域１２から伸び、ドリフト領域１の表面を分離領域１２からチャネルストッパー領域３１に向かう矢印Ａの方向に拡がる。分離領域１２から伸びる空乏層５１が第２外周ＦＰ部４４の接する外周ＦＬＲ４１に達したとき、第２外周ＦＰ部４４の電位がこの第２外周ＦＰ部４４よりも分離領域１２側のＦＰ（等電位ＦＰも含む）よりも高電位に固定される。このため、第２外周ＦＰ部４４の下のドリフト領域１では、空乏層５１が分離領域１２側に押し戻される。これにより、空乏層５１の伸びが抑制され、従来の逆方向耐圧構造領域において分離領域から伸びる空乏層よりも、その伸びを鈍化させることができる。したがって、逆阻止ＩＧＢＴの逆方向耐圧を向上することができる。その理由は後述する。
また、空乏層５１は、コレクタ領域１０からも伸び、ドリフト領域１の裏面からおもて面に向かう矢印Ｂの方向に拡がる。空乏層５１がコレクタ領域１０からも伸びることにより、ドリフト領域１内部の多数キャリアが減少するため、電界強度が緩和される。このため、第２外周ＦＰ部４４を設けることにより分離領域から伸びる空乏層５１の伸びを抑制したとしても、第２外周ＦＰ部４４の分離領域１２側の端部に電界が集中することを防止することができ、電界強度が急激に上昇することによる降伏を発生しにくくすることができる。
つぎに、実施の形態１にかかる逆阻止ＩＧＢＴの逆方向耐圧について検証した。図３は、実施の形態１にかかる逆阻止ＩＧＢＴの逆方向電圧印加時におけるコレクタ電圧とコレクタ電流密度について示す特性図である。実施の形態１にかかる逆方向耐圧構造領域（図１参照）を備える逆阻止ＩＧＢＴを準備した（以下、実施例とする）。比較として、従来の逆方向耐圧構造領域（図１４参照）を備える逆阻止ＩＧＢＴを準備した（以下、従来例とする）。実施例の逆阻止ＩＧＢＴと従来例の逆阻止ＩＧＢＴは、外周ＦＰ４２の構成のみを異なる構成とし、その他の構成は同一とした。つまり、実施例の逆阻止ＩＧＢＴは、第１外周ＦＰ部４３および第２外周ＦＰ部４４から構成されてなる外周ＦＰ４２を備えている。一方、従来例の逆阻止ＩＧＢＴは、最も外周端部側とその内側の外周ＦＰ２４２が活性領域側に張り出すように設けられている。
図３に示す結果より、実施例の逆阻止ＩＧＢＴは、７００Ｖ程度の逆方向耐圧を実現することができることがわかった。一方、従来例の逆阻止ＩＧＢＴは、６００Ｖ程度の逆方向耐圧を実現することができることがわかった。このように、実施例の逆阻止ＩＧＢＴは、従来の逆阻止ＩＧＢＴよりも高い逆方向耐圧を実現することができることがわかった。この理由は、従来の逆阻止ＩＧＢＴでは、最も外周端部側とその内側の外周ＦＰ２４２が活性領域側に張り出すように設けられていることにより、分離領域から伸びる空乏層が伸びすぎてしまい、チャネルストッパー領域における電界強度が上昇してしまうからであると推測することができる。
また、上述した実施例の逆阻止ＩＧＢＴおよび従来例の逆阻止ＩＧＢＴにおいて、保証耐圧を６００Ｖとしたときの、活性領域および分離領域間における耐圧接合終端領域の長さ（以下、耐圧接合終端領域の幅とする）について検証した。検証には、デバイスシミュレーション技術を用いた。検証結果より、実施例の逆阻止ＩＧＢＴの、活性領域から分離領域までの長さ（以下、逆阻止ＩＧＢＴの幅とする）を１倍とした場合、従来例の逆阻止ＩＧＢＴの幅は実施例の約１．２倍となることがわかった。このため、上述した結果より、実施例の逆阻止ＩＧＢＴは、従来例の逆阻止ＩＧＢＴに比べて逆方向耐圧を向上することができ、かつ面積縮小を図ることができることがわかった。
以上、説明したように、実施の形態１によれば、逆方向耐圧構造領域において、上述したように第１外周ＦＰ部および第２外周ＦＰ部を設けることにより、逆方向電圧の印加時、分離領域から活性領域側に向かって伸びる空乏層の伸びを抑制することができる。このため、分離領域から拡がる空乏層が伸びすぎてしまうことを防ぎ、チャネルストッパー領域近傍において電界強度が上昇してしまうことを防止することができる。これにより、従来の逆阻止ＩＧＢＴに比べて、逆方向耐圧を向上することができる。従来の逆阻止ＩＧＢＴに比べて、また、逆方向耐圧が向上した分に相当する幅だけ逆方向耐圧構造領域の幅を短くすることができ、耐圧接合終端領域の幅を短くすることができる。これにより、逆阻止ＩＧＢＴの面積縮小を図ることができる。
（実施の形態２）
実施の形態１に示す逆阻止ＩＧＢＴにおいて、電子線を照射した半導体基板を用いてもよい。また、半導体基板に電子線を照射した後に、半導体基板に熱処理をおこなってもよい。それ以外の構成は、実施の形態１に示す逆阻止ＩＧＢＴ（図１参照）と同様である。
実施の形態２では、逆阻止ＩＧＢＴの作製に用いる半導体基板に、たとえば加速電圧４．８ＭｅＶ、照射量２０ｋＧｙ以上で電子線を照射してもよい。電子線照射は、半導体基板の全面に対しておこなってもよい。半導体基板の全域に電子線を照射することで、半導体基板の内部に意図的に結晶欠陥（格子欠陥）を導入することができる。また、電子線照射後の熱処理は、たとえば３００℃〜３８０℃程度で、たとえば１時間程度おこなってもよい。電子線照射後に熱処理をおこなうことで、半導体基板の表面層における比抵抗を下げることができる。その理由は後述する。逆阻止ＩＧＢＴの構成は、実施の形態１と同様である。つまり、耐圧接合終端領域の逆方向耐圧構造領域は、第１外周ＦＰ部４３および第２外周ＦＰ部４４から構成されてなる外周ＦＰ４２を備えている（図１参照）。また、このような逆阻止ＩＧＢＴは、たとえば１２００Ｖ程度の保証耐圧を有する。
このような逆阻止ＩＧＢＴの逆方向耐圧について検証した。図４は、実施の形態２にかかる逆阻止ＩＧＢＴの逆方向耐圧について示す特性図である。電子線を照射していない半導体基板を用いて作製された逆阻止ＩＧＢＴを準備した（以下、第１試料とする）。電子線を照射した半導体基板を用いて作製された逆阻止ＩＧＢＴを準備した（以下、第２試料とする）。電子線を照射した後に熱処理をおこなった半導体基板を用いて作製された逆阻止ＩＧＢＴを準備した（以下、第３試料とする）。電子線の照射条件は、加速電圧を４．８ＭｅＶとし、照射量を２０ｋＧｙとした。また、電子線の照射は、半導体基板の全面に対しておこなった。電子線照射後の熱処理条件は、３３０℃程度で１時間程度おこなった。第１〜第３試料は、実施の形態１にかかる逆阻止ＩＧＢＴの構成を備えている。第１〜第３試料をそれぞれ複数作製して、それぞれの試料に対して降伏電圧を測定することで、逆阻止ＩＧＢＴの逆方向耐圧分布を調べた。図４の縦軸は、測定結果として得られた各降伏電圧における第１〜第３試料の試料数を示している。
図４に示す結果より、第１試料は、１２００Ｖ程度までの逆方向耐圧を得ることができることがわかった。第２試料は、１２００Ｖ程度までの逆方向耐圧を得ることができることがわかった。第３試料は、１４００Ｖ程度までの逆方向耐圧を得ることができることがわかった。これにより、第３試料は、第１試料および第２試料に比べて、１．２倍程度の高い逆方向耐圧を実現することができることがわかった。その理由は、次に示すとおりである。
図５は、実施の形態２にかかる逆阻止ＩＧＢＴの比抵抗について示す特性図である。上述した第１〜第３試料について、半導体基板の表面（０μｍ）から２０μｍまでの深さにおける比抵抗を測定した。比抵抗は、試料の耐圧接合終端領域の逆方向耐圧構造領域を斜め研磨し、一般的な拡がり抵抗測定をおこなうことによって測定した。
図５に示す結果より、第１試料および第２試料では、比抵抗は、半導体基板の表面から２０μｍの深さまでほぼ変わらないことがわかった。一方、第３試料では、比抵抗は、半導体基板の表面から１５μｍの深さにおいて下がっていることがわかった。これにより、第３試料では、半導体基板の表面から１５μｍの深さにおいて空乏層を拡がりやすくすることができ、半導体基板表面において電解強度を緩和することができることがわかった。したがって、電子線照射および熱処理をおこなわない場合に比べて、逆阻止ＩＧＢＴの逆方向耐圧構造領域の逆方向耐圧を向上することができると推測することができる。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２では、半導体基板に電子線を照射して半導体基板の内部に格子欠陥を導入した後に熱処理することで、半導体基板のおもて面の表面層の比抵抗を下げることができる。このため、半導体基板表面の電解強度を緩和することができ、電子線照射および熱処理をおこなっていない半導体基板を用いて作製された逆阻止ＩＧＢＴに比べて、逆方向耐圧構造領域の逆方向耐圧を向上することができる。このため、電子線照射および熱処理をおこなっていない半導体基板を用いて作製された逆阻止ＩＧＢＴに比べて、逆方向耐圧が向上した分に相当する幅だけ逆方向耐圧構造領域の幅を短くすることができ、耐圧接合終端領域の幅を短くすることができる。これにより、逆阻止ＩＧＢＴの面積縮小を図ることができる。
（実施の形態３）
図６は、実施の形態３にかかる逆阻止ＩＧＢＴの耐圧接合終端領域を示す断面図である。図６に示すように、実施の形態１に示す逆阻止ＩＧＢＴの逆方向耐圧構造領域の耐圧構造（図１参照）を、順方向に電圧が印加されたときに主に順方向耐圧を実現する順方向耐圧構造領域に適用してもよい。
図６に示すように、順方向耐圧構造領域２２０は、耐圧接合終端領域２００の活性領域１００側に設けられている。つまり、順方向耐圧構造領域２２０は、耐圧接合終端領域２００において、順方向耐圧構造領域２２０と逆方向耐圧構造領域２４０の中間部２３０と、活性領域１００の間に設けられている。順方向耐圧構造領域２２０では、ドリフト領域１のおもて面の表面層に、活性領域１００を囲むように、フローティングのｐ型領域であるフィールドリミッティングリング（内周ＦＬＲ）２１が複数設けられている。つまり、内周ＦＬＲ２１は、活性領域１００の最も耐圧接合終端領域２００側に設けられたｐ型のチャネル領域２とチャネルストッパー領域３１の間に、活性領域１００およびチャネルストッパー領域３１と離れて、活性領域１００を囲むように設けられている。また、内周ＦＬＲ２１は、活性領域１００から離れるほど、隣り合う内周ＦＬＲ２１との間隔が広くなるように設けられてもよい。内周ＦＬＲ２１を設ける効果は、実施の形態１における外周ＦＬＲ４１を設ける効果と同様である。
ドリフト領域１のおもて面の内周ＦＬＲ２１が設けられていない表面は、層間絶縁膜８で覆われている。内周ＦＬＲ２１上の層間絶縁膜８の上には、フィールドプレート（内周ＦＰ）２２が設けられている。内周ＦＰ２２は、内周ＦＬＲ２１に接し、内周ＦＬＲ２１に電気的に接続されている。また、内周ＦＰ２２は、外周端部に最も近い内周ＦＬＲ２１に接する第１内周ＦＰ部２３と、外周端部に最も近い内周ＦＬＲ２１を除く複数の内周ＦＬＲ２１にそれぞれ接する複数の第２内周ＦＰ部２４から構成されている。外周端部に最も近い内周ＦＬＲ２１とは、たとえばチャネルストッパー領域３１の活性領域１００側に隣り合う内周ＦＬＲ２１である。内周ＦＰ２２を設ける効果は、実施の形態１における外周ＦＰ４２を設ける効果と同様である。
第１内周ＦＰ部２３の外周端部側の端部は、外周端部側に張り出すように設けられている。つまり、第１内周ＦＰ部２３の外周端部側の端部は、この第２外周ＦＰ部２３の接する内周ＦＬＲ２１の外周端部側の端部よりも外周端部側に位置する。一方、第２内周ＦＰ部２４の活性領域１００側の端部は、活性領域１００側に張り出すように設けられている。つまり、第２内周ＦＰ部２４の活性領域１００側の端部は、この第２内周ＦＰ部２４の接する内周ＦＬＲ２１の活性領域１００側の端部よりも活性領域１００側に位置する。このように、たとえば内周ＦＰ２２は、中間ＦＰ３２を中心に、実施の形態１における逆方向耐圧構造領域２４０の外周ＦＰ４２と対称的に設けられている。なお、内周ＦＰ２２と実施の形態１における逆方向耐圧構造領域２４０の外周ＦＰ４２とが、中間ＦＰ３２を中心として対称的に設けられていなくてもよい。
また、第１内周ＦＰ部２３は、順方向電圧の印加時、活性領域１００から外周端部側に向かって伸びる空乏層が到達する最も活性領域１００から離れた内周ＦＬＲ２１に接するように設けられてもよい。この場合、第１内周ＦＰ部２３が接する内周ＦＬＲ２１から活性領域１００側に設けられた複数の内周ＦＬＲ２１には、それぞれ第２内周ＦＰ部２４が設けられる。また、第１内周ＦＰ部２３が接する内周ＦＬＲ２１から外周端部側に設けられた複数の内周ＦＬＲ２１には、第１内周ＦＰ部２３を設けてもよいし、活性領域１００側にも外周端部側にも張り出さないようにＦＰを設けてもよい。
第１内周ＦＰ部２３は、複数設けられてもよい。つまり、第１内周ＦＰ部２３は、外周端部に最も近い内周ＦＬＲ２１と、この内周ＦＬＲ２１の活性領域１００側に隣り合う複数の外周ＦＬＲ２１とにそれぞれ設けられてもよい。第２内周ＦＰ部２４は、第１内周ＦＰ部２３の接していないその他の内周ＦＬＲ２１にそれぞれ設けられる。このとき、第２内周ＦＰ部２４は、第１内周ＦＰ部２３より多く設けられるのがよい。
また、実施の形態３にかかる逆阻止ＩＧＢＴを、実施の形態２と同様に、電子線を照射することで半導体基板内部に格子欠陥を導入した後に熱処理をおこなった半導体基板を用いて作製してもよい。また、逆方向耐圧構造領域の構造は、実施の形態１および実施の形態２の逆方向耐圧構造領域と同様であってもよい。
図７は、実施の形態３にかかる逆阻止ＩＧＢＴの順方向電圧印加時における空乏層の伸び方を示す断面図である。順方向電圧の印加時、順方向耐圧構造領域２２０では、空乏層５２は、活性領域１００のチャネル領域２から伸び、ドリフト領域１の表面をチャネル領域２からチャネルストッパー領域３１に向かう矢印Ｃの方向に拡がる。チャネル領域２から伸びる空乏層５２が第２内周ＦＰ部２４の接する内周ＦＬＲ２１に達したとき、第２内周ＦＰ部２４の電位が高電位に固定される。このため、第２内周ＦＰ部２４の下のドリフト領域１では、空乏層５２が活性領域１００側に押し戻される。これにより、空乏層５２の伸びが抑制され、従来の順方向耐圧構造領域における空乏層よりも、その伸びを鈍化させることができる。その理由は、実施の形態１と同様である。
以上、説明したように、実施の形態３によれば、順方向耐圧構造領域において、外周端部に最も近い内周ＦＬＲに接する内周ＦＰ（第１内周ＦＰ部）を外周端部側に張り出すように設け、外周端部に最も近い内周ＦＬＲを除く内周ＦＬＲにそれぞれ接する内周ＦＰ（第２内周ＦＰ部）を活性領域側に張り出すように設けることにより、順方向電圧の印加時、活性領域のチャネル領域から外周端部側に向かって伸びる空乏層の伸びを、実施の形態１と同様に抑制することができる。このため、チャネル領域から拡がる空乏層が伸びすぎてしまうことを防ぎ、チャネルストッパー領域近傍において電界強度が上昇してしまうことを防止することができる。これにより、従来の逆阻止ＩＧＢＴに比べて、順耐圧を向上することができる。また、従来の逆阻止ＩＧＢＴに比べて、順耐圧が向上した分に相当する幅だけ順方向耐圧構造領域の幅を短くすることができ、耐圧接合終端領域の幅を短くすることができる。また、実施の形態１と同様に逆方向耐圧を向上することができ、逆方向耐圧構造領域の幅を短くすることができるため、耐圧接合終端領域の幅をさらに短くすることができる。これにより、さらに逆阻止ＩＧＢＴの面積縮小を図ることができる。
（実施の形態４）
図８は、実施の形態４にかかる逆阻止ＩＧＢＴの耐圧接合終端領域を示す断面図である。図８に示すように、実施の形態３に示す逆阻止ＩＧＢＴ（図６参照）の活性領域１００の構造を、トレンチゲート構造のＩＧＢＴとしてもよい。
図８に示すように、実施の形態４にかかる逆阻止ＩＧＢＴの活性領域１００では、チャネル領域２よりも深く形成されたトレンチ内に、ゲート絶縁膜１６を介してゲート電極１７が設けられている。ゲート電極１７は、層間絶縁膜８によってエミッタ電極９と絶縁されている。順方向耐圧構造領域２２０の構造は、実施の形態３と同様である。逆方向耐圧構造領域２４０の構造は、実施の形態１および実施の形態２の逆方向耐圧構造領域２４０と同様であってもよい。
以上、説明したように、実施の形態４によれば、実施の形態１〜３と同様の効果を得ることができる。
（実施の形態５）
図９は、実施の形態５にかかる逆阻止ＩＧＢＴの耐圧接合終端領域を示す断面図である。図９に示すように、実施の形態３に示す逆阻止ＩＧＢＴ（図６参照）の第２内周ＦＰ部、第２内周ＦＰ部に接する内周ＦＬＲに代えて、リサーフ（ＲＥＳＵＲＦ：ＲｅｄｕｃｅＳｕｅｒｆａｃｅ Ｆｉｅｌｄ）構造からなるドリフト領域よりも低い不純物濃度を有するｐ型領域（以下、リサーフ領域とする）を設けてもよい。
図９に示すように、順方向耐圧構造領域２２０では、ドリフト領域１のおもて面の表面層に、活性領域１００を囲むように、ｐ型のチャネル領域２に接するｐ型のリサーフ領域２５が設けられている。リサーフ領域２５は、ドリフト領域１よりも低い不純物濃度を有する。また、ドリフト領域１のおもて面の表面層には、リサーフ領域２５とチャネルストッパー領域３１の間に、リサーフ領域２５およびチャネルストッパー領域３１と離れて、内周ＦＬＲ２１が設けられている。
ドリフト領域１のおもて面の内周ＦＬＲ２１およびリサーフ領域２５が設けられていない表面は、層間絶縁膜８で覆われている。内周ＦＬＲ２１およびリサーフ領域２５上の層間絶縁膜８の上には、フィールドプレート（内周ＦＰ）２２が設けられている。内周ＦＰ２２は、内周ＦＬＲ２１に接して電気的に接続された第１内周ＦＰ部２３と、リサーフ領域２５に接し電気的に接続されたフィールドプレート（以下、リサーフＦＰとする）２６から構成されている。
リサーフＦＰ２６の外周端部側の端部は、外周端部側に張り出すように設けられている。つまり、リサーフＦＰ２６の外周端部側の端部は、リサーフ領域２５の外周端部側の端部よりも外周端部側に位置する。第１内周ＦＰ部２３の構成は、実施の形態３と同様である。また、第１内周ＦＰ部２３は複数設けられてもよい。それ以外の構成は、実施の形態３と同様である。内周ＦＰ２２を設ける効果は、実施の形態３と同様である。
上述したように、リサーフ領域２５を所望の不純物濃度で所望の接合深さに設けることにより、活性領域から伸びる空乏層を外周端部に伸びやすくすることができる。このため、半導体装置内部の電界強度が上昇し降伏に達する前に、コレクタ領域１０から伸びる空乏層がドリフト領域１の表面まで達しリサーフ領域２５を空乏層化することができるため、活性領域から外周端部側に伸びる空乏層を拡大することができる。これにより、電界が緩和され、順方向耐圧を向上することができる。
以上、説明したように、実施の形態５によれば、実施の形態１〜３と同様の効果を得ることができる。
以上において本発明では、上述した実施の形態１〜５において種々変更可能である。たとえば、各実施の形態における活性領域、順方向耐圧構造領域および逆方向耐圧構造領域を適宜組み合わせて逆阻止ＩＧＢＴを構成してもよい。また、ｎ型とｐ型をすべて逆転した構成としてもよい。
以上のように、本発明にかかる半導体装置は、たとえばマトリックスコンバータなどの直列変換回路に用いられるスイッチなど、順方向および逆方向の電圧に対する耐圧特性が要求される半導体素子に有用である。
１ ドリフト領域
２ チャネル領域
３ エミッタ領域
４ ボディ領域
６ ゲート絶縁膜
７ ゲート電極
８ 層間絶縁膜
９ エミッタ電極
１０ コレクタ領域
１１ コレクタ電極
１２ 分離領域
１３ 等電位フィールドプレート（ＦＰ）
３１ チャネルストッパー領域
３２ 中間フィールドプレート（ＦＰ）
４１ 外周フィールドリミッティングリング（ＦＬＲ）
４２ 外周フィールドプレート
４３ 第１外周フィールドプレート部
４４ 第２外周フィールドプレート部
１００ 活性領域
２００ 耐圧接合終端領域
２２０ 順方向耐圧構造領域
２３０ 中間部
２４０ 逆方向耐圧構造領域

Claims (6)

  1. 第１導電型の第１半導体領域からなる半導体基板上に、活性領域と、当該活性領域の外側に設けられた耐圧構造領域を設けた半導体装置において、
    前記半導体基板の裏面に設けられた第２導電型のコレクタ領域と、
    前記耐圧構造領域の外周端部に、前記半導体基板のおもて面から裏面まで貫通し、前記コレクタ領域に接するように設けられた第２導電型の第２半導体領域と、
    前記耐圧構造領域の前記半導体基板のおもて面の表面層に、前記活性領域を囲むように、設けられた複数の第２導電型の第３半導体領域と、
    前記半導体基板のおもて面の表面に選択的に設けられた層間絶縁膜と、
    前記第３半導体領域に接し、前記層間絶縁膜の上に設けられた複数の導電膜と、を備え、
    前記第２半導体領域から前記活性領域側に向かって伸びる空乏層が到達する最も当該第２半導体領域から離れた前記第３半導体領域に接する前記導電膜を少なくとも除いて、前記導電膜の前記第２半導体領域側の端部は、当該導電膜が接する当該第３半導体領域の当該第２半導体領域側の端部よりも、当該第２半導体領域側に張り出すように設けられていることを特徴とする半導体装置。
  2. 前記耐圧構造領域の前記半導体基板のおもて面の表面層に設けられ、逆電圧が印加された際に前記第２半導体領域から前記活性領域に伸びる空乏層の拡がりを抑制する第２導電型の第４半導体領域をさらに備え、
    前記第２半導体領域と前記第４半導体領域の間に設けられた前記第３半導体領域に接する前記導電膜のうち、
    前記第２半導体領域から前記第４半導体領域側に向かって伸びる空乏層が到達する最も当該第２半導体領域から離れた前記第３半導体領域に接する前記導電膜を少なくとも除いて、前記導電膜の前記第２半導体領域側の端部は、当該導電膜が接する当該第３半導体領域の当該第２半導体領域側の端部よりも、当該第２半導体領域側に張り出すように設けられていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２半導体領域側の端部が前記第３半導体領域の当該第２半導体領域側の端部よりも当該第２半導体領域側に張り出すように設けられている前記導電膜の数は、前記第４半導体領域側の端部が前記第３半導体領域の当該第４半導体領域側の端部よりも当該第４半導体領域側に張り出すように設けられている当該導電膜の数より多いことを特徴とする請求項２に記載の半導体装置。
  4. 前記第４半導体領域側の端部が前記第３半導体領域の当該第４半導体領域側の端部よりも当該第４半導体領域側に張り出すように設けられている前記導電膜は１つであることを特徴とする請求項３に記載の半導体装置。
  5. ２０ｋＧｙ以上の電子線が照射され結晶欠陥が導入された後に熱処理された前記半導体基板を備えることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
  6. 前記第３半導体領域は、前記第２半導体領域から離れるほど、隣り合う当該第３半導体領域との間隔が広くなるように設けられていることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013105350A1 (ja) * 2012-01-12 2013-07-18 トヨタ自動車株式会社 半導体装置とその製造方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8476732B2 (en) * 2008-12-10 2013-07-02 Toyota Jidosha Kabushiki Kaisha Semiconductor device
JP5218474B2 (ja) * 2010-05-27 2013-06-26 富士電機株式会社 半導体装置
JP5866827B2 (ja) * 2011-06-30 2016-02-24 富士電機株式会社 逆阻止型絶縁ゲート型バイポーラトランジスタの製造方法
JP5716591B2 (ja) * 2011-07-26 2015-05-13 三菱電機株式会社 半導体装置
CN103855200B (zh) * 2012-11-30 2016-11-23 上海联星电子有限公司 一种半导体器件及其制作方法
CN103887331B (zh) * 2012-12-21 2019-04-16 上海矽睿科技有限公司 高压igbt器件的vld终端及其制备方法
JP5991384B2 (ja) * 2013-01-16 2016-09-14 富士電機株式会社 半導体装置および半導体装置の製造方法
CN103746002B (zh) * 2013-12-17 2016-04-20 西安理工大学 一种台阶形沟槽-场限环复合终端结构
JP6496992B2 (ja) * 2014-07-22 2019-04-10 富士電機株式会社 半導体装置
CN107112370B (zh) * 2015-06-30 2020-08-28 富士电机株式会社 半导体装置及其制造方法
US9741570B1 (en) 2016-07-29 2017-08-22 Infineon Technologies Austria Ag Method of manufacturing a reverse-blocking IGBT
DE102016120300A1 (de) * 2016-10-25 2018-04-26 Infineon Technologies Austria Ag Hochspannungsabschlussstruktur einer Leistungshalbleitervorrichtung
JP6854654B2 (ja) * 2017-01-26 2021-04-07 ローム株式会社 半導体装置
CN107742642A (zh) * 2017-09-22 2018-02-27 广东美的制冷设备有限公司 绝缘栅双极晶体管及其终端结构的制作方法、ipm模块以及空调器

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0621358A (ja) * 1992-07-02 1994-01-28 Nippondenso Co Ltd 絶縁ゲート型バイポーラトランジスタ
JPH1074959A (ja) * 1996-07-03 1998-03-17 Toshiba Corp 電力用半導体素子
JP2003086815A (ja) * 2001-09-12 2003-03-20 Fuji Electric Co Ltd 半導体装置
JP2005101254A (ja) * 2003-09-25 2005-04-14 Fuji Electric Holdings Co Ltd 双方向高耐圧プレーナ型半導体装置
JP2005252212A (ja) * 2003-04-10 2005-09-15 Fuji Electric Holdings Co Ltd 逆阻止型半導体装置およびその製造方法
JP2006319218A (ja) * 2005-05-13 2006-11-24 Sanken Electric Co Ltd 半導体装置
JP2009187994A (ja) * 2008-02-04 2009-08-20 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
JP2009188336A (ja) * 2008-02-08 2009-08-20 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5548150A (en) * 1993-03-10 1996-08-20 Kabushiki Kaisha Toshiba Field effect transistor
JP3111827B2 (ja) 1994-09-20 2000-11-27 株式会社日立製作所 半導体装置及びそれを使った電力変換装置
JP4367508B2 (ja) * 2007-03-13 2009-11-18 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP4916348B2 (ja) * 2007-03-14 2012-04-11 株式会社鎌倉製作所 排気用ルーフファン用シャッター装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0621358A (ja) * 1992-07-02 1994-01-28 Nippondenso Co Ltd 絶縁ゲート型バイポーラトランジスタ
JPH1074959A (ja) * 1996-07-03 1998-03-17 Toshiba Corp 電力用半導体素子
JP2003086815A (ja) * 2001-09-12 2003-03-20 Fuji Electric Co Ltd 半導体装置
JP2005252212A (ja) * 2003-04-10 2005-09-15 Fuji Electric Holdings Co Ltd 逆阻止型半導体装置およびその製造方法
JP2005101254A (ja) * 2003-09-25 2005-04-14 Fuji Electric Holdings Co Ltd 双方向高耐圧プレーナ型半導体装置
JP2006319218A (ja) * 2005-05-13 2006-11-24 Sanken Electric Co Ltd 半導体装置
JP2009187994A (ja) * 2008-02-04 2009-08-20 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
JP2009188336A (ja) * 2008-02-08 2009-08-20 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013105350A1 (ja) * 2012-01-12 2013-07-18 トヨタ自動車株式会社 半導体装置とその製造方法
CN104040720A (zh) * 2012-01-12 2014-09-10 丰田自动车株式会社 半导体装置及其制造方法
JPWO2013105350A1 (ja) * 2012-01-12 2015-05-11 トヨタ自動車株式会社 半導体装置とその製造方法
US9385188B2 (en) 2012-01-12 2016-07-05 Toyota Jidosha Kabushiki Kaisha Semiconductor device with termination region having floating electrodes in an insulating layer

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