JP2002353455A - 電力用半導体素子 - Google Patents
電力用半導体素子Info
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Abstract
(57)【要約】
【課題】 電圧波形によって耐圧変動や劣化することの
ない半導体素子を提供する。 【解決手段】 例えばＩＧＢＴにおいて、ｎ型の低濃度
基板１で形成されたチップの第１の主面中央部（紙面左
側）には、ｐ型ベース層２が形成されている。第２の主
面には、表面からｎ＋型バッファ層３が拡散形成され、
その後ｎ＋型バッファ層３より浅くｐ＋型エミッタ層４
が拡散形成されている。ｐ型ベース層２の外周部には、
低濃度のｐ型リサーフ層５が形成され、ｐｎ接合部での
電界緩和を行っている。ｐ型リサーフ層５からｎ型の低
濃度基板１を挟み、チップ端部には高濃度のｎ型ストッ
パー層６が深く形成されている。そして、第１の主面側
ｐ型ベース層２からｎ型ストッパー層６までの基板上
は、層端だけ高抵抗膜１１で覆われ、その他は絶縁膜９
で覆われている。
ない半導体素子を提供する。 【解決手段】 例えばＩＧＢＴにおいて、ｎ型の低濃度
基板１で形成されたチップの第１の主面中央部（紙面左
側）には、ｐ型ベース層２が形成されている。第２の主
面には、表面からｎ＋型バッファ層３が拡散形成され、
その後ｎ＋型バッファ層３より浅くｐ＋型エミッタ層４
が拡散形成されている。ｐ型ベース層２の外周部には、
低濃度のｐ型リサーフ層５が形成され、ｐｎ接合部での
電界緩和を行っている。ｐ型リサーフ層５からｎ型の低
濃度基板１を挟み、チップ端部には高濃度のｎ型ストッ
パー層６が深く形成されている。そして、第１の主面側
ｐ型ベース層２からｎ型ストッパー層６までの基板上
は、層端だけ高抵抗膜１１で覆われ、その他は絶縁膜９
で覆われている。
Description
【０００１】
【発明の属する技術分野】本発明は、高耐圧プレーナ型
の電力用半導体素子に関する。
の電力用半導体素子に関する。
【０００２】
【従来の技術】従来例を、図を用いて説明する。ここで
は一例として第１導電型層をｎ型層、第２導電型層をｐ
型層とし、ＩＧＢＴを用いて説明する。
は一例として第１導電型層をｎ型層、第２導電型層をｐ
型層とし、ＩＧＢＴを用いて説明する。
【０００３】図８は、従来の代表的な半導体素子の断面
図である。ｎ型の低濃度基板１で形成されたチップの第
１の主面中央部（紙面左側）には、ｐ型ベース層２が形
成されている。第２の主面には表面からｎ＋型バッファ
層３が拡散形成され、その後ｎ＋型バッファ層３より浅
くｐ＋型エミッタ層４が拡散形成されている。以上がＩ
ＧＢＴの主電流が流れる経路になる。
図である。ｎ型の低濃度基板１で形成されたチップの第
１の主面中央部（紙面左側）には、ｐ型ベース層２が形
成されている。第２の主面には表面からｎ＋型バッファ
層３が拡散形成され、その後ｎ＋型バッファ層３より浅
くｐ＋型エミッタ層４が拡散形成されている。以上がＩ
ＧＢＴの主電流が流れる経路になる。
【０００４】前記ｐ型ベース層２の外周部には、低濃度
のｐ型リサーフ層５が形成され、ｐｎ接合部での電界緩
和を行っている。このｐ型リサーフ層５とｐ型ベース層
２は、間に他のｐ型の層を介して接続してあれば直接付
いていなくても構わない。
のｐ型リサーフ層５が形成され、ｐｎ接合部での電界緩
和を行っている。このｐ型リサーフ層５とｐ型ベース層
２は、間に他のｐ型の層を介して接続してあれば直接付
いていなくても構わない。
【０００５】前記ｐ型リサーフ層５からｎ型の低濃度基
板１を挟み、チップ端部には高濃度のｎ型ストッパー層
６が浅く表面に形成されている。そして、第１の主面側
ｐ型ベース層２からｎ型ストッパー層６までの基板上
は、高抵抗膜１１で覆われている。このような構造で
は、ｎ型ストッパー層６の端部が高電界になり、高抵抗
膜１１の膜質にばらつきがある場合は、その高電界部分
が漏れ電流のパスになり耐圧・信頼性が落ちると言う問
題点があった。
板１を挟み、チップ端部には高濃度のｎ型ストッパー層
６が浅く表面に形成されている。そして、第１の主面側
ｐ型ベース層２からｎ型ストッパー層６までの基板上
は、高抵抗膜１１で覆われている。このような構造で
は、ｎ型ストッパー層６の端部が高電界になり、高抵抗
膜１１の膜質にばらつきがある場合は、その高電界部分
が漏れ電流のパスになり耐圧・信頼性が落ちると言う問
題点があった。
【０００６】また、高抵抗膜１１は膜質管理が難しく、
それにより歩留まりが落ちる事があり、その高抵抗膜１
１を大面積に渡り使わなければいけないのも問題であっ
た。
それにより歩留まりが落ちる事があり、その高抵抗膜１
１を大面積に渡り使わなければいけないのも問題であっ
た。
【０００７】図９は、従来のもう１つの代表的な半導体
素子の断面図である。ｎ型の低濃度基板１で形成された
チップの第１の主面中央部（紙面左側）には、ｐ型ベー
ス層２が形成されている。第２の主面側には、表面から
ｎ＋型バッファ層３が拡散形成され、その後ｎ＋型バッ
ファ層３より浅くｐ＋型エミッタ層４が拡散形成されて
いる。以上がＩＧＢＴの主電流が流れる経路になる。
素子の断面図である。ｎ型の低濃度基板１で形成された
チップの第１の主面中央部（紙面左側）には、ｐ型ベー
ス層２が形成されている。第２の主面側には、表面から
ｎ＋型バッファ層３が拡散形成され、その後ｎ＋型バッ
ファ層３より浅くｐ＋型エミッタ層４が拡散形成されて
いる。以上がＩＧＢＴの主電流が流れる経路になる。
【０００８】前記ｐ型ベース層２の外周部には、高濃度
のｐ型ガードリング層１３が２個形成され、ｐｎ接合部
での電界緩和を行っている。このｐ型ガードリング層１
３は、耐圧や層の幅により一個から数十個でまでの構成
がある。そして、チップ端部には、高濃度のｎ型ストッ
パー層６が浅く表面に形成されている。第１の主面基板
表面には、ｐ型ガードリング層１３上にガードリング電
極１２が設けられ、電極間は絶縁膜９で覆われている。
このような構造でも、ｎ型ストッパー層６の端部が高電
界になり、高抵抗膜１１の膜質によっては、漏れ電流の
パスになり耐圧・信頼性が落ちると言う問題点があっ
た。
のｐ型ガードリング層１３が２個形成され、ｐｎ接合部
での電界緩和を行っている。このｐ型ガードリング層１
３は、耐圧や層の幅により一個から数十個でまでの構成
がある。そして、チップ端部には、高濃度のｎ型ストッ
パー層６が浅く表面に形成されている。第１の主面基板
表面には、ｐ型ガードリング層１３上にガードリング電
極１２が設けられ、電極間は絶縁膜９で覆われている。
このような構造でも、ｎ型ストッパー層６の端部が高電
界になり、高抵抗膜１１の膜質によっては、漏れ電流の
パスになり耐圧・信頼性が落ちると言う問題点があっ
た。
【０００９】また、構造では、ｎ型ストッパー層６の端
部とｐ型ガードリング層１３の層端が高電界になり、絶
縁膜９に電荷が溜まり、耐圧・信頼性が落ちると言う問
題点もある。
部とｐ型ガードリング層１３の層端が高電界になり、絶
縁膜９に電荷が溜まり、耐圧・信頼性が落ちると言う問
題点もある。
【００１０】図１０は、従来構造の平面図であり、ｎ型
の低濃度基板１とｎ型ストッパー層６の境界を素子上面
から見たものである。このように、従来は素子内側ｐ型
ベース層２との距離が、辺と同じくなるように丸みをつ
けていたが、これでは空乏層の伸びる範囲を抑制してし
まうという問題点があった。
の低濃度基板１とｎ型ストッパー層６の境界を素子上面
から見たものである。このように、従来は素子内側ｐ型
ベース層２との距離が、辺と同じくなるように丸みをつ
けていたが、これでは空乏層の伸びる範囲を抑制してし
まうという問題点があった。
【００１１】
【発明が解決しようとする課題】上記の如く、従来の浅
いｎ型ストッパー層を採用した半導体素子においては、
漏れ電流や電荷蓄積、または、空乏層の広がり抑制の影
響で耐圧が変動する。また、高耐圧で使い続けると電荷
蓄積により劣化していくなどという問題点があった。
いｎ型ストッパー層を採用した半導体素子においては、
漏れ電流や電荷蓄積、または、空乏層の広がり抑制の影
響で耐圧が変動する。また、高耐圧で使い続けると電荷
蓄積により劣化していくなどという問題点があった。
【００１２】本発明の目的は、ｎ型ストッパー層を深く
形成し、層端絶縁膜界面に高抵抗膜を付けることによ
り、また、チップの角の電界緩和距離を辺より長くする
ことにより、電圧波形によって耐圧変動や劣化すること
のない半導体素子を提供することである。
形成し、層端絶縁膜界面に高抵抗膜を付けることによ
り、また、チップの角の電界緩和距離を辺より長くする
ことにより、電圧波形によって耐圧変動や劣化すること
のない半導体素子を提供することである。
【００１３】
【課題を解決するための手段】この発明による電力用半
導体素子は、第１導電型の低濃度半導体基板に第２導電
型層が主電流経路として拡散形成され、その外周部には
電界を緩和するために第２導電型の高濃度層または低濃
度層が形成されている半導体素子において、最外周部に
形成された第１導電型層が１０μｍ以上の深さを持つこ
とを特徴としている。
導体素子は、第１導電型の低濃度半導体基板に第２導電
型層が主電流経路として拡散形成され、その外周部には
電界を緩和するために第２導電型の高濃度層または低濃
度層が形成されている半導体素子において、最外周部に
形成された第１導電型層が１０μｍ以上の深さを持つこ
とを特徴としている。
【００１４】また、前記外周部の拡散層と拡散層または
基板の境界が、表面に現れている部分の全個所、また
は、数個所が、高抵抗膜で覆われていることを特徴とし
ている。
基板の境界が、表面に現れている部分の全個所、また
は、数個所が、高抵抗膜で覆われていることを特徴とし
ている。
【００１５】また、最外周部に形成された第１導電型層
と前記主電流経路としての第２導電型層間の距離が、チ
ップ辺に比べて角部で広くなっていることを特徴として
いる。
と前記主電流経路としての第２導電型層間の距離が、チ
ップ辺に比べて角部で広くなっていることを特徴として
いる。
【００１６】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態について説明する。ここでは、第１導電型
層をｎ型層、第２導電型層をｐ型層とし、ＩＧＢＴを用
いて説明する。
の実施の形態について説明する。ここでは、第１導電型
層をｎ型層、第２導電型層をｐ型層とし、ＩＧＢＴを用
いて説明する。
【００１７】図１は、本発明の第１の実施例に係る半導
体素子の断面図である。ｎ型の低濃度基板１で形成され
たチップの第１の主面中央部（紙面左側）には、ｐ型ベ
ース層２が形成されている。第２の主面には、表面から
ｎ＋型バッファ層３が拡散形成され、その後ｎ＋型バッ
ファ層３より浅くｐ＋型エミッタ層４が拡散形成されて
いる。以上がＩＧＢＴの主電流が流れる経路になる。
体素子の断面図である。ｎ型の低濃度基板１で形成され
たチップの第１の主面中央部（紙面左側）には、ｐ型ベ
ース層２が形成されている。第２の主面には、表面から
ｎ＋型バッファ層３が拡散形成され、その後ｎ＋型バッ
ファ層３より浅くｐ＋型エミッタ層４が拡散形成されて
いる。以上がＩＧＢＴの主電流が流れる経路になる。
【００１８】前記ｐ型ベース層２の外周部には、低濃度
のｐ型リサーフ層５が形成され、ｐｎ接合部での電界緩
和を行っている。このｐ型リサーフ層５とｐ型ベース層
２は、間に他のｐ型の層を介して接続してあれば直接付
いていなくても構わない。
のｐ型リサーフ層５が形成され、ｐｎ接合部での電界緩
和を行っている。このｐ型リサーフ層５とｐ型ベース層
２は、間に他のｐ型の層を介して接続してあれば直接付
いていなくても構わない。
【００１９】前記ｐ型リサーフ層５からｎ型の低濃度基
板１を挟み、チップ端部には高濃度のｎ型ストッパー層
６が深く形成されている。このｎ型ストッパー層６の形
成方法の一例として、ダイシングしてチップ状にした後
に側面にイオン注入し拡散するという方法がある。そし
て、第１の主面側ｐ型ベース層２からｎ型ストッパー層
６までの基板上は、層端だけ高抵抗膜１１で覆われ、そ
の他は絶縁膜９で覆われている。
板１を挟み、チップ端部には高濃度のｎ型ストッパー層
６が深く形成されている。このｎ型ストッパー層６の形
成方法の一例として、ダイシングしてチップ状にした後
に側面にイオン注入し拡散するという方法がある。そし
て、第１の主面側ｐ型ベース層２からｎ型ストッパー層
６までの基板上は、層端だけ高抵抗膜１１で覆われ、そ
の他は絶縁膜９で覆われている。
【００２０】第１の主面側ｐ型ベース層２上およびｐ型
リサーフ層５の絶縁膜９上に、カソード電極７が形成さ
れ、第２の主面側ｐ＋型エミッタ層４（紙面下側）に、
アノード電極８が形成されている。また、第１の主面側
ｎ＋型ストッパー層上および低濃度基板１の絶縁膜９上
に、電極１０が形成されている。
リサーフ層５の絶縁膜９上に、カソード電極７が形成さ
れ、第２の主面側ｐ＋型エミッタ層４（紙面下側）に、
アノード電極８が形成されている。また、第１の主面側
ｎ＋型ストッパー層上および低濃度基板１の絶縁膜９上
に、電極１０が形成されている。
【００２１】このような構造を用いると、ｎ型ストッパ
ー層６端が高電界にならないため、ここでキャリアが加
速されることがなく、耐圧の低下を防ぐ事が出来る。更
に、膜質の制御が難しい高抵抗膜１１が層端の高電界領
域にのみ設けられているので、表面の大部分を安定した
特性の絶縁膜９で覆いながら、電界で加速されたホット
キャリアが絶縁膜９に蓄積することを防ぐ事が出来る。
ホットキャリアが蓄積しないということは、素子それぞ
れの実行濃度が変化する事が無いので、長時間使用して
も耐圧の低下がない。
ー層６端が高電界にならないため、ここでキャリアが加
速されることがなく、耐圧の低下を防ぐ事が出来る。更
に、膜質の制御が難しい高抵抗膜１１が層端の高電界領
域にのみ設けられているので、表面の大部分を安定した
特性の絶縁膜９で覆いながら、電界で加速されたホット
キャリアが絶縁膜９に蓄積することを防ぐ事が出来る。
ホットキャリアが蓄積しないということは、素子それぞ
れの実行濃度が変化する事が無いので、長時間使用して
も耐圧の低下がない。
【００２２】図２は、本発明の第２の実施例に係る半導
体素子の断面図である。この構造は、第１の実施例に対
して、ｎ型ストッパー層６が表面からの拡散形成で作ら
れている。これによっても、図１と同様の効果が得られ
る。
体素子の断面図である。この構造は、第１の実施例に対
して、ｎ型ストッパー層６が表面からの拡散形成で作ら
れている。これによっても、図１と同様の効果が得られ
る。
【００２３】図３は、本発明の第３の実施例に係る半導
体素子の断面図である。この構造は、第２の実施例に対
して、ｎ型ストッパー層６が浅めにｎ型バッファ層３に
接しないように入れられている。ただし、この深さは従
来例よりは深く、１０μｍ以上である。この構成によっ
ても、図１と同様の効果が得られる。
体素子の断面図である。この構造は、第２の実施例に対
して、ｎ型ストッパー層６が浅めにｎ型バッファ層３に
接しないように入れられている。ただし、この深さは従
来例よりは深く、１０μｍ以上である。この構成によっ
ても、図１と同様の効果が得られる。
【００２４】図４は、本発明の第４の実施例に係る半導
体素子の断面図である。ｎ型の低濃度基板１で形成され
たチップの第１の主面中央部（紙面左側）には、ｐ型ベ
ース層２が形成されている。第２の主面側には、表面か
らｎ＋型バッファ層３が拡散形成され、その後ｎ＋型バ
ッファ層３より浅くｐ＋型エミッタ層が拡散形成されて
いる。以上がＩＧＢＴの主電流が流れる経路になる。
体素子の断面図である。ｎ型の低濃度基板１で形成され
たチップの第１の主面中央部（紙面左側）には、ｐ型ベ
ース層２が形成されている。第２の主面側には、表面か
らｎ＋型バッファ層３が拡散形成され、その後ｎ＋型バ
ッファ層３より浅くｐ＋型エミッタ層が拡散形成されて
いる。以上がＩＧＢＴの主電流が流れる経路になる。
【００２５】前記ｐ型ベース層２の外周部には、高濃度
のｐ型ガードリング層１３が２個形成され、ｐｎ接合部
での電界緩和を行っている。このｐ型ガードリング層１
３は一個でも数十個でもよい。そして、チップ端部には
高濃度のｎ型ストッパー層６が深く形成されている。そ
して、第１の主面側ｐ型ベース層２からｎ型ストッパー
層６までの基板上は、層端だけ高抵抗膜１１で覆われ、
その他は絶縁膜で覆われている。このような構造でも、
図１と同様の効果がある。
のｐ型ガードリング層１３が２個形成され、ｐｎ接合部
での電界緩和を行っている。このｐ型ガードリング層１
３は一個でも数十個でもよい。そして、チップ端部には
高濃度のｎ型ストッパー層６が深く形成されている。そ
して、第１の主面側ｐ型ベース層２からｎ型ストッパー
層６までの基板上は、層端だけ高抵抗膜１１で覆われ、
その他は絶縁膜で覆われている。このような構造でも、
図１と同様の効果がある。
【００２６】図５は、本発明の第５の実施例に係る半導
体素子の断面図である。この構造は、第４の実施例に対
して、ｎ型ストッパー層６が表面からの拡散形成で作ら
れている。これによっても、図４と同様の効果が得られ
る。
体素子の断面図である。この構造は、第４の実施例に対
して、ｎ型ストッパー層６が表面からの拡散形成で作ら
れている。これによっても、図４と同様の効果が得られ
る。
【００２７】図６は、本発明の第６の実施例に係る半導
体素子の断面図である。この構造は、第４の実施例に対
して、ｎ型ストッパー層６が浅めにｎ型バッファ層３に
接しないように入れられている。ただし、この深さは従
来例よりは深く、１０μｍ以上である。この構成によっ
ても、図４と同様の効果が得られる。
体素子の断面図である。この構造は、第４の実施例に対
して、ｎ型ストッパー層６が浅めにｎ型バッファ層３に
接しないように入れられている。ただし、この深さは従
来例よりは深く、１０μｍ以上である。この構成によっ
ても、図４と同様の効果が得られる。
【００２８】図７は、本実施例の平面図であり、ｎ型の
低濃度基板１とｎ型ストッパー層６の境界を素子上面か
ら見たものである。この構成では、従来構造（図１０）
に比べて、ｎ型の低濃度基板１とｎ型ストッパー層６の
境界が直角に形成してある。この構造によると、空乏層
の伸びが角部で抑制されることがなく、電界が緩和され
るので、高耐圧で高信頼性の素子が得られる。角の部分
は直角ではなくても、主電流の経路としてのｐ型ベース
層２とｎ型ストッパー層６の距離が辺の部分よりも広け
れば、十分効果が得られるので丸まっていてもよい。
低濃度基板１とｎ型ストッパー層６の境界を素子上面か
ら見たものである。この構成では、従来構造（図１０）
に比べて、ｎ型の低濃度基板１とｎ型ストッパー層６の
境界が直角に形成してある。この構造によると、空乏層
の伸びが角部で抑制されることがなく、電界が緩和され
るので、高耐圧で高信頼性の素子が得られる。角の部分
は直角ではなくても、主電流の経路としてのｐ型ベース
層２とｎ型ストッパー層６の距離が辺の部分よりも広け
れば、十分効果が得られるので丸まっていてもよい。
【００２９】その他、この発明の要旨を逸脱しない範囲
において、種々変形実施可能なことは勿論である。
において、種々変形実施可能なことは勿論である。
【００３０】
【発明の効果】以上詳述したように、本発明の半導体素
子は、電圧波形により耐圧が変動する事もなく高耐圧条
件で安定して使用することが出来る。電力用半導体素子
の耐圧変動や劣化が防ぐことが出来る。
子は、電圧波形により耐圧が変動する事もなく高耐圧条
件で安定して使用することが出来る。電力用半導体素子
の耐圧変動や劣化が防ぐことが出来る。
【図１】本発明の第１の実施例に係る半導体素子の断面
図。
図。
【図２】本発明の第２の実施例に係る半導体素子の断面
図。
図。
【図３】本発明の第３の実施例に係る半導体素子の断面
図。
図。
【図４】本発明の第４の実施例に係る半導体素子の断面
図。
図。
【図５】本発明の第５の実施例に係る半導体素子の断面
図。
図。
【図６】本発明の第６の実施例に係る半導体素子の断面
図。
図。
【図７】本発明に係る半導体素子の平面図。
【図８】従来の半導体素子の断面図。
【図９】従来の他の半導体素子の断面図。
【図１０】従来の半導体素子の平面図。
１…ｎ−型ベース層 ２…ｐ型ベース層 ３…ｎ＋型バッファ層 ４…ｐ＋エミッタ層 ５…ｐ−型リサーフ層 ６…ｎ＋型ストッパー層 ７…カソード電極 ８…アノード電極 ９…絶縁膜 １０…電極 １１…高抵抗膜 １２…ガードリング電極 １３…ｐ型ガードリング層
Claims (4)
- 【請求項１】第１導電型の低濃度半導体基板に第２導電
型層が主電流経路として拡散形成され、その外周部には
電界を緩和するために第２導電型の高濃度層または低濃
度層が形成されている半導体素子において、 最外周部に形成された第１導電型層が１０μｍ以上の深
さを持つことを特徴とする電力用半導体素子。 - 【請求項２】前記最外周部に形成された第１導電型層
が、もう一方の主面から拡散形成された第１導電型層と
つながっていることを特徴とする請求項１記載の電力用
半導体素子。 - 【請求項３】第１導電型の低濃度半導体基板に第２導電
型層が主電流経路として拡散形成され、その外周部には
電界を緩和するために第２導電型の高濃度層または低濃
度層が形成されている半導体素子において、 前記外周部の拡散層と拡散層または基板の境界が、表面
に現れている部分の全個所、または、数個所が、高抵抗
膜で覆われていることを特徴とする電力用半導体素子。 - 【請求項４】第１導電型の低濃度半導体基板に第２導電
型層が主電流経路として拡散形成され、その外周部には
電界を緩和するために第２導電型の高濃度層または低濃
度層が形成されている半導体素子において、 最外周部に形成された第１導電型層と前記主電流経路と
しての第２導電型層間の距離が、チップ辺に比べて角部
で広くなっていることを特徴とする電力用半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001158067A JP2002353455A (ja) | 2001-05-28 | 2001-05-28 | 電力用半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001158067A JP2002353455A (ja) | 2001-05-28 | 2001-05-28 | 電力用半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002353455A true JP2002353455A (ja) | 2002-12-06 |
Family
ID=19001840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001158067A Pending JP2002353455A (ja) | 2001-05-28 | 2001-05-28 | 電力用半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002353455A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004349556A (ja) * | 2003-05-23 | 2004-12-09 | Sanken Electric Co Ltd | 半導体素子 |
| JP2008251923A (ja) * | 2007-03-30 | 2008-10-16 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2009177039A (ja) * | 2008-01-28 | 2009-08-06 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
| US8736029B2 (en) * | 2011-10-26 | 2014-05-27 | Toyota Jidosha Kabushiki Kaisha | Semiconductor apparatus |
| CN110783396A (zh) * | 2018-07-26 | 2020-02-11 | 拉碧斯半导体株式会社 | 半导体装置 |
-
2001
- 2001-05-28 JP JP2001158067A patent/JP2002353455A/ja active Pending
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