JPH11204789A

JPH11204789A - 絶縁ゲ−ト形トランジスタ

Info

Publication number: JPH11204789A
Application number: JP1324398A
Authority: JP
Inventors: Yoshinobu Kono; 好伸河野
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 1998-01-08
Filing date: 1998-01-08
Publication date: 1999-07-30

Abstract

(57)【要約】【課題】絶縁ゲート形トランジスタの高耐圧化とオン
抵抗の低減との両方を達成することが困難であった。【解決手段】Ｐ⁺形コレクタ領域１ａとＮ⁺形コレク
タ領域２ａとＮ形ドリフト領域３とＰ形ベース領域４
ａ、４ｂとＮ形エミッタ領域５ａ、５ｂとＰ形ＦＬＲ領
域６ａ、６ｂとを設ける。エミッタ領域５ａ、５ｂとベ
ース領域４ａ、４ｂにエミッタ電極１０ａ、１０ｂを接
続する。コレクタ領域１ａ、２ａにコレクタ電極１５を
接続する。ベース領域４ａ、４ｂのチャネル形成部の表
面上に絶縁膜１２を介してゲート電極１１を設ける。Ｎ
⁺形コレクタ領域２ａを半導体基体７の中央部のみに配
置し、且つＰ⁺形コレクタ領域１ａから突出させる。Ｎ
⁺形コレクタ領域２ａとＦＬＲ領域６ａ、６ｂの最短距
離Ｌ1 をＮ⁺形コレクタ領域２ａとベース領域４ａ、４
ｂの最短距離Ｌ2 よりも長くする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は絶縁ゲート形バイポ
ーラトランジスタ（ＩＧＢＴ）又は絶縁ゲート形電界効
果トランジスタ等の絶縁ゲート形トランジスタに関す
る。

【０００２】

【従来の技術】絶縁ゲート形バイポーラトランジスタ
（ＩＧＢＴ）は、伝導度変調を利用した絶縁ゲート形電
界効果トランジスタと呼ぶこともできるものであり、主
として高耐圧且つ大電流が要求される回路に使用されて
いる。

【０００３】従来の絶縁ゲート形バイポーラトランジス
タは、図１に示すように、Ｐ⁺形（第１導電形）半導体
領域から成るコレクタ領域１、コレクタ領域１の上面に
形成された相対的に不純物濃度の高いＮ形（第２導電
形）半導体領域から成るバッファ領域２、コレクタ領域
１の上面にバッファ領域２を介して形成された相対的に
不純物濃度の低いＮ^-形半導体領域から成るドリフト領
域３、ドリフト領域３内に環状に形成されたＰ形半導体
領域から成る外側ベース領域４ａ、ドリフト領域３内に
島状又は格子状又は環状に形成されたＰ形半導体領域か
ら成る内側ベース領域４ｂ、外側ベース領域４ａの中に
これと同心的に環状に形成されたＮ⁺形半導体領域から
成る外側エミッタ領域５ａ、内側ベース領域４ｂの中に
環状に形成されたＮ⁺形半導体領域から成る内側エミッ
タ領域５ｂ、及び外側ベース領域４ａを囲むようにドリ
フト領域３の中に形成されたＰ形半導体領域から成る内
側及び外側のフィールド・リミッティング・リング領域
即ちＦＬＲ領域６ａ、６ｂから成る半導体基体７を備え
ている。この半導体基体７は一方の主面８と他方の主面
９とを有した板状体である。半導体基体７の一方の主面
８には、ドリフト領域３の一部、外側及び内側ベース領
域４ａ、４ｂ、外側及び内側エミッタ領域５ａ、５ｂ、
及び内側及び外側ＦＬＲ領域６ａ、６ｂが露出してい
る。半導体基体７の一方の主面８上には外側エミッタ電
極１０ａ、内側エミッタ電極１０ｂ、ゲート電極１１、
及び絶縁膜１２が設けられている。外側エミッタ電極１
０ａは外側エミッタ領域５ａと外側ベース領域４ａとの
両方に接続されている。内側エミッタ電極１０ｂは複数
の内側エミッタ領域５ｂと複数の内側ベース領域４ｂと
に対応して複数個設けられており、それぞれがそれぞれ
の内側エミッタ領域５ｂと内側ベース領域４ｂとに接続
されている。ゲート電極１１は、少なくとも外側ベース
領域４ａの外側エミッタ領域５ａよりも内周側のチャネ
ル部分の表面、内側ベース領域４ｂの内側エミッタ領域
５ｂよりも外周側のチャネル部分の表面を絶縁膜１２を
介して覆うように配置されている。なお、図１で説明的
に示すように外側及び内側エミッタ電極１０ａ、１０ｂ
は共通のエミッタ端子１３に接続され、ゲート電極１１
は共通のゲート端子１４に接続されている。なお、エミ
ッタ電極１０ａ、１０ｂの共通接続及びゲート電極１１
の共通接続は絶縁膜１２上に導電体層（図示せず）を設
けることによって達成する。半導体基体７の他方の主面
９にはコレクタ領域１にオーミック接触するようにコレ
クタ電極１５が設けられている。

【０００４】図１の絶縁ゲート形バイポーラトランジス
タでは、ゲート電極１１に対して正の電圧を印加すると
ベース領域４のゲート電極１１の真下に反転領域（チャ
ネル領域）が形成される。この状態で、コレクタ電極１
５とエミッタ電極１０ａ、１０ｂとの間にコレクタ電極
１５側の電位を高くする電圧を印加すると、エミッタ領
域５ａ、５ｂからチャネル領域を通ってドリフト領域３
及びバッファ領域２に対する電子の流入が生じる。これ
に伴なって、コレクタ領域１からはバッファ領域２及び
ドリフト領域３に対する正孔の注入が生じる。この結
果、バッファ領域２及びドリフト領域３には多量のキャ
リア（電子、正孔）が蓄積されて伝導度変調が生じる。
バッファ領域２及びドリフト領域３に注入された電子と
正孔はそれぞれコレクタ電極１５及びエミッタ電極１０
ａ、１０ｂに流れる。ＩＧＢＴは伝導度変調を伴なうた
めに、ドリフト領域３を比較的厚くして高耐圧化を図っ
てもエミッタ端子１３とコレクタ電極１５との間のオン
時の抵抗値を比較的低くすることができ、電力損失の増
大が抑制される。

【０００５】ゲート電極１１への正電圧の印加を停止
し、ＩＧＢＴをオフ制御し、エミッタ電極１０ａ、１０
ｂとコレクタ電極１５との間にコレクタ電極１５側の電
位を高くする電圧を印加した状態では、ベース領域４と
ドリフト領域３との界面に形成されたＰＮ接合１６から
空乏層が広がる。ドリフト領域３の不純物濃度は、ベー
ス領域４の不純物濃度に比べて低いので、この空乏層は
主としてドリフト領域３側に広がる。この空乏層はＩＧ
ＢＴが降伏状態になる前にＦＬＲ領域６ａ、６ｂに到達
（パンチスルー）し、更に逆方向電圧が高くなるとＦＬ
Ｒ領域６ａ、６ｂとドリフト領域３との間に形成された
ＰＮ接合１７から空乏層が広がる。このため、ＦＬＲ領
域６ａ、６ｂとＰＮ接合１６との間の電位差はパンチス
ルー電圧のままほぼ一定に保たれ、半導体基体７の表面
における電界集中は起らず、またＰＮ接合１６のカバー
チャも緩和され、ＩＧＢＴの耐圧が上昇する。

【０００６】

【発明が解決しようとする課題】しかし、このように単
にＦＬＲ領域６ａ、６ｂを形成しても、十分な耐圧向上
効果は得られなかった。この理由はＦＬＲ領域６ａ、６
ｂから延びる空乏層が半導体基体７の厚み方向に広が
り、バッファ領域２に達するとその広がりが制限され、
空乏層による電界緩和効果が十分に発揮されないためで
ある。また、図１においてＰ⁺形のコレクタ領域１を省
くと、絶縁ゲート形電界効果トランジスタ（ＦＥＴ）と
なる。この種の構成にするとＮ形バッファ領域２及びＮ
^-形のドリフト領域３はドレイン領域として機能する。
このＦＥＴでは少数キヤリアによる伝導度変調が生じな
いので、高耐圧化のために領域３を厚くするとオン抵抗
が大きくなる。

【０００７】そこで、本発明は耐圧向上を図ることがで
き、且つ動作抵抗（オン抵抗）も比較的小さい絶縁ゲー
ト形トランジスタを提供することを目的とする。

【０００８】

【課題を解決するための手段】上記課題を解決し、上記
目的を達成するための本発明は、実施例を示す図面の符
号を参照して説明すると、第１及び第２の主面８、９を
有する半導体基体７と、前記半導体基体７の前記第１の
主面８上に選択的に設けられた絶縁膜１２と、前記半導
体基体７の前記第１の主面８上に設けられたエミッタ電
極１０ａ、１０ｂと、前記絶縁膜１２の上に設けられた
ゲート電極１１と、前記半導体基体７の前記第２の主面
９に設けられたコレクタ電極１５とを備えた絶縁ゲート
形トランジスタであって、前記半導体基体７が、第１導
電形の第１のコレクタ領域１ａと、第１導電形と反対の
第２導電形の第２のコレクタ領域２ａと、第２導電形の
ドリフト領域３と、第１導電形のベース領域４ａ、４ｂ
と、第２導電形のエミッタ領域５ａ、５ｂとを備えてお
り、前記第２のコレクタ領域２ａは前記ドリフト領域３
よりも高い不純物濃度を有し且つ前記半導体基体７の前
記第２の主面９に露出するように配置されており、前記
第１のコレクタ領域１ａは前記半導体基体７の前記第２
の主面９において前記第２のコレクタ領域２ａを囲むよ
うに配置され且つ前記ドリフト領域３との間にＰＮ接合
が生じるように前記ドリフト領域３に隣接配置され且つ
前記第２の主面９側からのその深さが前記第２のコレク
タ領域２ａの深さよりも浅くなるように形成されてお
り、前記ドリフト領域３は前記第１及び第２のコレクタ
領域２ａ、１ａと前記半導体基体７の前記第１の主面８
との間に配置され且つその一部が前記第１の主面８に露
出しており、前記ベース領域４ａ、４ｂは前記半導体基
体７の前記第１の主面８に露出する部分を有するように
配置され且つ前記ドリフト領域３との間にＰＮ接合が生
じるように前記ドリフト領域３に隣接しており、前記エ
ミッタ領域５ａ、５ｂは前記半導体基体７の前記第１の
主面８に露出する面を有し且つこの露出する面を除いて
前記ベース領域４ａ、４ｂで包囲されるように前記ベー
ス領域４ａ、４ｂに隣接しており、前記エミッタ電極１
０ａ、１０ｂは前記エミッタ領域５ａ、５ｂと前記ベー
ス領域４ａ、４ｂとに接続されており、前記絶縁膜１２
は前記半導体基体７の前記第１の主面８上の少なくとも
前記ベース領域４ａ、４ｂの前記エミッタ領域５ａ、５
ｂと前記ドリフト領域３との間の部分の表面を覆うよう
に配置されており、前記ゲート電極１１は前記ベース領
域４ａ、４ｂの前記エミッタ領域５ａ、５ｂと前記ドリ
フト領域３との間の部分の表面を前記絶縁膜１２を介し
て覆うように配置されており、前記コレクタ電極１５は
前記第１のコレクタ領域１ａ及び第２のコレクタ領域２
ａに接続されていることを特徴とする絶縁ゲート形トラ
ンジスタに係わるものである。なお、請求項２に示すよ
うに、フィールド・リミッティング・リング即ちＦＬＲ
領域６ａ、６ｂを設け、このＦＬＲ領域６ａ、６ｂと第
２のコレクタ領域（ドレイン領域）２ａとの間の最短距
離Ｌ1 をベース領域４ａ、４ｂと第２のコレクタ領域２
ａとの間の最短距離Ｌ2 よりも長くすることが望まし
い。また、請求項３に示すように、請求項１の発明の第
２のコレクタ領域２ａの代りにバッファ領域２ｂを設
け、このバッファ領域２ｂをコレクタ領域１ｂとドリフ
ト領域３との間に埋め込んだ構成にすることができる。
また、請求項４に示すように、請求項３のトランジスタ
に更に、ＦＬＲ領域６ａ、６ｂを設け、このＦＬＲ領域
６ａ、６ｂとバッファ領域２ｂとの最短距離Ｌ1 をベー
ス領域４ａ、４ｂとバッファ領域２ｂとの最短距離Ｌ2
よりも長くすることが望ましい。

【０００９】

【発明の作用及び効果】請求項１及び２の発明において
は、第２のコレクタ領域２ａが典型的構成のＭＯＳＦＥ
Ｔのドレインと同様に機能し、オン転換時にここを通っ
て電流が流れる。第１のコレクタ領域１ａはドリフト領
域３に電子が注入された時に正孔をドリフト領域３に注
入し、典型的な構造のバイポーラトランジスタのコレク
タと同様に機能する。従って、オン開始後にはドリフト
領域３で伝導度変調が生じ、オン抵抗が低くなる。耐圧
に深く関係するドリフト領域３の厚さは中央領域で相対
的に薄く、外周領域で中央領域よりも厚い。従って、半
導体基体７の表面での破壊がしにくくなり、耐圧向上を
図ることができる。また、請求項２の発明に従うフィー
ルド・リミッティング・リング（ＦＬＲ）領域６ａ、６
ｂは、半導体基体７の表面における電界集中の緩和、及
びベース領域４ａ、４ｂとドリフト領域３との間のＰＮ
接合１６に基づいて生じる空乏層の形状を外周側でなだ
らかにする作用を有する。ＦＬＲ領域６ａ、６ｂを設け
ると、これとドリフト領域３との間のＰＮ接合１７に基
づく空乏層も生じるが、請求項２の発明によれば、ドリ
フト領域３のＦＬＲ領域６ａ、６ｂの下の部分がその中
央側部分よりも厚くなるので、空乏層が第１のコレクタ
領域１ａに到達しにくくなり、耐圧向上が良好に達成さ
れる。また、請求項３の発明によれば、バッファ領域２
ｂが半導体基体７の中央部分に配置され、外周部分には
配置されない。従って、耐圧に関係するドリフト領域３
の外周部分の厚みがその内周部分の厚みよりも厚くな
り、請求項１の発明と同様な理由で耐圧が向上する。ま
た、請求項４の発明によれば、請求項２の発明と同様な
原理でＦＬＲ領域６ａ、６ｂとドリフト領域３との間の
ＰＮ接合に基づく空乏層の広がりがバッファ領域２ｂの
制限を受けずに良好に広がり、耐圧向上を図ることがで
きる。

【００１０】

【実施形態及び実施例】次に、図２〜図４を参照して本
発明の実施形態及び実施例を説明する。但し、図２〜図
４において図１と実質的に同一の部分には同一の符号を
付してその説明を省略する。

【００１１】

【第１の実施例】図２は第１の実施例の絶縁ゲート形ト
ランジスタを示し、図３は図２の半導体基体の表面を示
す。図２及び図３に示す第１の実施例の絶縁ゲート形ト
ランジスタは、図１のコレクタ領域１とバッファ領域２
の代りに環状の第１のコレクタ領域１ａと第２のコレク
タ領域２ａを設け、新たにＮ⁺形半導体領域から成る等
電位リング半導体領域２２とその導電体膜２３を設けた
他は図１と同一に構成されている。

【００１２】Ｐ⁺形（第１導電形）半導体から成る第１
のコレクタ領域１ａは平面的に見てＦＬＲ領域６ａ、６
ｂを含むように半導体基体７の外周部分に環状に設けら
れている。Ｎ⁺形（第２導電形）半導体から成る第２の
コレクタ領域２ａは平面的に見て第１及び第２のＦＬＲ
領域６ａ、６ｂを含まないように基体７の中央部分に配
置され、且つ第１のコレクタ領域１ａによって囲まれて
いる。第１及び第２のコレクタ領域１ａ、２ａは共に基
体７の第２の主面９に露出し、これ等にコレクタ電極１
５が接続されている。Ｎ⁺形の第２のコレクタ領域２ａ
の第２の主面９からの深さは、Ｐ⁺形の第１のコレクタ
領域１ａの第２の主面９からの深さよりも深い。従っ
て、ドリフト領域３の外周側部分の厚みはこの内周側部
分の厚みよりも厚い。Ｐ⁺形の第１のコレクタ領域１ａ
はＮ^-形のドリフト領域３に隣接し、両者間にＰＮ接合
２４が生じている。Ｎ⁺形の第２のコレクタ領域２ａの
不純物濃度はＮ^-形ドリフト領域３の不純物濃度よりも
高い。従って、第２のコレクタ領域２ａはドリフト領域
３に比べて空乏層が広がり難い領域である。この第２の
コレクタ領域２ａとＦＬＲ領域６ａ、６ｂとの最短距離
Ｌ1 は第２のコレクタ領域２ａとベース領域４ａ、４ｂ
との最短距離Ｌ2 よりも長い。

【００１３】等電位リング半導体領域２２は半導体基体
７の外周縁に環状に形成されている。また、等電位リン
グ導電体膜２３は半導体領域２２の上に環状に形成され
ている。

【００１４】図２の絶縁ゲート形トランジスタにおいて
は、バイポーラトランジスタの動作とＦＥＴの動作との
両方が生じる。従って、ＦＥＴを主体に考える場合に
は、エミッタ領域５ａ、５ｂをソース領域、ベース領域
４ａ、４ｂをチャネル形成領域、第１及び第２のコレク
タ領域１ａ、２ａとドリフト領域３をドレイン領域、エ
ミッタ電極１０ａ、１０ｂをソース電極、コレクタ電極
１５をドレイン電極と呼ぶこともできる。第１及び第２
のコレクタ領域１ａ、２ａは第２の主面９側からの不純
物の熱拡散で形成され、ベース領域４ａ、４ｂ、エミッ
タ領域５ａ、５ｂ、ＦＬＲ領域６ａ、６ｂ、ＥＱＲ領域
２２は第１の主面８側からの不純物の熱拡散で形成され
ている。

【００１５】図２の絶縁ゲート形トランジスタのゲート
電極１１の電位をエミッタ電極１０ａ、１０ｂの電位よ
りも高くすると、Ｐ形ベース領域（チャネル形成領域）
４ａ、４ｂのゲート電極１１の直下に相当する部分の表
面にＮ形のチャネル（反転層）が生じる。これにより、
Ｎ⁺形エミッタ領域５ａ、５ｂとＮ^-形ドリフト領域３
とがＮ形チャネルで接続される。この状態で更にコレク
タ電極１５の電位がエミッタ電極１０ａ、１０ｂの電位
よりも高いと、エミッタ電極１０ａ、１０ｂ、エミッタ
領域５ａ、５ｂ、Ｎ形チャネル、Ｎ^-形ドリフト領域
３、第２のコレクタ領域２ａ及びコレクタ電極１５から
成る経路に電子の流れが生じ、電流は電子と逆の方向性
を有して流れる。エミッタ電極１０ａ、１０ｂに対して
ゲート電極１１の電位を十分に高くすると、エミッタ領
域５ａ、５ｂからＮ形チャネルを通してＮ^-形ドリフト
領域３に流入する電子の数が増大し、電子の一部が第１
のコレクタ領域１ａの上方にもドリフトし、順バイアス
状態にある第１のコレクタ領域１ａとドリフト領域３と
の間のＰＮ接合２４を通して正孔がドリフト領域３に注
入され、ドリフト領域３において伝導度変調が生じ、第
１のコレクタ領域１ａからの正孔の注入量が更に増加
し、第１のコレクタ領域１ａを通る電流成分が生じる。
これにより、コレクタ電極１５からエミッタ電極１０
ａ、１０ｂに流れるコレクタ電流は、第１のコレクタ領
域１ａを通って流れる成分と第２のコレクタ領域２ａを
通って流れる成分との合計となる。耐圧を高めるために
ドリフト領域３が比較的厚く形成されている場合であっ
ても、オン時にこのドリフト領域３で伝導度変調が生じ
ているので、オン時の抵抗は比較的小さく、電力損失も
小さい。

【００１６】ゲート電極１１に印加する電圧をチャネル
形成のしきい値以下に下げると、ドリフト領域３に対す
るエミッタ領域５ａ、５ｂからの電子の供給がストップ
する。この結果、ドリフト領域３内の電子総量が減少
し、ドリフト領域３とベース領域４ａ、４ｂとの界面の
ＰＮ接合１６から空乏層２５が広がる。ところで、コレ
クタ電極１５とエミッタ電極１０ａ、１０ｂとの間に高
い電圧が印加されていると、図２で点線で示すように空
乏層２５がＦＬＲ領域６ａ、６ｂに到達した後、更にＦ
ＬＲ領域６ａ、６ｂとドリフト領域３との間のＰＮ接合
１７からも空乏層２５が広がり、半導体基体７の外周部
分における電界集中を緩和する。このとき、第２のコレ
クタ領域２ａとＦＬＲ領域６ａ、６ｂとの最短距離Ｌ1
が第２のコレクタ領域２ａとベース領域４ａ、４ｂとの
最短距離Ｌ2 よりも大きく設定されているため、ＦＬＲ
領域６ａ、６ｂから延びる空乏層２５の広がりに制限を
受けず、この空乏層２５によってベース領域４ａ、４ｂ
の外周側における電界集中を良好に緩和することが可能
となる。従って、本実施例の絶縁ゲート形トランジスタ
によれば、小さいオン抵抗を維持しつつ耐圧の向上を図
ることができる。

【００１７】

【第２の実施例】図４に示す第２の実施例の絶縁ゲート
形トランジスタは、図２の第１のコレクタ領域１ａの代
りにコレクタ領域１ｂを設け、第２のコレクタ領域２ａ
の代りにＮ⁺形バッファ領域２ｂを設けた他は図２と実
質的に同一に構成されている。図４のＰ形半導体から成
るコレクタ領域１ｂは図１のコレクタ領域１と同様に半
導体基体７の第２の主面９の全体に形成されている。Ｎ
⁺形半導体から成るバッファ領域２ｂは平面的には図２
の第２のコレクタ領域２ａと同一位置に形成されてい
る。このＮ⁺形バッファ領域２ｂは半導体基体７の第２
の主面９からＮ形不純物を拡散して形成したものであ
り、Ｐ⁺形コレクタ領域１ｂはバッファ領域２ｂを形成
した後に第２の主面９からＰ形不純物を拡散して形成し
たものである。

【００１８】図４の絶縁ゲート形トランジスタの半導体
基体７の中央部の構造は図１と実質的に同一であるの
で、中央部では図１と実質的に同一の動作が生じる。半
導体基体７の周辺部は図２と同様に構成されているの
で、図２と同様な作用効果が生じる。即ち、Ｎ^-形ドリ
フト領域３の厚みが中央部よりも外周部で厚いので、外
周部の耐圧性が高められている。また、ＦＬＲ領域６
ａ、６ｂとドリフト領域３とのＰＮ接合１７の下方に空
乏層が良好に広がり、電界集中が生じ難くなる。

【００１９】

【変形例】本発明は上述の実施例に限定されるものでな
く、例えば次の変形が可能なものである。（１）図２に示した第２のコレクタ領域２ａを図５に
示すように格子状又は島状に変形し、これ等の間にＰ⁺
形コレクタ領域１ａを配置することができる。（２）図４に示したＮ⁺形バッファ領域２ｂを図６に
示すように格子状又は島状に変形し、これ等の間にＮ^-
形のドリフト領域３を配置することができる。（３）ＦＬＲ領域６ａ、６ｂを上述のＬ1 ＞Ｌ2 を満
たす範囲でベース領域４ａ、４ｂよりも深く形成しても
よい。このようにすることによって、電界集中緩和効果
が更に向上し、耐圧増加が期待できる。

【図面の簡単な説明】

【図１】従来の絶縁ゲート形トランジスタを示す断面図
である。

【図２】本発明の第１の実施例の絶縁ゲート形トランジ
スタを示す断面図である。

【図３】図２の半導体基体の表面を示す平面図である。

【図４】第２の実施例の絶縁ゲート形トランジスタを示
す断面図である。

【図５】変形例の絶縁ゲート形トランジスタの一部を示
す断面図である。

【図６】別の変形例の絶縁ゲート形トランジスタの一部
を示す断面図である。

【符号の説明】

１ａ、１ｂコレクタ領域２ａＮ⁺形コレクタ領域２ｂバッファ領域３ドリフト領域４ａ、４ｂベース領域５ａ、５ｂエミッタ領域６ａ、６ｂＦＬＲ領域

Claims

【特許請求の範囲】

【請求項１】第１及び第２の主面（８、９）を有する
半導体基体（７）と、前記半導体基体（７）の前記第１
の主面（８）上に選択的に設けられた絶縁膜（１２）
と、前記半導体基体（７）の前記第１の主面（８）上に
設けられたエミッタ電極（１０ａ、１０ｂ）と、前記絶
縁膜（１２）の上に設けられたゲート電極（１１）と、
前記半導体基体（７）の前記第２の主面（９）に設けら
れたコレクタ電極（１５）とを備えた絶縁ゲート形トラ
ンジスタであって、前記半導体基体（７）が、第１導電形の第１のコレクタ
領域（１ａ）と、第１導電形と反対の第２導電形の第２
のコレクタ領域（２ａ）と、第２導電形のドリフト領域
（３）と、第１導電形のベース領域（４ａ、４ｂ）と、
第２導電形のエミッタ領域（５ａ、５ｂ）とを備えてお
り、前記第２のコレクタ領域（２ａ）は前記ドリフト領域
（３）よりも高い不純物濃度を有し且つ前記半導体基体
（７）の前記第２の主面（９）に露出するように配置さ
れており、前記第１のコレクタ領域（１ａ）は前記半導体基体
（７）の前記第２の主面（９）において前記第２のコレ
クタ領域（２ａ）を囲むように配置され且つ前記ドリフ
ト領域（３）との間にＰＮ接合が生じるように前記ドリ
フト領域（３）に隣接配置され且つ前記第２の主面
（９）側からのその深さが前記第２のコレクタ領域（２
ａ）の深さよりも浅くなるように形成されており、前記ドリフト領域（３）は前記第１及び第２のコレクタ
領域（２ａ、１ａ）と前記半導体基体（７）の前記第１
の主面（８）との間に配置され且つその一部が前記第１
の主面（８）に露出しており、前記ベース領域（４ａ、４ｂ）は前記半導体基体（７）
の前記第１の主面（８）に露出する部分を有するように
配置され且つ前記ドリフト領域（３）との間にＰＮ接合
が生じるように前記ドリフト領域（３）に隣接してお
り、前記エミッタ領域（５ａ、５ｂ）は前記半導体基体
（７）の前記第１の主面（８）に露出する面を有し且つ
この露出する面を除いて前記ベース領域（４ａ、４ｂ）
で包囲されるように前記ベース領域（４ａ、４ｂ）に隣
接しており、前記エミッタ電極（１０ａ、１０ｂ）は前記エミッタ領
域（５ａ、５ｂ）と前記ベース領域（４ａ、４ｂ）とに
接続されており、前記絶縁膜（１２）は前記半導体基体（７）の前記第１
の主面（８）上の少なくとも前記ベース領域（４ａ、４
ｂ）の前記エミッタ領域（５ａ、５ｂ）と前記ドリフト
領域（３）との間の部分の表面を覆うように配置されて
おり、前記ゲート電極（１１）は前記ベース領域（４ａ、４
ｂ）の前記エミッタ領域（５ａ、５ｂ）と前記ドリフト
領域（３）との間の部分の表面を前記絶縁膜（１２）を
介して覆うように配置されており、前記コレクタ電極（１５）は前記第１のコレクタ領域
（１ａ）及び第２のコレクタ領域（２ａ）に接続されて
いることを特徴とする絶縁ゲート形トランジスタ。
【請求項２】前記半導体基体（７）は更に、少なくと
も１つの第１導電形のフィールド・リミッティング・リ
ング領域（６ａ、６ｂ）を有し、前記フィールド・リミッティング・リング領域（６ａ、
６ｂ）は前記第１の主面（８）において前記ベース領域
（４ａ、４ｂ）を囲むように配置され、前記フィールド・リミッティング・リング領域（６ａ、
６ｂ）と前記第２のコレクタ領域（２ａ）との間の最短
距離（Ｌ1 ）が前記ベース領域（４ａ、４ｂ）と前記第
２のコレクタ領域（２ａ）との間の最短距離（Ｌ2 ）よ
りも長く設定されていることを特徴とする請求項１記載
の絶縁ゲート形トランジスタ。
【請求項３】第１及び第２の主面（８、９）を有する
半導体基体（７）と、前記半導体基体（７）の前記第１
の主面（８）上に選択的に設けられた絶縁膜（１２）
と、前記半導体基体（７）の前記第１の主面（８）上に
設けられたエミッタ電極（１０ａ、１０ｂ）と、前記絶
縁膜（１２）の上に設けられたゲート電極（１１）と、
前記半導体基体（７）の前記第２の主面（９）に設けら
れたコレクタ電極（１５）とを備えた絶縁ゲート形トラ
ンジスタであって、前記半導体基体（７）が、第１導電形の第１のコレクタ
領域（１ｂ）と、第１導電形と反対の第２導電形のバッ
ファ領域（２ｂ）と、第２導電形のドリフト領域（３）
と、第１導電形のベース領域（４ａ、４ｂ）と、第２導
電形のエミッタ領域（５ａ、５ｂ）とを備えており、前記コレクタ領域（１ｂ）は前記半導体基体（７）の前
記第２の主面（９）に露出するように配置されており、前記バッファ領域（２ｂ）は前記ドリフト領域（３）よ
りも高い不純物濃度を有し且つ前記コレクタ領域（１
ｂ）と前記ドリフト領域（３）との間に配置され且つ前
記第２の主面（９）側からのその最大深さが前記コレク
タ領域（１ｂ）の最大深さよりも深くなるように形成さ
れており、前記ドリフト領域（３）は前記コレクタ領域（１ｂ）及
び前記バッファ領域（２ｂ）と前記半導体基体（７）の
前記第１の主面（８）との間に配置され且つその一部が
前記第１の主面（８）に露出しており、前記ベース領域（４ａ、４ｂ）は前記半導体基体（７）
の前記第１の主面（８）に露出する部分を有するように
配置され且つ前記ドリフト領域（３）との間にＰＮ接合
が生じるように前記ドリフト領域（３）に隣接してお
り、前記エミッタ領域（５ａ、５ｂ）は前記半導体基体
（７）の前記第１の主面（８）に露出する面を有し且つ
この露出する面を除いて前記ベース領域（４ａ、４ｂ）
で包囲されるように前記ベース領域（４ａ、４ｂ）に隣
接しており、前記エミッタ電極（１０ａ、１０ｂ）は前記エミッタ領
域（５ａ、５ｂ）と前記ベース領域（４ａ、４ｂ）とに
接続されており、前記絶縁膜（１２）は前記半導体基体（７）の前記第１
の主面（８）上の少なくとも前記ベース領域（４ａ、４
ｂ）の前記エミッタ領域（５ａ、５ｂ）と前記ドリフト
領域（３）との間の部分の表面を覆うように配置されて
おり、前記ゲート電極（１１）は前記ベース領域（４ａ、４
ｂ）の前記エミッタ領域（５ａ、５ｂ）と前記ドリフト
領域（３）との間の部分の表面を前記絶縁膜（１２）を
介して覆うように配置されており、前記コレクタ電極（１５）は前記コレクタ領域（１ｂ）
に接続されていることを特徴とする絶縁ゲート形トラン
ジスタ。
【請求項４】前記半導体基体（７）は、更に、少なく
とも１つの第１導電形のフィールド・リミッティング・
リング領域（６ａ、６ｂ）を有し、前記フィールド・リミッティング・リング領域（６ａ、
６ｂ）は前記第１の主面（８）において前記ベース領域
（４ａ、４ｂ）を囲むように配置され、前記フィールド・リミッティング・リング領域（６ａ、
６ｂ）と前記バッファ領域（２ｂ）との間の最短距離
（Ｌ1 ）が前記ベース領域（４ａ、４ｂ）と前記バッフ
ァ領域（２ｂ）との間の最短距離（Ｌ2 ）よりも長く設
定されていることを特徴とする請求項３記載の絶縁ゲー
ト形トランジスタ。