JP2008042073A - 半導体装置 - Google Patents
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Abstract
【解決手段】本発明の半導体装置は、IGBTであり、第1導電型の第1のベース領域と、第1のベース領域の一方の主面側に配置された第2導電型の第2のベース領域と、第2のベース領域内に形成された第1導電型のエミッタ領域と、第1のベース領域の他方の主面側に配置された第2導電型のコレクタ領域と、第1のベース領域の他方の主面側に、コレクタ領域を分割するよう、コレクタ領域間に介挿して形成されている第1の導電型のコレクタショート領域とを有し、第1のベース領域の一方の主面側の外周部に第2のベース領域が形成されない、外部電極形成部が設けられ、第2のベース領域が外部電極形成部の内側のセル形成領域に形成されており、コレクタショート領域がセル形成領域内にのみ形成されている。
【選択図】図1
Description
図5はコレクタ領域側に、P型半導体領域(コレクタ領域)100とN型半導体領域(コレクタショート領域)101とを交互に配置した所謂ユニバーサル基板を使用したIGBTの断面構造を示す概念図である。
また、N型ベース領域103の表面(図の上部側の面)には、複数のP型ベース領域104がP型不純物の拡散処理により形成され、さらに、このP型ベース領域104内の表面にはN型不純物の拡散処理によりN型エミッタ領域105が形成されている。
各P型ベース領域104間におけるN型ベース領域103の表面には、ゲート絶縁膜106が形成されている。
P型ベース領域104及びN型エミッタ領域105は、エミッタ電極109が電気的に接続されている。
また、ユニバーサル基板におけるP型半導体領域100とN型半導体領域101との下面(図の下部側の面)には、コレクタ電極110が形成されている。これにより、P型半導体領域100及びN型半導体領域101各々は、それぞれコレクタ領域,コレクタショート領域として機能することとなる。
上述したN型半導体領域101のようにコレクタショート領域として機能する領域を有するIGBTにおいては、半導体装置内部にN型ベース領域103をカソードとし、P型ベース領域104をアノードとするPN接合ダイオードが形成される。
このコレクタショート領域を有する構造により、IGBTのオン状態からオフ状態へ遷移する時間を短縮することができる。
このノイズを低減するため、上記期間tdを期間tsに比較して長く、すなわちtd/tsを、従来例に比較して大きくしたダイオード特性(ソフトリカバリ特性)が必要となる。
一方、上述したダイオード内蔵IGETにおいては、図7(a)に示すように、エミッタ電極109とコレクタ電極110との間に、エミッタ電極109側の電位を高くする電圧が印加された場合(順バイアス状態)、上述したN型ベース領域103をカソード、P型ベース領域104をアノードとするPN接合ダイオードに順方向電流が流れる(ON状態)。
しかしながら、上述した従来のダイオード内蔵IGBTにおいては、コレクタ電極110に対向するユニバーサル基板の全面において、コレクタ領域(P型半導体領域100)と、N型半導体領域101(コレクタショート領域)とが交互にコレクタ電極110に接続されている。
本発明は、このような事情に鑑みてなされたものであり、ユニバーサル基板全面にコレクタ領域が形成されている従来例に比較して、上記期間tdを期間tsに比較して長く、すなわちPN接合ダイオードに対してソフトリカバリ特性を実現し、ノイズを低減するIGBT構造の半導体装置を提供する。
また、本発明によれば、平面視において、縦型バイポーラトランジスタが形成されているセル形成領域に、コレクタショート領域が形成されているため、すなわちIGBTの形成されている下部に存在するユニバーサル基板の領域に、コレクタショート領域が形成されているため、IGBTのオフ動作時間が短縮できるなどの諸特性も損なわれることがない。
本実施形態において、平面視とはユニバーサル基板平面に対して垂直方向から、基板面を見て、各半導体の形成領域の平面的な重なりの状態を示す場合に用いている。
該IGBTは、N型半導体領域101とP型半導体領域100とを有する上記ユニバーサル基板上に、従来例と同様に、N型バッファ層102、さらにN型ベース領域103が順次、エピタキシャル成長法により形成されている。
各P型ベース領域104間におけるN型ベース領域103の表面には、ゲート絶縁膜106が形成されている。
P型ベース領域104とN型エミッタ領域105との表面には、エミッタ電極109が電気的に接続されて構成され、言い換えると、P型ベース領域104及びN型エミッタ領域105は、エミッタ電極109を介して電気的に接続されている。
また、ユニバーサル基板におけるP型半導体領域100とN型半導体領域101との下面(図の下部側の面、他方の主面側)には、コレクタ電極110が形成されている。これにより、P型半導体領域100及びN型半導体領域101各々は、それぞれコレクタ領域,コレクタショート領域として機能することとなる。
そして、P型ベース領域104の上記延伸方向に直交する方向(図1のA−A線)において、半導体装置1の断面を見ると、図2に示すように、半導体装置1の中央側に、複数のP型ベース領域104が互いに離間して配置されている。この互いに離間して配置されたP型ベース領域104の内部に、それぞれN型エミッタ領域105が形成されている。すなわち、平面視において、長尺形状(帯状)のP型ベース領域104内に、相似形の長尺形状のN型エミッタ領域105が形成されている。
N型エミッタ領域105は、P型ベース領域104の外周縁に沿って、長尺方向に向かい帯状に延伸している。
上述したように、図1において、半導体装置1の中央側には、P型ベース領域104が互いに離間して配置されている領域、すなわち複数のセル領域の配置されたセル形態領域2が設けられている。
ここで、セル領域の形成されていない上記外部電極形成部3には、周知の接続電極(ボンディングパッド)やゲートバスライン等の外部電極2Aが配置されている。
本実施形態においては、ボンディングパッドを形成する外部電極形成部3を設けるために、セル形成領域2が部分的に内側に凹んだ形状となっており、この結果、中央側のセル領域(P型ベース領域104)の延伸長が他のセル領域の延伸長よりも短くなっている。
しかしながら、その形成される領域が従来のIGBTと異なり、コレクタショート領域101はIGBTが形成されているセル形成領域2にのみ配置され、セル領域の形成されていない外部電極形成部3にはN型半導体領域101(コレクタショート領域)を配置しない。
さらに、N型半導体領域101は、図1に示すように、平面視において、互いに離間した拡散層として形成され、N型ベース領域104と重なり、かつ外周がN型ベース領域104に含まれる位置に、N型ベース領域104の長尺方向に配列して、複数個が設けられている。
しかしながら、N型半導体領域101(コレクタショート領域)が形成されていない外部電極形成部3におけるN型バッファ層102及びN型ベース層103に蓄積されているキャリアは、徐々に移動して、N型半導体領域101(コレクタショート領域)を介してコレクタ電極110へ電流として流れ排出される。
そして、半導体装置1の平面構造としては、一実施形態の図1と同様であり、本実施形態における半導体装置1(縦型のIGBT)は、パッド等の外部引き出し用の電極である外部電極2Aを形成する外部電極形成部2と、IGBTのトランジスセルを形成するセル形成領域3とに分割され、N型半導体領域101(コレクタショート領域)がセル形成領域3にのみ、さらに詳細にいうと平面視にて、N型半導体領域101(コレクタショート領域)をP型ベース領域104Aと重なる位置のみに形成し、外部電極形成部2に形成しない。
該IGBTは、一実施形態と同様に、上記ユニバーサル基板上に、従来例と同様に、N型バッファ層102、さらにN型ベース領域103が順次、エピタキシャル成長法により形成されている。
ここで、N型エミッタ領域105Aも溝200の側壁と隣接して形成されている。すなわち、N型エミッタ領域105Aは、平面視において、P型ベース領域104Aに含まれる位置に形成され、かつ深さもP型ベース領域104Aより浅く形成され、完全にP型ベース領域104Aに含まれる構造として形成されている。
また、各P型ベース領域104A間に形成された溝200は、ゲート電極と、P型ベース領域104A及びN型エミッタ領域105Aとの間を電気的に絶縁するため、内面にゲート絶縁膜106Aが形成されている。
P型ベース領域104A及びN型エミッタ領域105Aは、エミッタ電極109Aを介して電気的に接続され、すなわち、P型ベース領域104AとN型エミッタ領域105Aとの表面にはエミッタ電極109Aが形成され、P型ベース領域104AとN型エミッタ領域105Aとが電気的に接続されている。
また、ユニバーサル基板におけるP型半導体領域100とN型半導体領域101との下面(図の下部側の面)には、コレクタ電極110が形成されている。これにより、P型半導体領域100及びN型半導体領域101各々は、それぞれコレクタ領域,コレクタショート領域として機能することとなる。
そして、P型ベース領域104Aの上記延伸方向に直交する方向(図1のA−A線)において、半導体装置1の断面を見ると、図示のように、半導体装置1の中央側に、複数のP型ベース領域104Aが互いに離間して配置されている。この互いに分離されて配置されたP型ベース領域104Aの内部に、それぞれN型エミッタ領域105Aが形成されている。また、セル形成領域における溝200の間にはP型ベース領域104Aが帯状に形成され、このP型ベース領域104内表面においてN型エミッタ領域105Aが対向して形成されている。
N型エミッタ領域105Aは、P型ベース領域104Aの外周縁に沿って、長尺方向に向かい帯状に延伸している。
上述したように、図1において、半導体装置1の中央側には、P型ベース領域104Aが互いに離間して配置されている領域、すなわち複数のセル領域の配置されたセル形成領域2が設けられている。他の、動作については一実施形態と同様であるため、説明を省略する。一実施形態と同様に、N型半導体領域101はセル形成領域2と平面視にて重なる部分にのみ形成されている。
(1)N型バッファ層102を形成せずに、P型半導体領域100及びN型半導体領域101が形成されるユニバーサル基板上に、直接N型ベース層103を形成した構造としても良い。
(2)N型半導体領域101(コレクタショート領域)は、P型ベース層104(または104A)の下部に設けたが、平面視において長尺上に形成されたP型ベース層104の間に設けても良い(当然、セル形成領域の内部に形成)。
(3)P型ベース領域104(または104A)を長尺形状のストライプ状に形成したが、長尺形状のP型ベース領域が直交する格子状、あるいは所定幅の領域に分割された島形状(アイランド形状)に形成してもよい。
102…N型バッファ層
103…N型ベース層
104,104A…P型ベース層
105,105A…N型エミッタ領域
106,106A…ゲート絶縁膜
107,107A…カソード電極
108…絶縁膜
109,109A…エミッタ電極
110…コレクタ電極
200…溝
Claims (4)
- 絶縁ゲート型バイポーラトランジスタ構造を有する半導体装置であり、
第1導電型の第1のベース領域と、
該第1のベース領域の一方の主面側に配置された第2導電型の第2のベース領域と、
前記第2のベース領域内に形成された第1導電型のエミッタ領域と、
前記第1のベース領域の他方の主面側に配置された第2導電型のコレクタ領域と、
前記第1のベース領域の他方の主面側に、前記コレクタ領域を分割するよう、コレクタ領域間に介挿して形成されている第1の導電型のコレクタショート領域と
を有し、
前記第1のベース領域の一方の主面側の外周部に前記第2のベース領域が形成されない、外部電極形成部が設けられ、第2のベース領域が該外部電極形成部の内側のトランジスタセル形成領域に形成されており、前記コレクタショート領域が前記セル形成領域内にのみ形成されていることを特徴とする半導体装置。 - 前記コレクタショート領域が第2のベース領域と平面視において重なる位置にのみ形成されていることを特徴とする請求項1記載の半導体装置。
- 第1のベース領域の一方の主面側上部において、前記エミッタ領域間にゲート電極が設けられていることを特徴とする請求項1または請求項2に記載の半導体装置。
- 前記ゲート電極がエミッタ領域間に形成された溝内に設けられていることを特徴とする請求項3に記載の半導体装置。
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