CN103872053B - 一种ti‑igbt器件 - Google Patents

Abstract

一种TI‑IGBT器件，包括器件衬底，所述衬底的正面为MOS元胞，所述衬底的反面为集电极金属，所述器件衬底为所述器件的N^‑漂移区，在所述N^‑漂移区下方设有N⁺缓冲层，所述N⁺缓冲层下方为集电区，所述集电区与所述集电极金属连接并形成欧姆接触。所述N⁺缓冲层与所述集电区之间还设有缓冲层。这种新型结构可以减小TI‑IGBT集电极尺寸，大大改善了TI‑IGBT内部电流的均匀性，有效抑制了回跳，提高了芯片的可靠性。

Description

一种TI-IGBT器件

技术领域

本发明涉及半导体集成电路领域，特别涉及一种新型的三模式集成绝缘栅型双极集体管TI-IGBT。

背景技术

TI-IGBT器件是将传统的VDMOS、IGBT及FRD三种器件结构及功能集成为一体。TI-IGBT器件的正面结构与传统的VDMOS、IGBT的正面结构相似，背面结构则既有N型区域，又有P型区域。该器件综合了VDMOS和IGBT各自的优点，既有较快的关断速度，又有较低的导通压降。另外器件在承受反压时有良好的逆导功能，可以使器件在很多的应用场合回不必反并联FRD。由于TI-IGBT具有以上各种优点，因此已被广泛使用。

然而，TI-IGBT在拥有诸多优点的同时，也带来了些问题。最主要的是回跳现象。典型的TI-IGBT的I-V特性如图1中的实线所示。在TI-IGBT导通初期，电流密度很小，VCE很大。但当VCE大于一个特定值VP时，VCE会陡降，电流密度则陡增。I-V特性曲线上出现了一大段负阻区。如图2所示，在TI-IGBT导通初期，器件是单极导通的，可以说是工作在VDMOS模式。电子从沟道注入N^-漂移区，几乎垂直流向集电极，当流入到N⁺缓冲层附近后，电子流汇集到集电极的N⁺短路区后流出器件。从图中可以看到，在P⁺区上方，电子是横向流到N+短路区的。这样从P⁺区边缘到P⁺区中央电势逐渐下降，而这个电势与P⁺区的电势决定了集电结是否开启。起初电子电流密度小，如图2（A）所示，所产生的压降不足以使集电结开启。集电结两侧电势处处小于其内建电势（Vmg<Vmf<…<Vma<Vin），此时没有空穴注入，也即没有发生电导调制，故导通压降很大。随着VCE增加，电子电流密度增加，集电结正向偏压增加。如图2（B）图所示，直到集电结部分导通（Vmg<…Vmd<Vin<Vmc<…<Vma），部分P⁺区开始注入空穴，电导调制开始，导通压降大幅下降，此时器件进入了IGBT模式，这就看到了上述的回跳现象。TI-IGBT在设计时要极力避免回跳现象，否则器件无法正常工作。当多个TI-IGBT芯片并联工作时，回跳现象会导致这些芯片无法均流，电流会集中在首先发生回跳的芯片上，从而会将芯片逐个烧毁。

抑制回跳的一般方法是增大P⁺集电区上方的横向电阻（R_回跳），这样就可以减小回跳所需的触发电压或电流密度。目前的TI-IGBT主要是通过增加P⁺集电区的宽度来增加R回跳。为了便于说明，定义WPmin为TI-IGBT可以完全抑制snap-back现象的最小P⁺集电区宽度。也就是说如果P⁺集电区宽度小于WPmin的话，TI-IGBT导通时就会出现snap-back现象。理论和实验证明，如果要完全避免回跳的产生，P⁺集电区的宽度需要上百微米。然后正面MOS元胞的尺寸通过只有几微米。这样会使正面MOS元胞的尺寸与背面集电极元胞的尺寸相差近两个量级，造成TI-IGBT在工作时各MOS元胞电流不同。当TI-IGBT工作于IGBT模式时，P⁺集电区上方的MOS元胞电流密度大于N⁺区上方的MOS元胞。相反，当TI-IGBT工作于二极管模式时，P⁺集电区上方的MOS元胞电流密度小于N⁺区上方的MOS元胞。电流分布的不均匀性会导致芯片温度场的不均匀，这样就会影响器件的功率循环能力。为了提高TI-IGBT的功率循环能力和抗短路能力，必须降低WPmin尺寸。

发明内容

本发明要解决的技术问题是提供一种可以有效降低WPmin尺寸的TI-IGBT器件结构。

为了解决以上技术问题，本发明提供一种TI-IGBT器件，其中，包括器件衬底，所述衬底的正面为MOS元胞，所述衬底的反面为集电极金属，所述器件衬底为所述器件的N^-漂移区，在所述N^-漂移区下方设有N⁺缓冲层，所述N⁺缓冲层下方为集电区，所述集电区与所述集电极金属连接并形成欧姆接触。所述N⁺缓冲层与所述集电区之间还设有缓冲层。

优选的，所述缓冲层为N^-缓冲层；或者所述缓冲层为P^-缓冲层。

优选的，所述N^-缓冲层的掺杂浓度低于所述N⁺缓冲层掺杂浓度，所述P^-缓冲层的掺杂浓度低于所述N⁺缓冲层掺杂浓度。

优选的，所述集电区包括P⁺集电区和N⁺集电区，所述N^-缓冲层至少部分覆盖P⁺集电区；或者所述集电区包括P⁺集电区和N⁺集电区，所述P^-缓冲层至少部分覆盖P⁺集电区。

优选的，所述N^-缓冲层部分覆盖所述N⁺集电区；或者所述P^-缓冲层部分覆盖所述N⁺集电区。

优选的，所述缓冲层包括N^-缓冲层和P^-缓冲层，所述N^-漂移区下方依次为N⁺缓冲层、N^-缓冲层、P^-缓冲层和集电区。

优选的，所述集电区包括P⁺集电区和N⁺集电区，所述P^-缓冲层至少部分覆盖所述P⁺集电区。

优选的，所述P^-缓冲层部分覆盖所述N⁺集电区。

优选的，所述N^-缓冲层至少部分覆盖所述P^-缓冲层。

优选的，所述N^-缓冲层至少部分覆盖所述N⁺集电区。

本发明提供的TI-IGBT器件，由于集电区与N⁺缓冲层之间增加缓冲层，这样集电结是由集电区/缓冲层构成的PN结。由于PN结开启电压随着PN结两侧掺杂浓度的降低而降低，故增加了缓冲层后，由于缓冲层掺杂浓度较小，PN结的内建电势在一定程度上降低，PN结可以在更小的电压偏置下开启，进而使器件能在更小的电流密度下从VDMOS模式进入IGBT模式。这种新型结构可以减小TI-IGBT的WPmin，大大改善了TI-IGBT内部电流的均匀性，提高了芯片的可靠性。

附图说明

下面结合附图和具体实施方式对本发明作进一步的详细说明：

图1为现有TI-IGBT器件的回跳现象曲线图；

图2为现有TI-IGBT器件的回跳现象产生原理图；

图3是本发明TI-IGBT器件实施例1的结构示意图；

图4是本发明TI-IGBT器件实施例2的结构示意图；

图5是本发明TI-IGBT器件实施例3的结构示意图；

图6是本发明TI-IGBT器件实施例4的结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明，使本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按比例绘制附图，重点在于示出本发明的主旨。

实施例1：

如图3所示，本发明提供一种TI-IGBT器件，包括器件衬底1，所述衬底1的正面2为MOS元胞2，所述衬底的反面为集电极金属3，所述器件衬底1为所述器件的N^-漂移区，在所述N^-漂移区下方设有N⁺缓冲层5，所述N⁺缓冲层5下方为集电区，所述集电区与所述集电极金属3连接并形成欧姆接触。所述N⁺缓冲层5与所述集电区之间还设有缓冲层7。

在本实施例中，所述缓冲层7为N^-缓冲层，所述集电区包括P⁺集电区61和N⁺集电区62，N^-缓冲层完全覆盖P⁺集电区61和N⁺集电区62。所述N^-缓冲层的掺杂浓度低于所述N⁺缓冲层的掺杂浓度。

因为P⁺集电区和N^-缓冲层构成了集电结，而N^-缓冲层的掺杂浓度可以比N⁺缓冲层低很多，这样就尽可能降低集电结的内建电势。另一方面，由于N^-缓冲层的引入，导致VDMOS模式时电子电流的通道电阻增加。P⁺集电区上方的电子电流经过N⁺缓冲层横向流到N⁺集电区上方后经过N^-缓冲层流到N⁺集电区。图3中R1为电子在N⁺缓冲层横向流动时的分布电阻，R2为电子电流垂直流过N^-缓冲层时的分布电阻。由于N^-缓冲层的掺杂浓度很小，故R2的阻值较大。

由于内建电势降低和电子电流通道电阻增加很大程度得抑制了回跳的问题，TI-IGBT的WPmin可以进一步缩小而不会引起回跳发生。这样就在很大程度上改善了TI-IGBT在工作时电流均匀性问题，同时提高了器件的抗短路能力与功率循环能力。

实施例2：

如图4所示，本实施例与上述实施例1的区别在于，本实施例中N^-缓冲层完全覆盖P⁺集电区61，但没有完全覆盖N+集电区。即通过P⁺集电区和N^-缓冲层构成了集电结，尽可能降低集电结的内建电势，从而减小了TI-IGBT器件的WPmin尺寸。

由于N⁺集电区上方没有N^-缓冲层结构，使N⁺缓冲层N⁺集电区直接连接，减小了电子电流通道的分部电阻，这使得器件关断时电子电流更容易抽出。但也由于实施例2中没有R2,导致实施例2中的WPmin略大于实施例1中的WPmin与上述实施例1相比较，本实施例中的TI-IGBT器件的开关速度更快，开关损耗较更小,但电流均匀性稍差，功率循环能力及抗短路能力稍差。

当然，作为本实施例的一种简单变形，N^-缓冲层仅需部分覆盖P⁺集电区61。

当然作为本实施例的另一种简单变形，N^-缓冲层完全覆盖P⁺集电区61，且N^-缓冲层仅部分覆盖N⁺集电区62。

实施例3：

如图5所示，本实施例与上述实施例1的差别在于，所述缓冲层7为P^-缓冲层。所述P^-缓冲层完全覆盖P⁺集电区61。所述P^-缓冲层的掺杂浓度低于所述N⁺缓冲层的掺杂浓度。

由于在P⁺集电区与N⁺缓冲层之间引入了P^-缓冲层，使得集电结两侧成为P^-缓冲层与N⁺缓冲层。由于P^-缓冲层掺杂浓度较低，集电结的内建电势较小。从而可以使器件的WPmin尺寸减小，改善器件内部电流的均匀性，从而提高器件的功率循环能力及抗短路能力。

当然，P^-缓冲层也可仅部分覆盖P⁺集电区61；P^-缓冲层也可完全覆盖P⁺集电区61，且P^-缓冲层部分覆盖N⁺集电区62。

如果P^-缓冲层全部覆盖P⁺集电区并部分覆盖了N⁺集电区，覆盖N⁺集电区越多，器件抑制回跳的效果越好，WPmin尺寸越小，覆盖N⁺集电区越少，器件关断速度越快。故P^-缓冲层的宽度可以根据器件的具体用处针对性地优化。

实施例4：

如图6所示，本发明提供一种TI-IGBT器件，包括器件衬底1，所述衬底1的正面2为MOS元胞2，所述衬底的反面为集电极金属3，所述器件衬底1为所述器件的N^-漂移区，在所述N^-漂移区下方设有N⁺缓冲层5，所述N⁺缓冲层5下方为集电区，所述集电区与所述集电极金属3连接并形成欧姆接触。其特征在于，所述N⁺缓冲层5与所述集电区之间还设有缓冲层。

在本实施例中，所述缓冲层包括N^-缓冲层71和P^-缓冲层72，所N^-述漂移区下方依次为N⁺缓冲层5、N^-缓冲层71、P^-缓冲层72和集电区。所述集电区包括P⁺集电区61和N⁺集电区62。所述P^-缓冲层72完全覆盖P⁺集电区61，所述N^-缓冲层71完全覆盖所述P^-缓冲层72，所述N⁺集电区62与所述N⁺缓冲层5接触。

由于在P⁺集电区与N⁺缓冲层之间引入了P^-缓冲层和N^-缓冲层，使得集电结成两侧成为P^-缓冲层和N^-缓冲层。由于P^-缓冲层和N^-缓冲层掺杂浓度较低，从而集电结的内建电势较小。从而可以使器件的WPmin尺寸减小，改善器件内部电流的均匀性，从而提高器件的功率循环能力及抗短路能力。

正向导通过程中，TI-IGBT只要有部分区域首先进行IGBT模式，其它区域会随之扩展导通进入IGBT模式，即使有一小部分集电结由P^-N^-构成也会显著抑制回跳现象。

当然，理论上P^-N^-结构可宽可窄，可以全部或部分覆盖P⁺集电区，并且可部分覆盖N⁺集电区。P^-N^-结构的宽度越大，抑制回跳现象的效果越好，WPmin尺寸越小。如果P^-N^-结构只是部分覆盖P⁺集电区，则位于P⁺集电区中间时更有利于减小WPmin。如果N^-缓冲层全部覆盖了N⁺集电区，则会进一步减小WPmin，但是增加了电子电流通道电阻。另外，N^-缓冲层覆盖N⁺集电区越多，器件的WPmin越小，但同时器件关断速度越慢。N^-缓冲层部分覆盖N⁺集电区所需的WPmin要小于N^-缓冲层全部覆盖N⁺集电区所需的WPmin。

集电区与N⁺缓冲层之间增加缓冲层，这样集电结是由集电区/缓冲层构成的PN结。由于PN结开启电压随着PN结两侧掺杂浓度的降低而降低，故增加了缓冲层后，由于缓冲层掺杂浓度较小，PN结的内建电势在一定程度上降低，PN结可以在更小的电压偏置下开启。近而使器件能在更小的电流密度下从VDMOS模式进入IGBT模式。这种新型结构可以使TI-IGBT的WPmin尺寸减小，改善器件内部电流的均匀性，从而提高器件的功率循环能力及抗短路能力。

本发明可以使TI-IGBT的WPmin的尺寸缩小2～10倍，极大地改善了TI-IGBT正面MOS元胞的电流的均匀性，提高了芯片的抗短路能力。当TI-IGBT工作时，不同区域产热量不同，但由于产热区多的区域与产热少的区域相距只有几十微米，热量可以在IGBT开关周期之传递过去。这样在IGBT的工作周期内，芯片各部分的温度差非常小，从面大大提高了芯片的功率循环能力。同时，本发明的TI-IGBT关断时间更短，开关更快，开关损耗更小；抗闩锁能力增加；漏电流特性更像是VDMOS，降低了漏电，且漏电随温度的变化关系和VDMOS相似，高温特性较好。

在以上的描述中阐述了很多具体细节以便于充分理解本发明。但是以上描述仅是本发明的较佳实施例而已，本发明能够以很多不同于在此描述的其它方式来实施，因此本发明不受上面公开的具体实施的限制。同时任何熟悉本领域技术人员在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (8)

1.一种TI-IGBT器件，其特征在于，包括器件衬底，所述衬底的正面为MOS元胞，所述衬底的反面为集电极金属，所述器件衬底为所述器件的N^-漂移区，在所述N^-漂移区下方设有N⁺缓冲层，所述N⁺缓冲层下方为集电区，所述集电区与所述集电极金属连接并形成欧姆接触，所述N⁺缓冲层与所述集电区之间还设有缓冲层；所述缓冲层为N^-缓冲层；或者所述缓冲层为P^-缓冲层；且所述N^-缓冲层的掺杂浓度低于所述N⁺缓冲层掺杂浓度，所述P^-缓冲层的掺杂浓度低于所述N⁺缓冲层掺杂浓度。

2.根据权利要求1所述的TI-IGBT器件，其特征在于，所述集电区包括P⁺集电区和N⁺集电区，所述N^-缓冲层至少部分覆盖P⁺集电区；或者所述集电区包括P⁺集电区和N⁺集电区，所述P^-缓冲层至少部分覆盖P⁺集电区。

3.根据权利要求2所述的TI-IGBT器件，其特征在于，所述N^-缓冲层部分覆盖所述N⁺集电区；或者所述P-缓冲层部分覆盖所述N+集电区。

4.根据权利要求1所述的TI-IGBT器件，其特征在于，所述缓冲层包括N^-缓冲层和P^-缓冲层，所述N^-漂移区下方依次为N⁺缓冲层、N^-缓冲层、P^-缓冲层和集电区。

5.根据权利要求4所述的TI-IGBT器件，其特征在于，所述集电区包括P⁺集电区和N⁺集电区，所述P^-缓冲层至少部分覆盖P⁺集电区。

6.根据权利要求5所述的TI-IGBT器件，其特征在于，所述P^-缓冲层部分覆盖所述N⁺集电区。

7.根据权利要求5所述的TI-IGBT器件，其特征在于，所述N^-缓冲层至少部分覆盖所述P^-缓冲层。

8.根据权利要求7所述的TI-IGBT器件，其特征在于，所述N^-缓冲层至少部分覆盖所述N⁺集电区。