CN102832245B - 一种具有优化雪崩击穿电流路径的超结mosfet器件 - Google Patents

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一种具有优化雪崩击穿电流路径的超结MOSFET器件，属于半导体功率器件技术领域。本发明在普通超结MOSFET器件的第二导电类型半导体掺杂柱区(8)中嵌入一个掺杂浓度更高的第二导电类型半导体掺杂岛区(7)，同时将金属化源极(1)做成槽型结构、并将第二导电类型半导体掺杂接触区(6)做在金属化源电极(1)两端的沟槽底部并靠近第二导电类型半导体掺杂岛区(7)。通过上述措施，能够有效改变超结MOSFET器件发生雪崩击穿时雪崩击穿电流路径，使雪崩击穿电流远离寄生BJT的基区，从而避免寄生BJT的发射极正偏造成BJT开启，从而提高了器件可靠性。

Description

一种具有优化雪崩击穿电流路径的超结MOSFET器件
技术领域
本发明属于半导体功率器件技术领域，涉及具有超结结构的MOSFET器件。
背景技术
功率MOSFET因其开关速度快、损耗小、输入阻抗高、驱动功率小、频率特性好等优点，在功率变换特别是在高频功率变换中起着重要作用。不断提高的系统性能要求功率MOSFET具有更低功率损耗的同时，在高电应力下也具有更高的可靠性。当系统回路中存在非箝位电感负载时，导通状态下存储在电感中的能量会在关断时全部由MOSFET释放，高电压和大电流将同时施加在功率MOSFET上，极易造成器件失效。因此，抗UIS(Unclamped InductiveSwitching，非箝位电感翻转)失效能力通常被认为是反应功率MOSFET可靠性的重要指标。
研究发现，功率MOSFET中寄生BJT(Bipolar Junction Transistor，双极型晶体管)的激活是引起器件UIS失效的重要原因之一。寄生BJT的开启会不断放大器件内的雪崩击穿电流，进而使结温增加，最终导致器件热烧毁。因此，抑制寄生BJT的激活是提高功率MOSFET可靠性的重要措施。文献Kocon C，Zeng J and Stokes R.Implant Spacer Optimization for theImprovement of Power MOSFETs′Unclamped Inductive Switching(UIS)and High TemperatureBreakdown，Proceedings of the 12th International Symposium onPower Semiconductor Devices&IC′s，France May 22-25，2000p157等提出用高能量的硼注入或深扩散减小功率MOSFET的N+源区下的P-body区电阻，从而降低寄生BJT的基区电阻，抑制其开启。目前该方法已在工业界广泛采用。但是通过高能量的硼注入或深扩散减小功率MOSFET的N+源区下的P-body区电阻的方式来降低寄生BJT基区电阻的解决办法只能抑制寄生BJT的开启，并不能完全杜绝其开启，也就无法完全避免由于雪崩击穿所带来的器件失效问题；另外，也不能通过高能量的硼注入或深扩散减小功率MOSFET的N+源区下的P-body区电阻的方式来无限降低寄生BJT基区电阻，因为这样会加大MOSFET器件的阈值电压(沟道开启电压)。
具有超结结构的MOSFET器件是近年来出现的一种重要的功率器件，它的基本原理是电荷平衡原理，通过在普通功率MOSFET的漂移区中引入彼此间隔的P柱和n柱的超结结构，大大改善了普通MOSFET的导通电阻与击穿电压之间的折中关系，因而在功率系统中获得了广泛的应用。
抗UIS失效能力同样是评价超结MOSFET器件可靠性的重要指标。提高超结器件的抗UIS失效能力，目前普遍采用的方法是像普通功率MOSFET一样，通过减小寄生BJT管的基区电阻来抑制其开启。同样，这样的解决办法依然无法完全杜绝寄生BJT管的开启，也就无法完全避免由于雪崩击穿所带来的器件失效问题；另外，也不能通过高能量的硼注入或深扩散减小功率MOSFET的N+源区下的P-body区电阻的方式来无限降低寄生BJT基区电阻，因为这样会加大MOSFET器件的阈值电压(沟道开启电压)。
发明内容
本发明提供一种具有优化雪崩击穿电流路径的超结MOSFET器件，在现有超结MOSFET器件中，通过增加超结结构的第二导电类型掺杂柱区顶部的惨遭浓度(相当于在超结结构的第二导电类型掺杂柱区顶部嵌入一个更高掺杂浓度的第二导电类型的浮岛结构)来固定超结MOSFET器件的雪崩击穿点，同时采用槽形金属化源电极来缩短雪崩击穿电流的路径。最终使得雪崩击穿电流路径避开寄生BJT的基区电阻，在超结MOSFET器件发生雪崩击穿时，有效避免寄生三极管的开启，从而提高超结MOSFET器件在非箝位电感负载应用中的可靠性(即抗UIS失效能力)。
本发明技术方案如下：
一种具有优化雪崩击穿电流路径的超结MOSFET器件，如图2所示，包括金属化源电极1、多晶硅栅电极2、栅介质层3、两个第一导电类型半导体掺杂源区4、两个第二导电类型半导体掺杂接触区6、两个第二导电类型半导体掺杂柱区8、一个第一导电类型掺杂柱区9、第一导电类型半导体掺杂衬底10和金属化漏电极11。金属化漏电极11位于第一导电类型半导体掺杂衬底10背面；两个第二导电类型半导体掺杂柱区8夹一个第一导电类型掺杂柱区9形成超结结构并位于第一导电类型半导体掺杂衬底10正面；超结结构顶部两侧分别具有一个第二导电类型半导体体区5，第二导电类型半导体体区5分别与第二导电类型半导体掺杂柱区8和第一导电类型掺杂柱区9相接触；两个第二导电类型半导体体区5中分别具有一个第一导电类型半导体掺杂源区4和一个第二导电类型半导体掺杂接触区6；所述多晶硅栅电极2位于第二导电类型半导体体区5和第一导电类型掺杂柱区9上方，与第二导电类型半导体体区5和第一导电类型掺杂柱区9之间通过栅介质层3相绝缘；所述金属化源电极1位于器件的最上层，两端分别与两个第二导电类型半导体体区5中的第一导电类型半导体掺杂源区4和第二导电类型半导体掺杂接触区6相接触，与多晶硅栅电极2之间通过隔离介质相绝缘。本发明提供的具有优化雪崩击穿电流路径的超结MOSFET器件还包括两个第二导电类型半导体掺杂岛区7，所述两个第二导电类型半导体掺杂岛区7分别位于两个第二导电类型半导体掺杂柱区8的顶部，其掺杂浓度比第二导电类型半导体掺杂柱区8的掺杂浓度更高；所述金属化源电极1两端向下延伸进第二导电类型半导体体区5，形成沟槽结构；所述第二导电类型半导体掺杂接触区6位于金属化源电极1为两端的沟槽底部并靠近第二导电类型半导体掺杂岛区7。
上述技术方案，当所述第一导电类型半导体为N型半导体、第二导电类型半导体为P型半导体时，所述超结MOSFET器件为N沟道超结MOSFET器件；当所述第一导电类型半导体为P型半导体、第二导电类型半导体为N型半导体时，所述超结MOSFET器件为P沟道超结MOSFET器件。
本发明详细工作原理可以描述如下(以N沟道超结MOSFET器件为例)：
图1为普通超结MOSFET器件结构及其寄生BJT管示意图。通常普通超结MOSFET器件的雪崩击穿发生在P-body区5的边缘。在非箝位电感负载应用中，当普通超结MOSFET器件发生雪崩击穿后，雪崩电流将流经N+源区4下面的P-body区5到达P+接触区6。图3为采用二维仿真工具Medici仿真得到的普通超结MOSFET器件雪崩电流分布图，从图中可以看出雪崩电流流经了寄生BJT管的基极电阻Rb，必然会在Rb上产生正向压降，这个压降大于P/N+结的正向导通电压，将使寄生BJT的发射极正偏，进入正向放大工作区，放大雪崩击穿电流，进而造成器件的热烧毁。
本发明提出的具有优化雪崩击穿电流路径的超结MOSFET器件，雪崩击穿发生在P岛7处。图4为仿真得到的该器件的雪崩击穿电流分布图。雪崩电流流经P岛7，然后直接流入槽型源极接触区。本发明提出的具有优化雪崩击穿电流路径的超结MOSFET器件能够改变雪崩机床电流路径的原因是：相对高浓度的P岛7的引入在超结结构的耗尽区内引入了一个电场峰值。图5(a)为该结构的电场分布图，可以看出P岛7处存在一个电场尖峰。由于载流子的碰撞电离率与电场强度密切相关，电场强度越高，碰撞电离率越大，如图5(b)所示，最大碰撞电离率也出现在P岛7处。碰撞电离率越高的地方，越容易发生雪崩击穿。因此，雪崩击穿点将始终被固定在P岛7处，同时载流子总会选择电阻最小的路径，所以雪崩击穿电流流经P岛7后将直接流入槽型源电极接触区，有效地避开了寄生BJT的基区电阻，提高了器件在非箝位电感负载应用中的可靠性。
由于超结器件的高耐压是基于电荷平衡原理的，本发明提出具有优化雪崩击穿电流路径的超结MOSFET器件在P柱区内部引入了一个掺杂浓度相对较高的P岛区7，不可避免地会对电荷平衡产生一定的负面影响，使器件的雪崩击穿电压降低，P岛区掺杂浓度越高，对雪崩击穿电压的影响就越大。通过优化P岛区的宽度和掺杂浓度，可以使器件的雪崩击穿电压和抗UIS失效能力得到一个最佳的折中。
综上，本发明通过在常规超结MOSFET器件的两个第二导电类型半导体掺杂柱区8的顶部分别引入一个掺杂浓度更高的第二导电类型半导体掺杂岛区7，同时将金属化源极1做成槽型结构、并将第二导电类型半导体掺杂接触区6做在金属化源电极1两端的沟槽底部并靠近第二导电类型半导体掺杂岛区7。通过上述措施，能够有效改变超结MOSFET器件发生雪崩击穿时雪崩击穿电流路径，使雪崩击穿电流远离寄生BJT的基区，从而避免寄生BJT的发射极正偏造成BJT开启，从而提高了器件可靠性。
附图说明
图1是普通超结MOSFET器件结构及其寄生BJT管和雪崩击穿电流路径的示意图。
图2是本发明提供的具有优化雪崩击穿电流路径的超结MOSFET器件结构及其寄生BJT和雪崩击穿电流路径的示意图。
图1、2中：1是金属化源电极，2是多晶硅栅电极，3是栅介质层，4是第一导电类型半导体掺杂源区，5是第二导电类型半导体体区，6是第二导电类型半导体掺杂接触区，7是第二导电类型半导体掺杂岛区，8是第二导电类型半导体掺杂柱区，9是第一导电类型半导体掺杂柱区，10是第一导电类型半导体掺杂衬底，11是金属化漏电极，BJT是器件中寄生的三极管。Rb表示寄生三极管的基区电阻，带箭头的虚线表示雪崩击穿电流路径。
图3是普通超结MOSFET器件发生雪崩击穿时的电流分布和击穿点示意图。虚线圈表示雪崩击穿点位置。
图4是本发明提供的具有优化雪崩击穿电流路径的超结MOSFET器件发生雪崩击穿时的电流分布和击穿点示意图。虚线圈表示雪崩击穿点位置。
图5(a)是本发明提供的具有优化雪崩击穿电流路径的超结MOSFET器件发生雪崩击穿时的电场分布，虚线圈表示第二导电类型半导体掺杂岛区7处的电场峰值；(b)是本发明提供的具有优化雪崩击穿电流路径的超结MOSFET器件发生雪崩击穿时的碰撞电离率分布，虚线圈表示第二导电类型半导体掺杂岛区7处的碰撞电离率峰值。
图6(a)是本发明提供的一种具有优化雪崩击穿电流路径的超结MOSFET器件在Vgs＝0时的I-V曲线，(b)是普通超结MOSFET器件在Vgs＝0时的I-V曲线。其中，A点对应本发明提供的一种具有优化雪崩击穿电流路径的超结MOSFET器件的雪崩击穿，B点对应本发明提供的一种具有优化雪崩击穿电流路径的超结MOSFET器件的二次击穿，C点对应普通超结MOSFET器件的雪崩击穿，D点对应普通超结MOSFET器件的二次击穿。
具体实施方式
一种具有优化雪崩击穿电流路径的超结MOSFET器件，如图2所示，包括金属化源电极1、多晶硅栅电极2、栅介质层3、两个第一导电类型半导体掺杂源区4、两个第二导电类型半导体掺杂接触区6、两个第二导电类型半导体掺杂柱区8、一个第一导电类型掺杂柱区9、第一导电类型半导体掺杂衬底10和金属化漏电极11。金属化漏电极11位于第一导电类型半导体掺杂衬底10背面；两个第二导电类型半导体掺杂柱区8夹一个第一导电类型掺杂柱区9形成超结结构并位于第一导电类型半导体掺杂衬底10正面；超结结构顶部两侧分别具有一个第二导电类型半导体体区5，第二导电类型半导体体区5分别与第二导电类型半导体掺杂柱区8和第一导电类型掺杂柱区9相接触；两个第二导电类型半导体体区5中分别具有一个第一导电类型半导体掺杂源区4和一个第二导电类型半导体掺杂接触区6；所述多晶硅栅电极2位于第二导电类型半导体体区5和第一导电类型掺杂柱区9上方，与第二导电类型半导体体区5和第一导电类型掺杂柱区9之间通过栅介质层3相绝缘；所述金属化源电极1位于器件的最上层，两端分别与两个第二导电类型半导体体区5中的第一导电类型半导体掺杂源区4和第二导电类型半导体掺杂接触区6相接触，与多晶硅栅电极2之间通过隔离介质相绝缘。本发明提供的具有优化雪崩击穿电流路径的超结MOSFET器件还包括两个第二导电类型半导体掺杂岛区7，所述两个第二导电类型半导体掺杂岛区7分别位于两个第二导电类型半导体掺杂柱区8的顶部，其掺杂浓度比第二导电类型半导体掺杂柱区8的掺杂浓度更高；所述金属化源电极1两端向下延伸进第二导电类型半导体体区5，形成沟槽结构；所述第二导电类型半导体掺杂接触区6位于金属化源电极1为两端的沟槽底部并靠近第二导电类型半导体掺杂岛区7。
上述技术方案，当所述第一导电类型半导体为N型半导体、第二导电类型半导体为P型半导体时，所述超结MOSFET器件为N沟道超结MOSFET器件；当所述第一导电类型半导体为P型半导体、第二导电类型半导体为N型半导体时，所述超结MOSFET器件为P沟道超结MOSFET器件。
为验证本发明的有益效果(同样以N沟道器件为例)，对具有相同的N-漂移区(即N柱区9)厚度、掺杂浓度和P-body(P型体区5)掺杂浓度的普通超结MOSFET器件和本发明提供的具有优化雪崩击穿电流路径的超结MOSFET器件进行了仿真对比。P柱区8的掺杂浓度及P岛区7的掺杂浓度、宽度，在电荷平衡的基础上进行了优化。图6(a)为本发明提供的具有优化雪崩击穿电流路径的超结MOSFET器件在Vgs＝0时的I-V曲线；图6(b)为普通超结MOSFET器件在Vgs＝0时的I-V曲线。横坐标为漏源电压(VDS)，纵坐标为归一化的漏源电流密度(JDS/J0，J0为PN结的反向饱和电流)。A点和C点分别为本发明提供的具有优化雪崩击穿电流路径的超结MOSFET器件和普通超结MOSFET器件的雪崩击穿点，而B点和D点分别为本发明提供的具有优化雪崩击穿电流路径的超结MOSFET器件和普通超结MOSFET器件的二次击穿点。可以看出虽然本发明提供的具有优化雪崩击穿电流路径的超结MOSFET器件的雪崩击穿电压略低于普通超结MOSFET器件，但其二次击穿电压明显高于普通超结MOSFET器件。雪崩击穿电压决定了器件的工作范围，而热失效引起的二次击穿是破坏性的，决定了器件的可靠性。因此，本发明提供的具有优化雪崩击穿电流路径的超结MOSFET器件，虽然略微牺牲了器件的工作范围，但有效地提高了器件的可靠性，对于器件在功率系统中的应用很有价值。

Claims (6)

1.一种具有优化雪崩击穿电流路径的超结MOSFET器件，包括金属化源电极(1)、多晶硅栅电极(2)、栅介质层(3)、两个第一导电类型半导体掺杂源区(4)、两个第二导电类型半导体掺杂接触区(6)、两个第二导电类型半导体掺杂柱区(8)、一个第一导电类型半导体掺杂柱区(9)、第一导电类型半导体掺杂衬底(10)和金属化漏电极(11)；
金属化漏电极(11)位于第一导电类型半导体掺杂衬底(10)背面；两个第二导电类型半导体掺杂柱区(8)夹一个第一导电类型半导体掺杂柱区(9)形成超结结构并位于第一导电类型半导体掺杂衬底(10)正面；超结结构顶部两侧分别具有一个第二导电类型半导体体区(5)，第二导电类型半导体体区(5)分别与第二导电类型半导体掺杂柱区(8)和第一导电类型半导体掺杂柱区(9)相接触；两个第二导电类型半导体体区(5)中分别具有一个第一导电类型半导体掺杂源区(4)和一个第二导电类型半导体掺杂接触区(6)；所述多晶硅栅电极(2)位于第二导电类型半导体体区(5)和第一导电类型半导体掺杂柱区(9)上方，与第二导电类型半导体体区(5)和第一导电类型半导体掺杂柱区(9)之间通过栅介质层(3)相绝缘；所述金属化源电极(1)位于器件的最上层，两端分别与两个第二导电类型半导体体区(5)中的第一导电类型半导体掺杂源区(4)和第二导电类型半导体掺杂接触区(6)相接触，与多晶硅栅电极(2)之间通过隔离介质相绝缘；
其特征在于，所述具有优化雪崩击穿电流路径的超结MOSFET器件还包括两个第二导电类型半导体掺杂岛区(7)；所述两个第二导电类型半导体掺杂岛区(7)分别位于两个第二导电类型半导体掺杂柱区(8)的顶部，其掺杂浓度比第二导电类型半导体掺杂柱区(8)的掺杂浓度更高；所述金属化源电极(1)两端向下延伸进第二导电类型半导体体区(5)，形成沟槽结构；所述第二导电类型半导体掺杂接触区(6)位于金属化源电极(1)为两端的沟槽底部并靠近第二导电类型半导体掺杂岛区(7)。
2.根据权利要求1所述的具有优化雪崩击穿电流路径的超结MOSFET器件，其特征在于，当所述第一导电类型半导体为N型半导体、第二导电类型半导体为P型半导体时，所述超结MOSFET器件为N沟道超结MOSFET器件。
3.根据权利要求1所述的具有优化雪崩击穿电流路径的超结MOSFET器件，其特征在于，当所述第一导电类型半导体为P型半导体、第二导电类型半导体为N型半导体时，所述超结MOSFET器件为P沟道超结MOSFET器件。
4.根据权利要求2所述的具有优化雪崩击穿电流路径的超结MOSFET器件，其特征是所述N沟道超结MOSFET器件采用体硅、碳化硅、砷化镓、磷化铟或锗硅半导体材料制作。
5.根据权利要求3所述的具有优化雪崩击穿电流路径的超结MOSFET器件，其特征是具有槽型源电极接触，槽型接触孔的深度根据实际进行调整。
6.根据权利要求3所述的具有优化雪崩击穿电流路径的超结MOSFET器件，其特征是所述P沟道超结MOSFET器件采用体硅、碳化硅、砷化镓、磷化铟或锗硅半导体材料制作。
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