JP2008091450A - 半導体素子 - Google Patents

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Abstract

【課題】低オン抵抗、且つ、高耐圧な半導体素子を提供する。
【解決手段】ｎ型半導体基板１５の主面上に前記基板よりも低い不純物濃度のｎ型の第１半導体層２０に設けられた複数のｎ型の第１の半導体ピラー領域３０と、前記半導体ピラー領域３０に隣接して、複数のｐ型の半導体ピラー領域２５と、ｐ型の第１の半導体領域３５の表面に選択的に設けられたｎ型の第２の半導体領域４０と、前記半導体層基板１５の主面とは反対側面の第１の主電極１０と、前記第２の半導体領域４０の上に設けられた第２の主電極７０と、ゲート絶縁膜５０上の前記第２の主電極７０と前記第１の半導体ピラー領域３０との間の電流経路を制御する制御電極６０と、を備え、前記第１及び第２の半導体ピラー領域の不純物濃度は、いずれも前記第１の半導体層２０に近い側で低く、前記第２の主電極の側で高いことを特徴とする半導体素子を提供する。
【選択図】図１

Description

本発明は、半導体素子に関し、より詳細には、セミスーパージャンクション構造を有する半導体素子に関する。
パワーエレクトロニクス用途に縦形のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）素子が採用されている。このＭＯＳＦＥＴ素子のオン抵抗は、伝導層（ドリフト層）の電気抵抗に大きく依存する。ドリフト層の電気抵抗は、その不純物濃度で決定され、不純物濃度を高くすればオン抵抗を下げることができる。しかし、不純物濃度が高くなると、ドリフト層とベース層を形成するｐｎ接合部の耐圧が低下する。そのため、不純物濃度を大幅に上げることは困難である。このように、素子耐圧とオン抵抗とは、トレードオフの関係を有する。このトレードオフを改善することは、低消費電力で高耐圧の電力用半導体素子を実現するために重要な課題である。
このトレードオフを改善するＭＯＳＦＥＴ素子の一例として、ドリフト層に「スーパージャンクション構造」と呼ばれる縦長短冊状のｐ型ピラー領域とｎ型ピラー領域とを横方向に交互に並列させた構造がある（特許文献１）。スーパージャンクション構造は、ｐ型ピラー領域とｎ型ピラー領域に含まれる不純物濃度を同程度にすることで、擬似的にノンドープ層を作り出すことができる。これにより、高耐圧を保持しつつ、高ドープされたｎ型ピラー領域を介して電流を流すことで、材料限界を越えた低オン抵抗を実現することができる。
このようなスーパージャンクション構造を有するＭＯＳＦＥＴにおいて、さらに、高耐圧化を図るためには、ｐ型ピラー領域とｎ型ピラー領域の層厚みを厚く形成すればよい。ただし、ｐ型ピラー領域とｎ型ピラー領域との繰り返しピッチが不変の場合、ピラー領域を厚くするとｐ型ピラー領域やｎ型ピラー領域のアスペクト比が高くなるので、これらを形成するプロセスの難易度は高くなる。一方、アスペクト比を一定にし、ｐ型ピラー領域とｎ型ピラー領域の濃度を下げ、ピラー領域を厚くして繰り返しピッチを広げても、高耐圧化は可能である。ただし、この場合には、オン時に電流が流れるｎ型ピラー領域の濃度が低いために、高耐圧は得られるもののオン抵抗が大きく増大してしまう。
これに対して、ｐ型ピラー領域とｎ型ピラー領域のコレクタ側にｎ型層を挿入し、スーパージャンクション部分とｎ型層との両方で耐圧を保持させ素子の高耐圧化を図った半導体素子が開示されている（特許文献２）。この場合、現状のスーパージャンクション構造を形成するプロセスより大きな変更を必要としないで、素子を高耐圧化させることができる。また、ドリフト層を占めるｐ型ピラー領域とｎ型ピラー領域の割合により、従来の一様なｎ型ドリフト層構造に対して、耐圧−オン抵抗のトレードオフに優れる構造である。
特開２００４−１１９６１１号公報 特許第３６３４８４８号公報
本発明は、低オン抵抗、且つ高耐圧を有する半導体素子を提供する。
本発明の一態様によれば、半導体基板と、前記半導体基板の主面上に設けられ、前記半導体基板よりも低い不純物濃度を有する第１導電型の第１の半導体層と、前記第１の半導体層の上に設けられた複数の第１導電型の第１の半導体ピラー領域と、前記第１の半導体ピラー領域に隣接して、前記第１の半導体層の上に設けられた複数の第２導電型の第２の半導体ピラー領域と、前記第２の半導体ピラー領域の上に設けられた第２導電型の第１の半導体領域と、前記第１の半導体領域の表面に選択的に設けられた第１導電型の第２の半導体領域と、前記第２の半導体領域から前記第１の半導体領域を介して前記第１の半導体ピラー領域の上に延在するゲート絶縁膜と、前記半導体層基板の前記主面とは反対側の面に設けられた第１の主電極と、前記第２の半導体領域の上に設けられた第２の主電極と、前記ゲート絶縁膜の上に設けられ、前記第２の主電極と前記第１の半導体ピラー領域との間の電流経路を制御する制御電極と、を備え、前記第１及び第２の半導体ピラー領域の不純物濃度は、いずれも前記第１の半導体層に近い側で低く、前記第２の主電極の側で高いことを特徴とする半導体素子が提供される。
また、本発明の他の一態様によれば、半導体基板と、前記半導体基板の主面上に設けられ、前記半導体基板よりも低い不純物濃度を有する第１導電型の第１の半導体層と、前記第１の半導体層の上に設けられた複数の第１導電型の第１の半導体ピラー領域と、前記第１の半導体ピラー領域に隣接して、前記第１の半導体層の上に設けられた複数の第２導電型の第２の半導体ピラー領域と、前記半導体基板の前記主面とは反対側の面に設けられた第１の主電極と、前記第２の半導体ピラー領域の上に設けられた第２の主電極と、前記第２の主電極と前記第１の半導体ピラー領域との間の電流経路を制御する制御電極と、を備え、前記第２の半導体ピラー領域の不純物濃度は、前記第１の半導体層に近い側で低く、前記第１の半導体層から遠い側で高い分布を有し、前記第１の半導体層の不純物濃度は、前記第１の半導体層との界面近傍における前記第２の半導体ピラー領域の不純物濃度よりも低いことを特徴とする半導体素子が提供される。
本発明によれば、低オン抵抗、且つ高耐圧を有する半導体素子が提供できる。
以下、図面を参照しつつ、本発明の実施の形態について説明する。
図１は、本実施形態の半導体素子の第１具体例を表す模式断面図である。
本具体例の半導体素子５は、高濃度ｎ（ｎ＋）型半導体基板１５の上に形成されている。ｎ型半導体基板１５の上には、低濃度ｎ（ｎ−）型半導体層（第１の半導体層）２０が形成されている。ここで、ｎ−型半導体層２０の不純物濃度は、例えば、１．５×１０１５ｃｍ−３である。ｎ−型半導体層２０の主面上には、ｐ型ピラー領域（第２の半導体ピラー領域）２５及びｎ型ピラー領域（第１の半導体ピラー領域）３０が横方向に交互に並列して形成されている。これらピラー領域２５、３０が配置された構造を「スーパージャンクション構造」という。また、ｎ−型半導体層２０の上にスーパージャンクション構造が設けられた構造を「セミスーパージャンクション構造」という。ここで、ｐ型ピラー領域２５及びｎ型ピラー領域３０はストライプ形状を有し、ｎ型ピラー領域３０のストライプ幅Ｗｎと、ｐ型ピラー領域２５のストライプ幅Ｗｐは、例えば、６マイクロメータ程度である（Ｗｎ＝Ｗｐ）。また、これらのピラー領域２５、３０の厚みＴＳＪは、例えば、ドリフト層（ピラー領域の厚みＴＳＪとｎ−型半導体層２０の厚みＴｓｅｍｉの合計）全体の厚みの５０〜９０パーセント程度とすることができる。具体的には、例えば、ドリフト層全体の厚みが５５マイクロメータである時に、ピラー領域２５、３０の厚みＴＳＪはその６５パーセントである３５マイクロメータ程度とすることができる。
ｐ型ピラー領域２５の上端には、ｐ型シリコンからなるベース領域３５が設けられている。ベース領域３５は、ｎ型ピラー領域３０にも接続する部分を有し、ｐｎ接合が形成されている。ベース領域３５の表面には、ｎ＋型シリコンからなるソース領域４０が選択的に形成されている。これらのソース領域４０の間には、ベース領域３５に接続した高濃度ｐ（ｐ＋）型領域４５が形成されている。ｎ型ピラー領域３０と、選択的に形成されたソース領域４０と、ｎ型ピラー領域３０とソース領域４０間のベース領域３５と、の上には、ゲート絶縁膜５０が形成されている。ゲート絶縁膜５０の上には、ゲート電極（制御電極）６０が形成されている。ここで、例えば、ゲート電極（制御電極）６０とゲート絶縁膜５０を介して対向しているベース領域３５の不純物濃度の最大値は３．０×１０１６〜３×１０１７ｃｍ−３程度であり、ソース領域４０及びｐ＋型領域４５の不純物濃度は、メタル材とオーミック接続が可能となる高い濃度を選択とすることができる。
ゲート電極６０の側面及び上面は、絶縁膜５５により覆われている。ｐ＋型領域４５と、ｐ＋型領域４５近傍のソース領域４０と、絶縁膜５５と、の上には、ソース電極７０が形成されている。ソース電極７０は、ソース領域４０とベース領域３５の両方にオーミック接続している。ドレイン電極２０は、ｎ＋型半導体層１５を挟んでｎ−型半導体層２０と反対方向に形成され、オーミック接続している。
図２は、この半導体素子の平面構造を例示する模式図である。
半導体素子５の表面には、ゲート配線６４を介してゲート電極６０に接続したゲート電極パッド６２と、ソース電極７０に接続したソース電極パッド７２と、が設けられた構造を有する。
そして、本実施形態においては、ｐ型ピラー領域２５とｎ型ピラー領域３０の不純物濃度が、ｎ−型半導体層２０の主面に対して略垂直上方に向け変化している。
図３（ａ）は、ｐ型ピラー領域及びｎ型ピラー領域の不純物濃度の深さ方向の分布を表すグラフであり、図３（ｂ）はその電界強度の深さ方向の分布を表すグラフである。
また、図４（ａ）は、比較例の半導体素子における不純物濃度の深さ方向の分布を表すグラフであり、図４（ｂ）は、この半導体素子における電界強度の深さ方向の分布を表すグラフである。
なお、図１、図３及び図４において、ｐ型ピラー領域２５及びｎ型ピラー領域３０と、ベース領域３５と、の界面の位置をＡ−Ａ線とする。また、ｐ型ピラー領域２５及びｎ型ピラー領域３０と、ｎ−型半導体層２０と、の界面近傍をＤ−Ｄ線とする。また、ｎ−型半導体層２０とｎ＋型半導体基板１５の界面近傍をＥ−Ｅ線とする。Ａ−Ａ線とＤ−Ｄ線の間に、Ｂ−Ｂ線及びＣ−Ｃ線をこの順に設ける。Ａ−Ａ線とＤ−Ｄ線の間の距離は、ｐ型ピラー領域２５及びｎ型ピラー領域３０の膜厚であり、Ｄ−Ｄ線とＥ−Ｅ線は、ｎ−型半導体層２０の膜厚である。
図３（ａ）に表したように、本実施形態においては、ｐ型ピラー領域２５とｎ型ピラー領域３０の不純物濃度は、ｎ−型半導体層２０の主面に対して略垂直上方に向け階段状に増加する。特に、３段階以上に増加することで低オン抵抗、且つ高耐圧の半導体素子が得られる。なお、これらピラー領域２５、３０の不純物濃度は、深さ方向に沿って階段状でなく連続的、もしくは波型に変化させてもよい。またここで、ｐ型ピラー領域２５とｎ型ピラー領域３０の下端の不純物濃度は、ｎ−型半導体層２０の不純物濃度よりも高い値を有するものとすることが望ましい。
一方、図４に表した比較例においては、ｐ型ピラー領域及びｎ型ピラー領域の不純物の濃度は深さ方向に一定とされている。ここで、図３に表した本実施形態の半導体素子と図４に表した比較例の半導体素子において、ｐ型ピラー領域２５及びｎ型ピラー領域３０の不純物の総和すなわち不純物濃度の積分量は、同程度である。
次に、本実施形態及び比較例の半導体素子の動作について説明する。
動作状態において、半導体素子５のｐ型ピラー領域２５と、ｎ型ピラー領域３０及びｎ−型半導体層２０と、の間の界面に電界が集中する。より具体的には、ｐ型ピラー領域２５とｎ型ピラー領域３０との間には横方向の電界Ｅｌが生じ、ピラー領域とｎ−型半導体層２０との間には縦方向の電界Ｅｖが生じる。
これら電界のうちで、横方向の電界Ｅｌは、ｐ型ピラー領域２５の不純物の総和量とｎ型ピラー領域３０の不純物の総和量とを同程度にすることで、低く抑えることができる。つまり、この方向には素子の耐圧は高くすることができる。
一方、縦方向の電界Ｅｖについては、ピラー領域からｎ−型半導体層２０へ空乏層が延び、あたかもｐｎ接合のような振る舞いを示す。つまり、比較例の場合、図４（ｂ）に表した縦方向の電界ＥｖのピークＥｃが高くなり、素子の耐圧が低下しやすい。
これを防止するためには、ｎ−型半導体層２０の不純物濃度を下げることも考えられる。すなわち、ｎ−型半導体層２０の不純物濃度を下げることにより、任意のドレイン電圧に対してｎ−型半導体層２０に空乏層は伸びやすくなり、電界ＥｖのピークＥｃは緩和されて素子の耐圧は上昇する。
しかし、ｎ−型半導体層２０を低濃度化させると素子のオン抵抗が増大する。これを改善するためには、ｎ−型半導体層２０の不純物濃度が高くても、縦方向の電界Ｅｖを緩和できる構造を採用する必要がある。
一般的にｐｎ接合においては、ｎ型層の不純物濃度が一定の場合、ｐ型層の不純物濃度を低下させることで、ｐ型層側にも空乏層が広がる。これにより、接合界面の電界が緩和され、ｎ層側にも空乏層が延びやすくなる。
したがって、本具体例においては、ｐ型ピラー領域２５の不純物濃度を縦方向（深さ方向）に沿って変化させ、ｎ−型半導体層２０との界面近傍においてｐ型ピラー領域２５の不純物濃度を下げる。こうすることにより、ｎ−型半導体層２０との界面近傍においてｐ型ピラー領域２５が空乏化しやすくなり、図３（ｂ）に表したように、縦方向の電界ＥｖのピークＥｃを緩和できる。また図３（ｂ）と図４（ｂ）とを比較すると、図３（ｂ）のほうが同じ不純物濃度としたｎ−型半導体層２０に空乏層が伸びていることが分かる。すなわち、図３（ｂ）における距離ＤＥ１は、図４（ｂ）における距離ＤＥ２よりも大きくなっている。
このように、本実施形態によれば、ｎ−型半導体層２０の不純物濃度を下げることによるオン抵抗の増大を回避しつつ、素子の耐圧を上げることができる。
またこの時、ｐ型ピラー領域２５における不純物濃度にあわせてｎ型ピラー領域３０の不純物濃度も変化させることにより、これらピラー領域におけるｐ型不純物とｎ型不純物濃度のバランスを保ち、横方向の電界Ｅｌの低下も抑制できる。
本実施形態においては、ｐ型ピラー領域２５及びｎ型ピラー領域３０の不純物濃度は、ｎ−型半導体層２０との界面近傍のみを低下させればよい。かりに、ｐ型ピラー領域２５及びｎ型ピラー領域３０の全体の不純物濃度を低下させると、スーパージャンクション部分のオン抵抗が増加してしまう。そこで、ｐ型ピラー領域２５及びｎ型ピラー領域３０の不純物の分布については、例えば、ｎ−型半導体層２０との界面近傍において低下させた分だけ、上方（ベース領域３５に近い側）において増加させるように調整することができる。このようにすれば、ピラー領域２５、３０における不純物濃度の総和を維持でき、オン抵抗に与える影響も少ない。
図５は、本具体例及び比較例の半導体素子の耐圧とオン抵抗の関係を表すグラフである。すなわち、同図の横軸は素子耐圧（Ｖｄｓｓ：ボルト）であり、縦軸はオン抵抗（ＲｏｎＡ：ｍΩｃｍ２）を表す。
図５において、黒四角（■）は、ｎ−型半導体層２０を具備しない比較例のスーパージャンクション構造の場合を表す。ピラー領域のコレクタ側にもｎ型半導体層を形成したが、ｎ型ピラーと同じ濃度とした。これに対して、白三角（△）は、ピラー領域のコレクタ側にｎ−型半導体層を形成したセミスーパージャンクション構造の場合を表す。このセミスーパージャンクション構造の結果（白三角△）を本具体例に適用することで、黒丸（●）のレベルまで素子耐圧とオン抵抗とのトレードオフを改善することができる。
黒丸（●）で表した本具体例の素子は、図１乃至図３に関して前述した構造を有し、ｐ型ピラー領域２５の幅Ｗｐとｎ型ピラー領域３０の幅Ｗｎがいずれも６マイクロメータであり、また、ドリフト層全体の厚み（ＴＳＪ＋Ｔｓｅｍｉ）を５５マイクロメータとし、ピラー領域の厚みＴＳＪを３５マイクロメータとした。
また、図１及び図３において、Ａ−Ａ線からＢ−Ｂ線の間のｐ型ピラー領域２５及びｎ型ピラー領域３０の不純物濃度を４×１０１５ｃｍ−３とし、Ｂ−Ｂ線からＣ−Ｃ線の間の不純物濃度は３×１０１５ｃｍ−３、Ｃ−Ｃ線からＤ−Ｄ線の間の不純物濃度は２×１０１５ｃｍ−３、ｎ−型半導体層２０であるＤ−Ｄ線からＥ−Ｅ線の間の不純物濃度を１．５×１０１５ｃｍ−３とした。
一方、黒四角で表した比較例は、各部のサイズは本具体例と同一のディメンジョンのままで、ｐ型ピラー領域２５及びｎ型ピラー領域３０の不純物濃度に分布を設けず、３×１０１５ｃｍ−３の一定値とした。またｎ−型半導体層２０の不純物濃度をｎ型ピラー領域３０の不純物濃度と同一の３×１０１５ｃｍ−３とした。
また、黒丸で表した比較例も、各部のサイズは本具体例と同一のディメンジョンのまま、ｐ型ピラー領域２５及びｎ型ピラー領域３０の不純物濃度に分布を設けず、３×１０１５ｃｍ−３の一定値とした。ただし、ｎ−型半導体層２０の不純物濃度をｎ型ピラー領域３０の不純物濃度よりも下げて、７×１０１４ｃｍ−３とした。
ｎ−型半導体層２０の不純物濃度を下げない比較例（黒四角）の場合、素子耐圧は６４２ボルトでオン抵抗は１８ｍΩｃｍ２であった。これに対して、ｎ−型半導体層２０の不純物濃度を７×１０１４ｃｍ−３まで下げた比較例（白三角△）は、素子耐圧が７１２ボルトまで上昇するが、オン抵抗も２２ｍΩｃｍ２まで上昇してしまう。しかし、黒四角（■）の結果に対して、素子耐圧とオン抵抗とのトレードオフを改善できる。
これに対して、本具体例（黒丸●）によれば、素子耐圧は７１０ボルトまで上昇し、かつオン抵抗は２０ｍΩｃｍ２に抑えることができる。つまり、ｐ型ピラー領域２５及びｎ型ピラー領域３０の不純物濃度に分布を設けることにより、ｎ−型半導体層２０との界面付近での電界を緩和し、オン抵抗の上昇を抑制しつつ素子の耐圧を上げることができる。
次に、本実施形態の第２の具体例について説明する。
図６（ａ）は、第２具体例の半導体素子における不純物濃度の深さ方向の分布を表すグラフであり、図５（ｂ）は、本具体例の半導体素子における電界の深さ方向の分布を表すグラフである。
本具体例においても、ｐ型ピラー領域２５及びｎ型ピラー領域３０の不純物濃度は、図３に表した具体例と同様に、深さ方向に段階的に低下している。ただし、本具体例においては、ｐ型ピラー領域２５の不純物濃度の分布とｎ型ピラー領域３０の不純物濃度の分布とが同一ではない。具体的には、下方すなわちｎ−型半導体層２０に近い側においては、ｐ型ピラー領域２５の不純物濃度は、ｎ型ピラー領域３０の不純物濃度よりも低い。一方、上方すなわちベース領域３５に近い側においては、ｐ型ピラー領域２５の不純物濃度はｎ型ピラー領域３０の不純物濃度よりも高い。つまり、ピラー領域の上側の不純物濃度はｐ型リッチであり、下側はｎ型リッチである。
本具体例においても、ｎ−型半導体層２０との界面近傍においてｐ型ピラー領域２５の不純物濃度を下げることにより、空乏層を伸ばして電界を緩和できる。例えば、図６（ｂ）における距離ＤＥ３は、比較例に係る図４（ｂ）の距離ＤＥ２よりも大きくなる。その結果として、素子耐圧を上げることができる。そしてさらに、ｎ−型半導体層２０との界面近傍においてｎ型ピラー領域３０の不純物濃度をｐ型ピラー領域２５の不純物濃度よりもやや上げることにより、オン抵抗を低下させることができる。これは、ｎ型ピラー領域３０からｎ−型半導体層２０に電流が流入する際に、その界面の近傍のｎ型ピラー領域３０の不純物濃度をやや上げることにより、電流が横方向に拡がりやすくなるからである。すなわち、ｎ型ピラー領域３０からｎ−型半導体層２０に電流が流入する際の、ｎ型ピラー領域３０における電流が横方向の拡がり抵抗を低減することにより、オン抵抗を下げることができる。
このように、第２具体例によれば、ｎ−型半導体層２０とｐ型ピラー領域２５との界面付近で電界を緩和することにより耐圧を上昇させ、同時に、ｎ型ピラー領域３０における拡がり抵抗を低下させることにより、オン抵抗を下げることもできる。
ここでは本発明の実施例を分かりやすく説明するために、ｎ型ピラー領域及び、ｐ型ピラー領域のそれぞれの領域の正味の不純物量を同じとして説明したが、本発明はこれには限定されない。例えば、第１、第２の具体例共にｎ−型半導体領域２０と隣接するｎ型ピラー領域３０とｐ型ピラー領域２５の不純物濃度は同じとし、Ａ−Ａ線側にむけて、ｎ型ピラー領域３０の濃度とｐ型ピラー領域の濃度が増加するが、Ａ−Ａ線側になるほど、ｎ型ピラー領域３０に対してｐ型ピラー領域の濃度がより多くなる状態としても、本発明の電界緩和の効果を得ることができる。
また、本発明の構造を用いることで、オン時のＶｄ−Ｉｄ特性も改善することが可能である。Ｖｄ−Ｉｄ特性はゲートがオン状態にあり、ｎピラーを電流が流れた状態において、さらに電流密度を上げる、つまりドレイン電圧を増加させた時の特性である。電流密度が上昇し、ドレイン電圧が増加すると、ｐ型ピラー領域からｎ型ピラー領域に空乏層が広がりはじめ、最終的には電流飽和に至る。特に、ピラー領域とｎ−型半導体層との境界近傍で顕著なこの現象は、ｐ型ピラー領域２５が高濃度の時、あるいは、ｎ型ピラー領域３０に対してｐ型ピラー領域の濃度が高い場合に顕著となり、ｐ型ピラー領域２５から広がる空乏層が互いに接続（ピンチオフ）し易くなる。この現象についても、本発明の構造を適用することで、大電流密度までピンチオフを抑制することが可能となり、素子の大電流密度化が達成される。特に、第２の具体例において、Ｖｄ−Ｉｄ特性は大幅に改善される。
また、本発明の実施の形態を説明するにあたり、６００〜７５０Ｖ程度の素子耐圧を例に挙げて素子の構造や濃度を説明したが、ｎ−型半導体層２０の濃度を低下させ厚く形成することで、８００〜１５００Ｖ、さらにはこれ以上の素子耐圧を得る事が可能であり、さらにピラー領域の濃度を低がさせることで、これら高耐圧の素子においても耐圧とオン抵抗のトレードオフを改善させることが可能である。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明はこれらの具体例に限定されるものではない。
例えば、本具体例ではｎチャネルのプレーナ構造を有するＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）を例に挙げて説明したが、トレンチゲート構造を有するＭＯＳＦＥＴやｐチャネルのＭＯＳＦＥＴについても本発明は適用できる。
また、縦型パワーＭＯＳＦＥＴを例にとって説明したが、横方向にドリフト電流が流れる横型素子としてもよく、また、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やダイオードといった他の電力用半導体素子へも本発明は適応可能である。
また、本発明の実施の形態の説明においては、ｎ型ピラー領域３０とｐ型ピラー領域２５が紙面垂直方向に形成されるストライプ状を想定して述べているが、ピラー領域の配置方法はこれに限定されるものではなく、半導体表面から見て、ｎ型ピラー領域３０に対してｐ型ピラー領域２５がドット状、千鳥状、メッシュ状等のあらゆる配置方法としても、ピラー領域が空乏化する（セミ）スーパージャンクション構造の効果が得られる場合、本発明を適用することが可能である。
また、本実施形態の半導体素子５に用いることができるスーパージャンクション構造の製造方法についても限定はされない。例えば、ｎ＋型半導体基板１５の上にｎ−型半導体層２０を形成し、ｎ−型半導体層２０の上に、ｎ型半導体をエピタキシャル成長する。そして、イオン注入法を用いて、例えば、ボロンなどのｐ型不純物を選択的に注入してｐ型半導体領域を形成する。この際、ｎ型半導体の表面に、例えば、短冊状の開口を有するマスクを設ける。このように、結晶成長とイオン注入とを繰り返すことにより、ｎ型ピラー領域３０とｐ型ピラー領域２５が交互に形成されたスーパージャンクション構造が得られる。
あるいは、ｎ−型半導体層２０の上に、ｎ型半導体をエピタキシャル成長し、トレンチを開口してこのトレンチにｐ型半導体層を埋込エピタキシャル成長させることより、ｎ型ピラー領域３０とｐ型ピラー領域２５が交互に形成されたスーパージャンクション構造が得られる。
一方、各具体例における各要素の寸法や形状、導電型、不純物濃度、材料などについては、当業者が公知の範囲から適宜選択して本発明と同様の作用効果が得られるものも本発明の範囲に包含される。
本実施形態に係る半導体素子の第１具体例を表す模式断面図である。 図１の半導体素子の模式平面図である。 （ａ）は第１具体例の深さ方向に対する不純物濃度の分布を表すグラフであり、（ｂ）は第１具体例の深さ方向に対する電界の分布を表すグラフ図である。 （ａ）は比較例の半導体素子の深さ方向に対する不純物濃度の分布を表すグラフであり、図４（ｂ）は比較例である深さ方向に対する電界の分布を表すグラフである。 本具体例及び比較例の半導体素子の耐圧とオン抵抗の関係を表すグラフである。 （ａ）は第２具体例の深さ方向に対する不純物濃度の分布を表すグラフであり、（ｂ）は第２具体例の深さ方向に対する電界の分布を表すグラフ図である。
符号の説明
５半導体素子、１０ドレイン電極、１５高濃度ｎ（ｎ＋）型半導体基板、２０低濃度ｎ（ｎ−）型半導体層 、２５ｐ型ピラー領域、３０ｎ型ピラー領域、３５ベース領域、４０ソース領域、４５高濃度ｐ（ｐ＋）型領域、５０第１のゲート絶縁膜、５５絶縁膜、６０ゲート電極、６４ゲート配線、７０ソース電極

Claims (5)

  1. 半導体基板と、
    前記半導体基板の主面上に設けられ、前記半導体基板よりも低い不純物濃度を有する第１導電型の第１の半導体層と、
    前記第１の半導体層の上に設けられた複数の第１導電型の第１の半導体ピラー領域と、
    前記第１の半導体ピラー領域に隣接して、前記第１の半導体層の上に設けられた複数の第２導電型の第２の半導体ピラー領域と、
    前記第２の半導体ピラー領域の上に設けられた第２導電型の第１の半導体領域と、
    前記第１の半導体領域の表面に選択的に設けられた第１導電型の第２の半導体領域と、
    前記第２の半導体領域から前記第１の半導体領域を介して前記第１の半導体ピラー領域の上に延在するゲート絶縁膜と、
    前記半導体層基板の前記主面とは反対側の面に設けられた第１の主電極と、
    前記第２の半導体領域の上に設けられた第２の主電極と、
    前記ゲート絶縁膜の上に設けられ、前記第２の主電極と前記第１の半導体ピラー領域との間の電流経路を制御する制御電極と、
    を備え、
    前記第１及び第２の半導体ピラー領域の不純物濃度は、いずれも前記第１の半導体層に近い側で低く、前記第２の主電極の側で高いことを特徴とする半導体素子。
  2. 前記第１の半導体層の不純物濃度は、前記第１の半導体層との界面近傍における前記第２の半導体ピラー領域の不純物濃度よりも低いことを特徴とする請求項１記載の半導体素子。
  3. 前記第１の半導体ピラー領域の不純物濃度は、前記第１の半導体層に近い側で前記第２の半導体ピラー領域の不純物濃度よりも高く、前記第１の半導体層から遠い側で前記第２の半導体ピラー領域の不純物濃度よりも低いことを特徴とする請求項１または２に記載の半導体素子。
  4. 半導体基板と、
    前記半導体基板の主面上に設けられ、前記半導体基板よりも低い不純物濃度を有する第１導電型の第１の半導体層と、
    前記第１の半導体層の上に設けられた複数の第１導電型の第１の半導体ピラー領域と、
    前記第１の半導体ピラー領域に隣接して、前記第１の半導体層の上に設けられた複数の第２導電型の第２の半導体ピラー領域と、
    前記半導体基板の前記主面とは反対側の面に設けられた第１の主電極と、
    前記第２の半導体ピラー領域の上に設けられた第２の主電極と、
    前記第２の主電極と前記第１の半導体ピラー領域との間の電流経路を制御する制御電極と、
    を備え、
    前記第２の半導体ピラー領域の不純物濃度は、前記第１の半導体層に近い側で低く、前記第１の半導体層から遠い側で高い分布を有し、
    前記第１の半導体層の不純物濃度は、前記第１の半導体層との界面近傍における前記第２の半導体ピラー領域の不純物濃度よりも低いことを特徴とする半導体素子。
  5. 前記第１の半導体層の不純物濃度は、前記第１の半導体層との界面近傍における前記第１の半導体ピラー領域の不純物濃度よりも低いことを特徴とする請求項１〜４のいずれか１つに記載の半導体素子。
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