WO2019069416A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2019069416A1
WO2019069416A1 PCT/JP2017/036213 JP2017036213W WO2019069416A1 WO 2019069416 A1 WO2019069416 A1 WO 2019069416A1 JP 2017036213 W JP2017036213 W JP 2017036213W WO 2019069416 A1 WO2019069416 A1 WO 2019069416A1
Authority
WO
WIPO (PCT)
Prior art keywords
well
pillar
semiconductor device
pillars
type
Prior art date
Application number
PCT/JP2017/036213
Other languages
English (en)
French (fr)
Inventor
壮之 古橋
藤原　伸夫
直之 川畑
Original Assignee
三菱電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
Priority to PCT/JP2017/036213 priority Critical patent/WO2019069416A1/ja
Priority to DE112017007907.1T priority patent/DE112017007907T5/de
Priority to US16/634,167 priority patent/US11189689B2/en
Priority to JP2018519788A priority patent/JP6377302B1/ja
Priority to CN201780094773.2A priority patent/CN111133586B/zh
Publication of WO2019069416A1 publication Critical patent/WO2019069416A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device having a super junction structure.
  • a vertical device having electrodes on both sides of a semiconductor substrate is mainly used.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • IGBT Insulated Gate Bipolar Transistor: Insulated gate bipolar transistor
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • IGBT Insulated Gate Bipolar Transistor: Insulated gate bipolar transistor
  • a depletion layer extends in the drift layer, which functions as a breakdown voltage layer.
  • the thickness of the drift layer is small or the impurity concentration of the drift layer is high, only a thin depletion layer can be formed, and the breakdown voltage of the device is lowered.
  • the on resistance when the MOSFET is in the on state, a current flows through the semiconductor substrate and the drift layer, and the resistance received by this current is referred to as the on resistance.
  • the resistance of the drift layer ie, the drift resistance
  • the on resistance is one of the main resistance components of the MOSFET because it is higher than the resistance of the semiconductor substrate. Therefore, the on resistance can be substantially reduced by lowering the drift resistance.
  • a typical method therefor is to reduce the thickness of the drift layer or to increase the impurity concentration of the drift layer. From the above, there is a tradeoff between high breakdown voltage and low on-resistance.
  • a super junction structure has been proposed as a structure capable of solving the trade-off between the breakdown voltage and the on-resistance.
  • the super junction structure in the drift layer, p-type pillars and n-type pillars are alternately arranged along a direction orthogonal to the direction of current flow.
  • the depletion layer also extends from the pn junction surface between the p-type pillar and the n-type pillar, in addition to the pn junction surface existing near the surface of the semiconductor element or the depletion layer extending from the metal junction surface. That is, the depletion layer is formed in the drift layer to the same depth as the depth of the pillars.
  • the conductivity type of the drift layer is n-type
  • the impurity concentration of the n-type pillar is increased to reduce the drift resistance
  • the balance of the impurity concentration between the n-type pillar and the p-type pillar is If the insides of these pillars are completely depleted by maintaining them, a high breakdown voltage can be maintained. Therefore, it is expected that the super junction structure dramatically improves the trade-off between the withstand voltage and the on-resistance of the semiconductor device.
  • the pillars described above there are a multi-epitaxial method in which the epitaxial growth step and the ion implantation step are alternately repeated, and a buried epitaxial method in which a trench is formed in the epitaxial layer and then an epitaxial layer to embed the trench is further formed.
  • a multi-epitaxial method in which the epitaxial growth step and the ion implantation step are alternately repeated
  • a buried epitaxial method in which a trench is formed in the epitaxial layer and then an epitaxial layer to embed the trench is further formed.
  • the width of the pillar structure increases with the depth of the pillar structure.
  • the depth of the pillar structure is determined in consideration of the semiconductor material to be used and the required withstand voltage.
  • a p-type pillar having a depth of about 40 ⁇ m is required. The case where this is formed by the buried epitaxial method will be discussed below.
  • an etching mask is formed to form a trench. If an oxide film mask made of tetraethyl orthosilicate (TEOS) is generally used for SiC etching, a mask thickness of about 10 ⁇ m is required in consideration of the etching selectivity. When forming by dry etching, a resist mask with a thickness of about 6 ⁇ m is required. When considering the aspect ratio of the opening that can be stably formed in patterning the resist mask, the width of the opening formed in the resist mask is In the process of transferring the opening of the resist mask to the oxide film mask by etching and further transferring it to the SiC trench, the width dimension of the pattern is expanded, and hence the width of the p-type pillar obtained stably. Is 7 ⁇ m to 8 ⁇ m or more.
  • TEOS tetraethyl orthosilicate
  • the width of the p-type pillar is determined, the combination of the width of the n-type pillar and the donor concentration of the n-type pillar, which minimizes the drift resistance while maintaining the withstand voltage, is uniquely determined. This is because, as described above, it is necessary to balance the impurity concentration between the p-type pillar and the n-type pillar, so that the width of the n-type pillar and the donor concentration of the n-type pillar can be set independently. It can not be done.
  • the width of the p-type pillar is about 8 ⁇ m
  • the width of the n-type pillar is suitably about 4 ⁇ m.
  • the pillar pitch of the super junction which is the sum of the width of the p-type pillar and the width of the n-type pillar, is about 12 ⁇ m.
  • the cell pitch of the MOSFET is the same as the pillar pitch of the super junction. In the above example, it is about 12 ⁇ m.
  • the cell pitch of a normal MOSFET having no super junction structure is often about half of that. Therefore, the cell pitch usually increases with the application of the super junction structure. As a result, the channel width per unit area, that is, the channel width density is reduced, and the channel resistance is correspondingly increased.
  • the semiconductor material is SiC
  • the carrier mobility in the channel is extremely low compared to the value assumed from the carrier mobility in the crystal due to the high interface state density of SiC / SiO 2 . Therefore, the channel resistance of the SiC-MOSFET is originally large. As described above, as the channel width density decreases, the channel resistance further increases. As a result, the channel resistance is a major component of the on resistance, even in high voltage MOSFETs with relatively large drift resistance.
  • a structure in which unit cells each having a polygonal pattern such as a square or a hexagon are periodically arranged so that the channel width density is high. Is often applied.
  • the complexity of the process is often avoided by applying a complicated cell structure because the process of forming the super junction structure is highly difficult. Specifically, a simpler stripe shape is often used instead of the polygon pattern shape as described above. As a result, the channel width density is further reduced.
  • Patent Document 1 Japanese Patent Laid-Open No. 2010-040975 (Patent Document 1), it is possible to set both the arrangement pitch of the super junction structure and the arrangement pitch of the vertical MOSFETs without being restricted by each other. It is intended to bring out the performance properly.
  • the sidewall of the trench for forming the pillars is (110), and the sidewall of the trench for control electrode is (100) to obtain excellent characteristics. It is asserted that it is possible to
  • JP 2010-040975 A when the MOSFET is an n-channel type, the portion intersecting the p-type pillar in the longitudinally extending MOSFET structure contributes to the switching operation I can not do it. Therefore, the improvement of the effective channel width density is limited, and correspondingly, the effect of the reduction of the on resistance by the reduction of the channel resistance is also limited.
  • the present invention has been made to solve the problems as described above, and it is an object of the present invention to provide a semiconductor device capable of reducing on-resistance by reducing channel resistance.
  • the semiconductor device of the present invention is a device having a switchable current path.
  • the semiconductor device controls the semiconductor layer, the first main electrode, the super junction layer, the plurality of first wells, the plurality of first impurity regions, the plurality of second wells, the plurality of second impurity regions, and It has an electrode and a second main electrode.
  • the semiconductor layer has a first surface and a second surface opposite to the first surface.
  • the first main electrode is provided on the first surface.
  • the super junction layer is provided on the second surface of the semiconductor layer.
  • the super junction layer alternately includes, in the in-plane direction of the second surface, a plurality of first pillars having a first conductivity type and a plurality of second pillars having a second conductivity type different from the first conductivity type.
  • the first well is provided on each of the second pillars, reaches the first pillar on the super junction layer, and has the second conductivity type.
  • the first impurity region is provided on each of the first wells, separated from the first pillar by the first well, and has a first conductivity type.
  • the second well is provided on each of the first pillars, is spaced apart from the second pillar in a cross section including the current path, and has a second conductivity type.
  • a second impurity region is provided on each of the second wells, separated from the first pillar by the second well, and has a first conductivity type.
  • the control electrode faces the first well between the first pillar and the first impurity region via the insulating film, and faces the second well between the first pillar and the second impurity region.
  • the second main electrode is joined to each of the first well, the second well, the first impurity region, and the second impurity region.
  • the present invention not only the first well on the second pillar but also the second well on the first pillar can contribute to the switching of the current path. This increases the channel width density. Thus, the on resistance of the semiconductor device can be reduced.
  • FIG. 1 is a cross-sectional perspective view schematically showing a configuration of a semiconductor device in a first embodiment of the present invention. It is the partially expanded view which abbreviate
  • FIG. 1 is a plan view schematically showing a planar layout of a semiconductor device in a first embodiment of the present invention. It is a graph which illustrates the calculation result of the relation between n type pillar width and change of drift resistance.
  • FIG. 8 is a cross-sectional perspective view schematically showing a first step of a method of manufacturing a semiconductor device in the first embodiment of the present invention.
  • FIG. 8 is a cross-sectional perspective view schematically showing a first step of a method of manufacturing a semiconductor device in the first embodiment of the present invention.
  • FIG. 14 is a cross-sectional perspective view schematically showing a second step of the method of manufacturing a semiconductor device in the first embodiment of the present invention.
  • FIG. 14 is a cross-sectional perspective view schematically showing a third step of the method for manufacturing the semiconductor device in the first embodiment of the present invention.
  • FIG. 14 is a cross-sectional perspective view schematically showing a fourth step of the method for manufacturing the semiconductor device in the first embodiment of the present invention.
  • FIG. 16 is a cross-sectional perspective view schematically showing a fifth step of the method for manufacturing the semiconductor device in the first embodiment of the present invention.
  • FIG. 14 is a cross-sectional perspective view schematically showing the configuration of the semiconductor device in the second embodiment of the present invention, omitting illustration of a second main electrode.
  • FIG. 16 is a cross-sectional perspective view schematically showing a step of a method of manufacturing a semiconductor device in a second embodiment of the present invention.
  • FIG. 18 is a partial plan view schematically showing a configuration of a semiconductor portion of a semiconductor device in a third embodiment of the present invention.
  • FIG. 15 is a partial plan view schematically showing a planar layout of a super junction layer 90 which the semiconductor device of FIG. 14 has.
  • FIG. 16 is a partial plan view schematically showing a first step of a method of manufacturing a semiconductor device in a third embodiment of the present invention.
  • FIG. 21 is a partial plan view schematically showing a second step of the method of manufacturing a semiconductor device in the third embodiment of the present invention.
  • FIG. 21 is a partial plan view schematically showing a third step of the method of manufacturing a semiconductor device in the third embodiment of the present invention. It is a figure which shows the modification of FIG. It is a figure which shows the modification of FIG. It is a figure which shows the modification of FIG. It is a figure which shows the modification of FIG. It is a figure which shows the modification of FIG. It is a figure which shows the modification of FIG. It is a figure which shows the modification of FIG.
  • FIG. 18 is a cross-sectional perspective view schematically showing a configuration of a semiconductor device in a fourth embodiment of the present invention.
  • FIG. 25 is a partially enlarged view schematically showing a configuration of a structure of a semiconductor portion of FIG. FIG.
  • FIG. 21 is a cross-sectional perspective view schematically showing a configuration of a semiconductor device in a fifth embodiment of the present invention.
  • FIG. 21 is a cross-sectional perspective view schematically showing a first step of a method of manufacturing a semiconductor device in a fifth embodiment of the present invention.
  • FIG. 26 is a cross-sectional perspective view schematically showing a second step of the method of manufacturing a semiconductor device in the fifth embodiment of the present invention.
  • FIG. 31 is a cross-sectional perspective view schematically showing a third step of the method for manufacturing the semiconductor device in the fifth embodiment of the present invention. It is a cross-sectional perspective view which shows roughly the structure of the semiconductor device in Embodiment 6 of this invention.
  • FIG. 21 is a cross-sectional perspective view schematically showing a configuration of a semiconductor device in a fifth embodiment of the present invention.
  • FIG. 21 is a cross-sectional perspective view schematically showing a first step of a method of manufacturing a semiconductor device in a fifth embodiment of the present
  • FIG. 26 is a cross-sectional perspective view schematically showing a first step of a method of manufacturing a semiconductor device in a sixth embodiment of the present invention.
  • FIG. 26 is a cross-sectional perspective view schematically showing a second step of the method of manufacturing a semiconductor device in the sixth embodiment of the present invention. It is a cross-sectional perspective view which shows roughly the structure of the semiconductor device in Embodiment 7 of this invention.
  • FIG. 21 is a cross-sectional perspective view schematically showing a first step of a method of manufacturing a semiconductor device in a seventh embodiment of the present invention.
  • FIG. 21 is a cross-sectional perspective view schematically showing a second step of the method of manufacturing a semiconductor device in the seventh embodiment of the present invention.
  • FIG. 35 is a cross-sectional perspective view schematically showing a third step of the method for manufacturing the semiconductor device in the seventh embodiment of the present invention.
  • FIG. 1 is a cross-sectional perspective view schematically showing a configuration of MOSFET 101 (semiconductor device) in the first embodiment.
  • FIG. 2 is a partially enlarged view of the source electrode 11 (second main electrode) in FIG. 1 with the illustration thereof omitted.
  • FIG. 3 is a diagram in which the structure in the vicinity of the gate electrode 9 (control electrode) in FIG. 2 is omitted.
  • FIG. 4 is a plan view schematically showing a planar layout of the MOSFET 101. As shown in FIG.
  • the MOSFET 101 is a device including an active region 100A (FIG. 4) having a switchable current path.
  • the MOSFET 101 is a planar gate type.
  • the MOSFET 101 has, as a planar layout (FIG. 4), an active region 100A having the above current path and a non-active region 100N disposed outside the active region.
  • the active region 100A is provided with a periodic fine structure for forming a switchable current path
  • the non-active region 100N is provided with a structure for suppressing a withstand voltage. ing. 1 to 3 show the structure in the active region 100A.
  • the MOSFET 101 includes a semiconductor substrate 1 (semiconductor layer), a drain electrode 12 (first main electrode), a super junction layer 90, a plurality of first wells 5a, and a plurality of first source regions 6a (first impurity regions). , A plurality of second wells 5b, a plurality of second source regions 6b (second impurity regions), a gate electrode 9 (control electrode), and a source electrode 11 (second main electrode).
  • the MOSFET 101 has a gate insulating film 8 (insulating film), a gate electrode 9 and an interlayer insulating film 10 in order to form a MOS structure (MOSFET cell). Further, in the present embodiment, the MOSFET 101 has the epitaxial layer 2. Further, in the present embodiment, the MOSFET 101 has the contact region 7a and the contact region 7b.
  • the semiconductor substrate 1 has a lower surface S1 (first surface) and an upper surface S2 (second surface) opposite to the lower surface S1.
  • the XY plane is parallel to the upper surface S2
  • the Z axis is parallel to the thickness direction of the semiconductor substrate 1.
  • the current path of MOSFET 101 is formed to connect between lower surface S1 and upper surface S2.
  • the MOSFET 101 is a so-called vertical switching device.
  • the semiconductor substrate 1 has n-type (first conductivity type).
  • the epitaxial layer 2 is a layer formed by epitaxial crystal growth on the upper surface S2 of the semiconductor substrate 1.
  • the epitaxial layer 2 has n-type.
  • the impurity concentration of epitaxial layer 2 is lower than the impurity concentration of semiconductor substrate 1.
  • the super junction layer 90 is provided on the upper surface S2 of the semiconductor substrate 1 via the epitaxial layer 2.
  • the super junction layer 90 includes a plurality of n-type pillars 3 (first pillars) having n-type (first conductivity type)
  • a plurality of p-type pillars 4 (second pillars) having a mold (a second conductivity type different from the first conductivity type) are alternately included in the in-plane direction of the upper surface S2 (the XY in-plane direction in FIG. 1) .
  • n-type pillars 3 and p-type pillars 4 are alternately arranged in one direction (X direction in FIG. 1) in the in-plane direction (XY in-plane direction in FIG. 1). And each of the n-type pillar 3 and the p-type pillar 4 extends along a direction (Y direction) orthogonal to the one direction (X direction) in the in-plane direction (XY in-plane direction in FIG. ing. That is, in the layout parallel to the upper surface S2 of the semiconductor substrate 1 (also referred to as “planar layout”), the n-type pillars 3 and the p-type pillars 4 are arranged in a stripe shape.
  • each of the plurality of p-type pillars 4 has the same width (along the X direction in FIG.
  • the plurality of p-type pillars 4 are arranged at equal intervals (intervals along the X direction in FIG. 1).
  • Super junction layer 90 is made of SiC in the present embodiment. That is, the MOSFET 101 is preferably a silicon carbide semiconductor device. In order to easily form the super junction layer 90 made of SiC, it is preferable that the epitaxial layer 2 and the semiconductor substrate 1 also be made of SiC. The epitaxial layer 2 may be omitted, in which case the super junction layer 90 is provided directly on the top surface S2 of the semiconductor substrate 1, not indirectly.
  • the first well 5a has a p-type.
  • the first well 5 a is provided on each of the p-type pillars 4.
  • the first well 5a reaches the n-type pillar 3 on the super junction layer 90, and preferably extends onto the n-type pillar 3 as shown in FIGS.
  • the first source region 6a has n-type.
  • the first source region 6a is provided on each of the first wells 5a, and is separated from the n-type pillar 3 by the first wells 5a.
  • the second well 5b has a p-type.
  • the second well 5 b is provided on each of the n-type pillars 3.
  • the second well 5 b is disposed apart from the p-type pillar 4 in the cross section (FIG. 1) of the active region 100 A perpendicular to the top surface S 2 of the semiconductor substrate 1.
  • the second source region 6b has n-type.
  • the second source region 6b is provided on each of the second wells 5b, and is separated from the n-type pillar 3 by the second well 5b.
  • the second wells 5b are arranged in stripes in a layout parallel to the upper surface S2 of the semiconductor substrate 1 (see the upper surface in FIG. 10 described later).
  • each of the second wells 5b is smaller than the width of each of the first wells 5a.
  • the width of each of the first wells 5a may be the same, and the width of each of the second wells 5b may be the same.
  • the source electrode 11 is provided on the upper surface S2 side of the semiconductor substrate 1, and is joined to each of the first well 5a, the second well 5b, the first source region 6a, and the second source region 6b.
  • a part of the first well 5a is a contact area 7a having a relatively high concentration
  • the source electrode 11 is joined to the contact area 7a as a part of the first well 5a. It is done.
  • a part of the second well 5b is a contact area 7b having a relatively high concentration
  • the source electrode 11 is joined to the contact area 7b as a part of the second well 5b.
  • the drain electrode 12 is provided on the lower surface S1 of the semiconductor substrate 1.
  • Gate electrode 9 is opposed to first well 5a between n-type pillar 3 and first source region 6a via gate insulating film 8, and is formed between n-type pillar 3 and second source region 6b. It faces the well 5b.
  • gate electrode 9 has a striped planar layout, as shown in FIG.
  • the interlayer insulating film 10 insulates between the gate electrode 9 and the source electrode 11.
  • the gate insulating film 8 is typically an oxide film, another insulating film may be used. Therefore, the semiconductor device is not limited to the MOSFET, and may be a MISFET (Metal Insulator Semiconductor Field Effect Transistor) other than the MOSFET. The same applies to the other embodiments.
  • MISFET Metal Insulator Semiconductor Field Effect Transistor
  • the MOSFET 101 When a gate voltage exceeding the threshold is applied to the gate electrode 9, the MOSFET 101 is turned on. Specifically, a channel is formed in first well 5a between n-type pillar 3 and first source region 6a, and a channel is formed in second well 5b between n-type pillar 3 and second source region 6b. Is formed. Thereby, an electrical path passing between the source electrode 11 and the drain electrode 12 through the first source region 6a, the first well 5a, the n-type pillar 3, the epitaxial layer 2, and the semiconductor substrate 1, and The two source regions 6 b, the second well 5 b, the n-type pillar 3, the epitaxial layer 2, and the electrical path passing through the semiconductor substrate 1 are electrically connected.
  • each pillar is depleted by releasing its majority carriers out of the pillars.
  • holes emitted from the p-type pillar 4 move to the source electrode 11 through the contact region 7a.
  • FIG. 5 is a graph illustrating the calculation result of the relationship between the width of n-type pillar 3 (the dimension in the X direction in FIG. 1) and the change in drift resistance.
  • the width of the p-type pillar 4 is fixed to 8 ⁇ m, and the drift resistance is calculated with the width of the n-type pillar 3 as a parameter.
  • the amount of change therefrom is shown with reference to the minimum value of the calculated drift resistance.
  • the donor concentration of the n-type pillar 3 and the acceptor concentration of the p-type pillar 4 are set such that both pillars are completely depleted.
  • the epitaxial layer 2 as a buffer layer of the super junction layer 90 has a constant thickness.
  • the super junction layer 90 as a drift layer only the n-type pillar 3 functions as a current path.
  • the donor concentration of the n-type pillar 3 is set high, the conductivity of the current path is increased, but for complete depletion described above, the width of the n-type pillar 3 as a current path needs to be reduced There is.
  • the donor concentration of the n-type pillar 3 is set low, the conductivity of the current path is lowered, but the width of the n-type pillar 3 as the current path can be made larger.
  • the width of the p-type pillar 4 is 8 ⁇ m
  • the width of the n-type pillar 3 is 4 ⁇ m
  • the pillar pitch is The total width of them is 12 ⁇ m.
  • the MOS structure is arranged at the same pitch as the pillar pitch.
  • the value of 12 ⁇ m, which is the value of the pillar pitch is twice as large as that of the MOS structure of a normal MOSFET having no super junction structure. Therefore, in the comparative example, the MOS structure becomes considerably sparse due to the adoption of the super junction structure, and as a result, the channel width density is greatly reduced. Therefore, when the influence of the channel resistance on the on-resistance is large, it is difficult to obtain a sufficiently small on-resistance in the comparative example.
  • the semiconductor material is SiC
  • the carrier mobility in the channel is extremely low compared to the value assumed from the carrier mobility in the crystal due to the high interface state density of SiC / SiO 2 . Therefore, the channel resistance of the SiC-MOSFET is originally large. As described above, as the channel width density decreases, the channel resistance further increases. As a result, the channel resistance is a major component of the on resistance, even in high voltage MOSFETs with relatively large drift resistance. Therefore, in the comparative example, it is difficult to obtain a sufficiently low on-resistance.
  • each of the n-type pillar 3 and the p-type pillar 4 is provided with a MOS structure. That is, the MOS structure is provided at a half pitch of the pillar pitch. Thus, the MOS structure is provided at a relatively high density while adopting the super junction structure. As a result, a significant decrease in channel width density is avoided. Therefore, in the case where the influence of the channel resistance on the on-resistance is large, a smaller on-resistance can be obtained as compared with the comparative example.
  • the width of n-type pillar 3 is made larger than the optimum width from the viewpoint of reducing drift resistance.
  • the width of each n-type pillar 3 may be larger than the width of each p-type pillar 4.
  • the drift resistance is increased because the donor concentration for enabling complete depletion is decreased.
  • the on resistance as a whole of the MOSFET decreases.
  • FIGS. 6 to 10 are cross-sectional perspective view schematically showing first to fifth steps of a method of manufacturing MOSFET 101 (FIG. 1).
  • n-type semiconductor substrate 1 made of SiC is prepared.
  • the plane orientation of the upper surface S2 of the semiconductor substrate 1 is not particularly limited, but may be, for example, a plane orientation in the c axis direction, and in that case, an off angle of about 8 ° or less from the c axis may be provided.
  • the n-type epitaxial layer 2 is formed.
  • the dopant concentration of the epitaxial layer 2 is, for example, in the range of 1 ⁇ 10 13 to 1 ⁇ 10 18 cm ⁇ 3 .
  • the thickness of epitaxial layer 2 is, for example, 40 ⁇ m to 200 ⁇ m. Be done. For example, if the thickness of the super junction layer 90 is 30 ⁇ m, the thickness of the epitaxial layer 2 may be 30 ⁇ m or more.
  • Oxide film 61L is deposited on epitaxial layer 2.
  • a resist mask 62 is formed on oxide film 61L. Etching using the resist mask 62 is performed, and then the resist mask 62 is removed.
  • oxide film mask 61M is formed on epitaxial layer 2 by the above etching. Etching is performed using the oxide film mask 61M, and then the oxide film mask 61M is removed.
  • trench 39 is formed from the top of epitaxial layer 2 to form n-type pillar 3 and p-type pillar 4 (FIG. 1) to be buried.
  • the aspect ratio of the width to the depth of the p-type pillar 4 used in the super junction structure is derived from the aspect ratio of the trench 39.
  • dry etching such as reactive ion etching or sputter etching is desirable. Wet etching may be used if such necessity is low.
  • p type semiconductor crystal is buried in trench 39 to form p type pillar 4.
  • This step is performed by forming a p-type epitaxial layer on the inside of the trench 39 and on the top of the n-type pillar 3 by p-type epitaxial growth.
  • a step is formed on the surface of the p-type epitaxial layer so as to reflect the shape of trench 39.
  • the trench 39 may not be completely filled.
  • This epitaxial growth is performed such that p-type pillar 4 has a desired acceptor concentration NA.
  • the amount of acceptor impurities contained in the p-type pillar 4 is made equal to the amount of donor impurities contained in the n-type pillar 3 because it is necessary to maintain the charge balance of the pillars.
  • the amount of donor impurities contained in the buffer layer is also considered in charge balance.
  • the acceptor concentration NA of the p-type pillar 4 and the donor concentration ND of the n-type pillar 3 are in the range of 1 ⁇ 10 13 to 1 ⁇ 10 18 cm ⁇ 3 .
  • the width of the n-type pillar 3 and the width of the p-type pillar 4 may be the same or different.
  • the donor concentration ND of the n-type pillar 3 and the acceptor concentration NA of the p-type pillar 4 may be the same or different.
  • the above-described p-type epitaxial layer is partially removed by CMP (Chemical Mechanical Polish: chemical mechanical polishing) until the top of n-type pillar 3 is exposed, and the p-type epitaxial layer is The surface of the wafer is planarized.
  • CMP Chemical Mechanical Polish: chemical mechanical polishing
  • the wafer back surface that is, the lower surface S1 of the semiconductor substrate 1 may be ground before CMP.
  • a first well 5a, a second well 5b, a first source region 6a, a second source region 6b, a contact region 7a, and a contact region 7b are formed. These can be formed, for example, by performing ion implantation of a dopant using a resist mask (not shown) processed by photolithography. As described above, the first well 5a, the second well 5b, the contact region 7a, and the contact region 7b are p-type, and the first source region 6a and the second source region 6b are n-type.
  • the dopant concentration of the first well 5a and the second well 5b is desirably in the range of 1 ⁇ 10 15 to 1 ⁇ 10 19 cm ⁇ 3 , and the depth thereof is, for example, in the range of 0.3 ⁇ m to 4.0 ⁇ m. It is assumed.
  • the dopant concentration of the first source region 6a and the second source region 6b desirably exceeds the dopant concentration of the first well 5a and the second well 5b, for example, in the range of 1 ⁇ 10 18 to 1 ⁇ 10 21 cm ⁇ 3 . Is desirable.
  • the depths of the first source region 6a and the second source region 6b are made not to exceed the depths of the first well 5a and the second well 5b.
  • the contact region 7a and the contact region 7b may be formed by ion implantation using the same mask, and the dopant concentration thereof is preferably in the range of 1 ⁇ 10 18 to 1 ⁇ 10 21 cm ⁇ 3 .
  • the ion implantation is preferably performed at a substrate temperature of 200 ° C. or higher.
  • Each of contact region 7a and contact region 7b is a region provided for better electrical contact to first well 5a and second well 5b, and is free of contact region 7a and contact region 7b. However, operation as a MOSFET element is possible.
  • heat treatment is performed in an inert gas such as argon or nitrogen, or in vacuum, for example, at a temperature of 1500 ° C. to 2200 ° C., for 0.5 minutes to 60 minutes.
  • an inert gas such as argon or nitrogen, or in vacuum, for example, at a temperature of 1500 ° C. to 2200 ° C., for 0.5 minutes to 60 minutes.
  • the implanted impurity is electrically activated.
  • the surface altered layer is removed by oxide film formation by sacrificial oxidation and oxide film removal by hydrofluoric acid. This gives a clean surface.
  • a field oxide film (not shown) having an opening in active region 100A (FIG. 4) is formed.
  • the field insulating film can be formed by forming a silicon oxide film and its patterning.
  • gate insulating film 8 is formed on the wafer surface. Gate insulating film 8 is formed, for example, by thermal oxidation or deposition. Next, viewed from above the wafer, the first well 5a is covered between the n-type pillar 3 and the first source region 6a, and the second well 5b is formed between the n-type pillar 3 and the second source region 6b. A gate electrode 9 is formed to cover it. In general, polysilicon containing a high concentration of dopant is used as the material of the gate electrode 9. After depositing polysilicon over the entire surface of the wafer by chemical vapor deposition, unnecessary portions are removed by dry etching.
  • interlayer insulating film 10 is deposited, for example, by chemical vapor deposition. Then, the first source region 6a, the second source region 6b, the contact region 7a, and the contact region 7b are exposed by a resist mask formed by photolithography and etching such as dry etching using the resist mask. Then, interlayer insulating film 10 and gate insulating film 8 are partially removed. That is, contact holes 10a and 10b are formed.
  • Source electrode 11 (FIG. 1) is formed in contact with first source region 6a and contact region 7a via contact hole 10a, and in contact with second source region 6b and contact region 7b via contact hole 10b. .
  • gate interconnections (not shown) electrically connected to gate electrodes 9 are formed in non-active region 100N (FIG. 4).
  • the drain electrode 12 is formed on the lower surface S1 of the semiconductor substrate 1.
  • the source electrode 11 and the drain electrode 12 are formed, for example, by depositing a metal such as Al, Ti, Cu, Au or an alloy thereof by sputtering or vapor deposition.
  • a silicide layer may be formed in advance on the wafer surface where the source electrode 11 and the drain electrode 12 are in contact by reacting SiC and Ni or the like. If a silicide layer is provided, a reduction in contact resistance is expected.
  • MOSFET 101 (FIG. 1) is completed.
  • the first well 5a on the p-type pillar 4 but also the second well 5b on the n-type pillar 3 has an active region, as described in comparison with the comparative example above. It can contribute to the switching of the current path at 100 A (FIG. 4). This increases the channel width density. Thus, the on resistance of the MOSFET 101 can be reduced.
  • the first conductivity type is n-type
  • the second conductivity type is p-type.
  • the p-type pillar 4 is connected to the source electrode 11 via the first well 5a having the contact region 7a.
  • the contact resistance between the p-type pillar 4 and the source electrode is suppressed. Therefore, holes are easily released from the p-type pillar 4 to the source electrode 11 at the time of turn-off. Therefore, super junction layer 90 is sufficiently depleted at turn-off. Therefore, the effect of the withstand voltage improvement by a super junction structure can fully be acquired. Since the mobility of holes is generally smaller than the mobility of electrons, it is particularly important to promote the emission of holes when a super junction structure is applied.
  • the first conductivity type may be p-type
  • the second conductivity type may be n-type
  • the n-type pillars are connected to the source electrode via the n-type first well having the n-type contact region.
  • the material of the super junction layer 90 is not limited to SiC, and may be, for example, Si (silicon).
  • the n-type pillars 3 and the p-type pillars 4 are arranged in a stripe shape. Striped patterns can be formed relatively easily as compared to more complex patterns.
  • the second wells 5b are arranged in a stripe. Striped patterns can be formed relatively easily as compared to more complex patterns.
  • the first well 5 a extends onto the n-type pillar 3. Thereby, the first well 5a more reliably reaches the n-type pillar 3 even if the process varies. Thus, the channel constituted by the first well 5a can be formed more reliably.
  • each of the plurality of p-type pillars 4 has the same width, and the plurality of p-type pillars 4 are equally spaced. It is arranged by. Thereby, the charge balance of the super junction structure can be easily optimized in the active region 100A.
  • the width of the second well 5b is smaller than the width of the first well 5a.
  • the width of the second well 5b can be reduced regardless of the structure of the super junction layer 90 within the limits of the manufacturing process.
  • the width of the second well 5b does not have to be the same as the width of the first well 5a, and may be smaller. Thereby, the channel width density can be further increased as compared to the case where both are the same.
  • FIG. 11 is a cross-sectional perspective view schematically showing the configuration of the MOSFET 102 (semiconductor device) in the second embodiment, with the source electrode 11 (see FIG. 1) not shown.
  • FIG. 12 is a diagram in which the structure in the vicinity of the gate electrode 9 in FIG. 11 is omitted.
  • the second well 5b has a plurality of well patterns as a layout parallel to the top surface S2 of the semiconductor substrate 1, and the plurality of well patterns are Periodically disposed along each of at least two directions.
  • the plurality of well patterns are periodically arranged along each of the X direction and the Y direction.
  • the well patterns adjacent to each other are separated by the first well 5a.
  • the first well 5a has a stripe pattern as in the first embodiment.
  • the second well 5 b has a discrete pattern along the n-type pillar 3 extending on the XY plane.
  • first source region 6a and the contact region 7a formed inside the first well 5a are in the form of stripes.
  • second source region 6b and the contact region 7b are separately disposed in each of the discrete second wells 5b as described above.
  • the super junction layer 90 is formed by the same steps as in FIGS. 6 to 10 (Embodiment 1).
  • impurity regions are formed in the pattern shown in FIG. This step can be performed by the same method as in Embodiment 1 except for the difference in pattern.
  • gate insulating film 8 and polysilicon as a material of gate electrode 9 are deposited by the same method as in the first embodiment.
  • patterning of this polysilicon is performed by the same method as in Embodiment 1 except for the difference in pattern, whereby the gate electrode 9 is formed.
  • gate electrode 9 secures a path for connecting source electrode 11 (see FIG. 1) to second source region 6b and contact region 7b. Holes are formed.
  • interlayer insulating film 10 is deposited to cover gate electrode 9. Then, contact hole 10a and contact hole 10bV are formed in interlayer insulating film 10 by a resist mask formed by photolithography and etching such as dry etching using the resist mask. Thereafter, through the same steps as in the first embodiment, MOSFET 102 is completed.
  • second well 5b (FIG. 12) has a plurality of well patterns as a planar layout, and the plurality of well patterns are in at least two directions (specifically, X direction and It is arrange
  • the channel width density can be further enhanced as compared with the case where the second well 5b is in a stripe shape as in the first embodiment (FIG. 3).
  • the on resistance of the MOSFET can be further reduced.
  • FIG. 14 is a partial plan view schematically showing the configuration of the semiconductor portion of the MOSFET 103 (semiconductor device) in the third embodiment.
  • the edge of the gate electrode 9 is shown by a two-dot chain line.
  • FIG. 15 is a partial plan view schematically showing a planar layout of super junction layer 90 of MOSFET 103. Referring to FIG. On this super junction layer 90, the configuration shown in FIG. 14 is provided.
  • the broken lines in FIGS. 13 and 14 represent unit cells of the MOS structure.
  • the p-type pillar 4 (FIG. 15) has a plurality of pillar patterns as a planar layout, and the plurality of pillar patterns are periodically arranged along each of at least two directions. These at least two directions include two directions orthogonal to each other. Specifically, the pillar pattern of the p-type pillar 4 is periodically arranged along each of the X direction and the Y direction.
  • the shape of the unit cell (dotted line in FIGS. 14 and 15) of the MOS structure is square in the illustrated example, the shape of the unit cell is not limited to this.
  • a square other than a square may be used, and a polygon other than a square may be used.
  • regular polygons may be used, but are not limited thereto.
  • shapes other than polygons, such as circles or ovals may be used.
  • a super junction layer 90 having the planar layout shown in FIG. 15 is formed.
  • the method is the same as the process of the first embodiment (FIGS. 6 to 10) except for the difference in pattern.
  • first well 5a and second well 5b are formed.
  • the method is the same as the process of the first embodiment except for the difference in pattern.
  • the shape of the first well 5 a corresponds to the shape of the p-type pillar 4.
  • the shape of the second well 5b may be any as long as it can be efficiently arranged on the n-type pillar 3 (FIG. 15), and a plurality of different shapes may be used.
  • first source region 6a, second source region 6b, contact region 7a, and contact region 7b are formed.
  • the method is the same as the process of the first embodiment except for the difference in pattern.
  • gate insulating film 8 and polysilicon to be gate electrode 9 are deposited.
  • polysilicon is patterned to form gate electrode 9.
  • the p-type pillar 4 has a plurality of pillar patterns as a planar layout (FIG. 15), and the plurality of pillar patterns are in at least two directions (specifically, the X direction and the Y direction). Periodically arranged along each of them.
  • the channel width density can be further enhanced as compared with the case where the p-type pillars 4 are in the form of stripes as in the first or second embodiment.
  • the on resistance of the MOSFET can be further reduced.
  • the two directions described above include the X direction and the Y direction, that is, two directions orthogonal to each other.
  • the p-type pillars 4 can be arranged in a simple orthogonal pattern, as shown in FIG.
  • FIG. 19 is a partial plan view schematically showing a configuration of a semiconductor portion of a MOSFET 103V (semiconductor device) as a modification of the MOSFET 103 (FIG. 14).
  • the edge of the gate electrode 9 is shown by a two-dot chain line.
  • FIG. 20 is a partial plan view schematically showing a planar layout of super junction layer 90 of MOSFET 103V. On this super junction layer 90, the configuration shown in FIG. 19 is provided.
  • the broken lines in FIGS. 19 and 20 represent unit cells of the MOS structure.
  • the plurality of pillar patterns of the p-type pillar 4 extend in the X direction and in a direction oblique to the X direction (direction between the X direction and the Y direction in FIG. 20) And periodically arranged along each of the In another point of view, the pillar patterns are periodically arranged along one direction (X direction in FIG. 20) and perpendicular to the one direction (Y direction in FIG. 20). Are arranged in a zigzag along the.
  • the method of manufacturing MOSFET 103V can be performed by changing the planar layout in each process of FIGS. 15 to 18 to that shown in FIGS. 20 to 23.
  • FIG. 24 is a cross-sectional perspective view schematically showing a configuration of MOSFET 104 (semiconductor device) in the fourth embodiment.
  • FIG. 25 is a partially enlarged view schematically showing the configuration of the structure of the semiconductor portion of FIG.
  • the MOSFET 104 has a first well 5aV (FIG. 25) instead of the first well 5a in the MOSFETs 101 to 103 (embodiments 1 to 3).
  • the first well 5 aV has an end on the boundary between the n-type pillar 3 and the p-type pillar 4. Specifically, in the X direction in FIG. 25, the position of the end of the first well 5aV and the position of the boundary between the n-type pillar 3 and the p-type pillar 4 are the same.
  • the impurity concentration of the first well 5aV may be the same as the impurity concentration of the portion of the p-type pillar 4 in contact with the first well 5aV (the portion of the broken line 54 in FIG. 25).
  • the impurity concentration profile in the Z direction of FIG. 25 has no change at the boundary between the p-type pillar 4 and the first well 5aV. Therefore, for example, the boundary position between p-type pillar 4 and first well 5aV in the Z direction is considered to be the same as the boundary position between n-type pillar 3 and second well in the Z direction (broken line 54 in FIG. 25). You may
  • the effective impurity concentration of the impurity concentration of the first well 5aV and the effective impurity concentration of the second well 5b may be the same or different.
  • the characteristics of the channel formed by the first well 5aV and the characteristics of the channel formed by the second well 5b may be the same or different.
  • the surface portion of the p-type pillar 4 is used as it is as the first well 5aV (FIG. 25). Therefore, unlike the first to third embodiments, the ion implantation step for forming the first well is omitted. The other steps are the same as in the first embodiment.
  • the first well 5 aV has an end on the boundary between the n-type pillar 3 and the p-type pillar 4.
  • the pattern of the first well can be formed using the patterns of the n-type pillar 3 and the p-type pillar 4. Therefore, after the p-type pillar 4 is formed, there is no need to perform patterning for forming the first well 5aV. Therefore, the error of the channel length resulting from the superposition shift of the said patterning does not arise.
  • an error in channel length occurs due to misalignment between the patterning of the first source region 6a and the patterning of the first well 5a. Therefore, according to the present embodiment, such channel length error is reduced. Therefore, the MOS structure can be arranged at higher density. Thus, the channel width density can be further enhanced. Thus, the on resistance of the MOSFET 101 can be further reduced.
  • the impurity concentration of the first well 5aV may be the same as the impurity concentration of the portion of the p-type pillar 4 in contact with the first well 5aV. In that case, when forming the epitaxial layer to be the p-type pillar 4 and the first well 5aV (see FIG. 9), it is not necessary to take special consideration as to which part of the epitaxial layer becomes the first well 5aV.
  • FIG. 26 is a cross-sectional perspective view schematically showing a configuration of MOSFET 105 (semiconductor device) in the fifth embodiment.
  • MOSFET 105 semiconductor device
  • the planar gate type MOSFETs 101 to 104 have been described in the first to fourth embodiments
  • the MOSFET 105 in the present embodiment is a trench gate type. Channel width density can be further enhanced by applying the trench gate type. Thus, the on resistance of the MOSFET can be further reduced.
  • the MOSFET 105 is provided with a trench 3T and a trench 4T.
  • the trench 3T is provided on the n-type pillar 3 and is separated from the p-type pillar 4.
  • the trench 4T is provided on the p-type pillar 4 and is in contact with the n-type pillar 3.
  • the trench 3T has a side wall which penetrates the second source region 6b and the second well 5b and reaches the n-type pillar 3.
  • the gate electrode structure provided in the trench 3T can form a channel on the side wall formed by the second well 5b.
  • the trench 4T has a side wall which penetrates the second source region 6b and the second well 5b and reaches the n-type pillar 3 like the trench 3T.
  • the formation of a channel by this structure is similar to that of the trench 3T.
  • the trench 4T has a side wall which penetrates the first source region 6a and the first well 5a and reaches the p-type pillar 4.
  • Trench 4 T has a bottom surface facing p-type pillar 4 and reaching n-type pillar 3.
  • the trench 4T has an inner surface in which the first source region 6a, the first well 5a, the p-type pillar 4 and the n-type pillar 3 are sequentially connected. Therefore, the gate electrode structure provided in the trench 4T also forms a channel in the serial electrical path of the first well 5a and the p-type pillar 4 that constitute the inner surface.
  • the configuration other than the above is substantially the same as the configuration of the above-described first to fourth embodiments or the modification thereof, so the same or corresponding elements have the same reference characters allotted, and description thereof will not be repeated.
  • the super junction layer 90 is formed by the same steps as in FIGS. 6 to 10 (Embodiment 1).
  • impurity layer 5 to be first well 5a and second well 5b, and impurity layer 6 to be first source region 6a and second source region 6b are ions. Formed by injection. Further, contact regions 7a and 7b are formed by ion implantation using a resist mask or the like processed by photolithography. Next, the implanted impurity is activated by heat treatment.
  • trenches 3T and 4T are formed on the wafer surface by dry etching or the like using an oxide film mask or the like.
  • the impurity layer 5 (FIG. 27) is divided into a first well 5 a on the p-type pillar 4 and a second well 5 b on the n-type pillar 3.
  • the impurity layer 6 (FIG. 27) is divided into a first source region 6a on the first well 5a and a second source region 6b on the second well 5b.
  • the above-described activation step may be performed after this trench formation step.
  • a field insulating film (not shown) is formed.
  • gate insulating film 8 and polysilicon are deposited on the wafer surface by CVD or the like.
  • unnecessary portions of polysilicon are removed so that gate electrode 9 is formed in trenches 3T and 4T from this polysilicon. This removal can be performed, for example, using a resist mask processed by photolithography.
  • the surface of the gate electrode 9 is preferably slightly higher than the wafer surface as shown, but may be lower. Thereafter, through the same steps as in Embodiment 1, MOSFET 105 is completed.
  • FIG. 30 is a cross-sectional perspective view schematically showing a configuration of an IGBT 106 (semiconductor device) in the sixth embodiment.
  • the MOSFETs 101 to 105 have been described in the first to fifth embodiments.
  • an IGBT will be described as a semiconductor device. By making the semiconductor device into an IGBT, it is possible to expect higher breakdown voltage and lower resistance.
  • the IGBT 106 has a p + layer 13 (semiconductor layer) having a lower surface S1 and an upper surface S2 instead of the semiconductor substrate 1 in the MOSFET 101 (FIG. 1: first embodiment).
  • the p + layer 13 has a conductivity type (second conductivity type different from the first conductivity type) different from the conductivity type of the n-type pillar 3.
  • the acceptor concentration of the p + layer 13 is desirably in the range of 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 .
  • the IGBT 106 also has an emitter electrode 14 and a collector electrode 15 instead of the source electrode 11 and the drain electrode 12 (FIG. 1).
  • FIGS. 31 and 32 are cross-sectional perspective view schematically showing first and second steps of a method of manufacturing IGBT 106. Referring to FIG.
  • single crystal substrate 1G is prepared.
  • the conductivity type of single crystal substrate 1G may be n-type.
  • P + layer 13 is formed on single crystal substrate 1G.
  • the p + layer 13 has a lower surface S1 facing the single crystal substrate 1G and an upper surface S2 opposite to the lower surface S1.
  • the p + layer 13 is preferably formed by epitaxial growth, but may be formed by ion implantation.
  • epitaxial layer 2 is formed by epitaxial growth on upper surface S2 of p + layer 13.
  • single crystal substrate 1G is removed by grinding or the like.
  • the IGBT 106 is completed through the same steps as in the first embodiment.
  • the method of forming the emitter electrode 14 and the collector electrode 15 is the same as the method of forming the source electrode 11 and the drain electrode 12.
  • a p-type (second conductivity type) semiconductor substrate may be used instead of the n-type (first conductivity type) semiconductor substrate 1.
  • this p-type semiconductor substrate can be used as the p + layer 13 (FIG. 30)
  • the IGBT can be manufactured by substantially the same process as that of the first embodiment. Therefore, the step of removing single crystal substrate 1G (FIG. 31) can be omitted.
  • FIG. 33 is a cross-sectional perspective view schematically showing a configuration of MOSFET 107 (semiconductor device) in the seventh embodiment.
  • the super junction layer 90 is formed by the buried epitaxial method
  • the super junction layer 90M of the MOSFET 107 of the present embodiment is formed by the multi-epitaxial method. Ru.
  • the pillar pitch can be made smaller. This can further increase the channel width. Thus, the on resistance of the MOSFET can be further reduced.
  • the super junction layer 90M has an n-type pillar 3M and a p-type pillar 4M in place of the n-type pillar 3 and the p-type pillar 4 of the super junction layer 90 (FIG. 1).
  • the p-type pillar 4M has injection regions 4a to 4j in order on the epitaxial layer 2.
  • the n-type pillar 3M has stacked regions 3a to 3k in order on the epitaxial layer 2. In the in-plane direction (the X direction in FIG. 33), each of injection regions 4a to 4j is opposed to stacked regions 3a to 3j.
  • the operation of the MOSFET 107 is substantially the same as that of the MOSFET 101 (FIG. 1: Embodiment 1).
  • the configuration other than the above is substantially the same as the configuration of the MOSFET according to the above-described first to fifth embodiments or the modification thereof, so the same or corresponding elements have the same reference characters allotted, and description thereof will not be repeated. .
  • An IGBT can also be obtained by applying the present embodiment to the above-described sixth embodiment or a modification thereof.
  • FIG. 34 to FIG. 36 is a cross-sectional perspective view schematically showing first to third steps of a method of manufacturing MOSFET 107. Referring to FIG.
  • n-type epitaxial layer 2 is formed by epitaxial growth on semiconductor substrate 1. Thereafter, ion implantation onto the surface of epitaxial layer 2 selectively forms p-type implantation region 4a.
  • the portion maintained in the n-type facing the injection region 4a in the X direction is the stacked region 3a.
  • the thickness of injection region 4a is usually 5 ⁇ m or less.
  • the acceleration voltage of the ion implanter usually used at this time is at most about 8 MeV, and in this case, the implantation region 4a having a thickness of about 4 ⁇ m is formed at one time.
  • n-type epitaxial growth layer 21 is formed by epitaxial growth on the surfaces of implanted region 4a and stacked region 3a.
  • the thickness of the epitaxial growth layer 21 is set to 5 ⁇ m or less for the reason described above. It is desirable that the donor concentration of the epitaxial growth layer 21 be the same as the donor concentration of the stacked region 3a, that is, the donor concentration of the epitaxial layer 2.
  • ion implantation into epitaxial growth layer 21 selectively forms p-type implanted region 4b. It is desirable that the acceptor concentration of the implantation region 4b be equal to that of the implantation region 4a.
  • the implantation area 4b is disposed on the implantation area 4a. In other words, the implantation region 4b is stacked on the implantation region 4a in the thickness direction (the Z direction in the drawing).
  • the epitaxial growth described in FIG. 35 and the ion implantation described in FIG. 36 are repeated to obtain super junction layer 90M (FIG. 33).
  • MOSFET 107 (FIG. 33) is completed.
  • the number of repetitions of epitaxial growth and ion implantation is 10 times to form the implantation region 4a to the implantation region 4j, but depending on the thickness of the super junction layer 90M for satisfying the desired breakdown voltage. The number of repetitions is changed appropriately.
  • each embodiment can be freely combined, or each embodiment can be appropriately modified or omitted.
  • the present invention has been described in detail, the above description is an exemplification in all aspects, and the present invention is not limited thereto. It is understood that countless variations not illustrated are conceivable without departing from the scope of the present invention.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

スーパージャンクション層（９０）は、第１導電型を有する第１ピラー（３）と、第２導電型を有する第２ピラー（４）とを含んでいる。第１ウェル（５ａ）は、第２ピラー（４）のそれぞれの上に設けられており、第１ピラー（３）に達しており、第２導電型を有している。第１不純物領域（６ａ）は、第１ウェル（５ａ）のそれぞれの上に設けられており、第１導電型を有している。第２ウェル（５ｂ）は、第１ピラー（３）のそれぞれの上に設けられており、半導体層（１）に垂直な活性領域の断面において第２ピラー（４）から離れて配置されており、第２導電型を有している。第２不純物領域（６ｂ）は、第２ウェル（５ｂ）のそれぞれの上に設けられており、第１導電型を有している。

Description

半導体装置
　本発明は、半導体装置に関し、特に、スーパージャンクション構造を有する半導体装置に関するものである。
　パワーエレクトロニクスで用いられる半導体装置としては、半導体基板の両面に電極を有する縦型素子が主流であり、たとえばＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：金属酸化物半導体電界効果トランジスタ）またはＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲートバイポーラトランジスタ）が典型的なものである。通常の縦型ＭＯＳＦＥＴは、オフ状態とされると、ドリフト層において空乏層が伸び、これが耐圧層として機能する。ドリフト層の厚みが小さかったり、あるいはドリフト層の不純物濃度が高かったりすると、薄い空乏層しか形成され得ないので、素子の耐圧は低下する。一方、ＭＯＳＦＥＴがオン状態のときは、半導体基板とドリフト層とを通る電流が流れ、この電流が受ける抵抗がオン抵抗と称される。ドリフト層が有する抵抗、すなわちドリフト抵抗、は、半導体基板の抵抗に比べて高いので、ＭＯＳＦＥＴの主要な抵抗成分の一つである。従って、ドリフト抵抗を低くすることによってオン抵抗を実質的に下げることができる。そのための典型的な方法は、ドリフト層の厚みを小さくすること、または、ドリフト層の不純物濃度を高めることである。以上から、高い耐圧と低いオン抵抗との間に、トレードオフが存在する。
　この耐圧とオン抵抗との間のトレードオフを解決することができる構造として、スーパージャンクション構造が提案されている。スーパージャンクション構造の場合、ドリフト層において、電流が流れる方向に直交する方向に沿って、ｐ型ピラーとｎ型ピラーとが交互に配列されている。この構造によれば、半導体素子の表面近傍に存在するｐｎ接合面または金属接合面から広がる空乏層の他に、ｐ型ピラーとｎ型ピラーとの間のｐｎ接合面からも空乏層が広がる。つまり、ドリフト層にはピラーの深さと同じ深さにわたって空乏層が形成される。たとえばドリフト層の導電型がｎ型である場合、ドリフト抵抗を低減するためにｎ型ピラーの不純物濃度が高められたとしても、ｎ型ピラーとｐ型ピラーとの間での不純物濃度の釣り合いを維持することによってこれらピラー内が完全に空乏化されるようにすれば、高い耐圧を維持することができる。よって、スーパージャンクション構造により半導体装置の耐圧とオン抵抗との間のトレードオフを劇的に改善することが期待される。
　上述したピラーの形成方法としては、エピタキシャル成長工程およびイオン注入工程を交互に繰り返すマルチエピタキシャル方式と、エピタキシャル層にトレンチを形成した後にそれを埋め込むエピタキシャル層をさらに形成する埋め込みエピタキシャル方式とがある。いずれの方式においても、ピラー構造のアスペクト比の大きさには限界があることから、ピラー構造の幅は、ピラー構造の深さに応じて大きくなる。ピラー構造の深さは、用いられる半導体材料と、求められる耐圧とを考慮して定められる。たとえば、炭化珪素（ＳｉＣ）を用いて耐圧６５００Ｖを得るには、深さ４０μｍ程度のｐ型ピラーが必要であると考えられる。これが埋め込みエピタキシャル方式によって形成される場合について、以下に検討する。
　まず、トレンチを形成するためにエッチングマスクが形成される。ＳｉＣエッチング用に一般的な、テトラエチルオルソシリケート（ＴＥＯＳからなる酸化膜マスクが用いられるとすると、エッチング選択比を考慮して１０μｍ程度のマスク厚みが必要になる。この厚みの酸化膜マスクのパターンをドライエッチングによって形成する際には、厚み６μｍ程度のレジストマスクが必要となる。レジストマスクのパターニングにおいて安定的に形成し得る開口のアスペクト比を考慮すると、レジストマスクに形成される開口の幅は、おおよそ４μｍ以上となる。エッチングによってレジストマスクの開口が酸化膜マスクに転写され、さらにＳｉＣトレンチに転写される過程において、パターンの幅寸法は拡大する。よって、安定的に得られるｐ型ピラーの幅は、７μｍ～８μｍ以上になる。
　詳しくは後述するが、ｐ型ピラーの幅が決まると、耐圧を維持しつつドリフト抵抗を最小化する、ｎ型ピラーの幅およびｎ型ピラーのドナー濃度の組み合わせが、一意的に決まる。これは、前述したようにｐ型ピラーとｎ型ピラーとの間での不純物濃度の釣り合いが必要であるために、ｎ型ピラーの幅とｎ型ピラーのドナー濃度とを独立に設定することができないことによる。たとえば、ｐ型ピラーの幅が８μｍ程度のとき、ドリフト抵抗を最小化するには、ｎ型ピラーの幅は４μｍ程度が適当である。この場合、ｐ型ピラーの幅とｎ型ピラーの幅との合計であるスーパージャンクションのピラーピッチは１２μｍ程度になる。
　通常、スーパージャンクション構造を有するＭＯＳＦＥＴが作製される場合、１つのピラーピッチ内に１つのＭＯＳＦＥＴセルが配置されることが多く、その場合、ＭＯＳＦＥＴのセルピッチは、スーパージャンクションのピラーピッチと同じになり、上記の例では１２μｍ程度になる。これに対して、スーパージャンクション構造を有しない通常のＭＯＳＦＥＴのセルピッチは、その半分程度であることが多い。よって、通常、スーパージャンクション構造の適用にともなってセルピッチが大きくなる。その結果、単位面積当たりのチャネル幅、すなわちチャネル幅密度、が小さくなり、それに対応してチャネル抵抗が大きくなる。特に半導体材料がＳｉＣの場合、ＳｉＣ／ＳｉＯ２の界面準位密度が高いことに起因して、チャネルにおけるキャリア移動度が、結晶中でのキャリア移動度から想定される値に比べて極めて低い。そのため、ＳｉＣ－ＭＯＳＦＥＴのチャネル抵抗はもともと大きい。上記のようにチャネル幅密度が小さくなると、チャネル抵抗がさらに大きくなる。その結果、比較的大きなドリフト抵抗を有する高耐圧ＭＯＳＦＥＴにおいてさえも、チャネル抵抗がオン抵抗の主な成分になる。
　また、スーパージャンクション構造を有しない通常のＭＯＳＦＥＴの場合は、チャネル幅密度が高くなるように、各々が四角形また六角形など多角形パターンを有するユニットセルが周期的に配列される構造（セル構造）が適用されることが多い。一方、スーパージャンクション構造を有するＭＯＳＦＥＴの場合は、スーパージャンクション構造を形成する工程の難易度が高いことから、複雑なセル構造の適用によって工程をさらに複雑化することを避けることが多い。具体的には、上述したような多角形パターンの形状ではなく、より簡素なストライプ形状が用いられることが多い。その結果、チャネル幅密度はさらに低下する。
　特開２０１０－０４０９７５号公報（特許文献１）においては、スーパージャンクション構造の配列ピッチと、縦型ＭＯＳＦＥＴの配列ピッチとを、互いによって制限されることなく定めることを可能とすることによって、双方の性能を適正に引き出すことが意図されている。そのために、たとえば、トレンチＭＯＳＦＥＴの長手方向をピラーの長手方向から４５度回転させることにより、スーパージャンクション構造のピラーピッチにかかわらず、トレンチＭＯＳＦＥＴの間隔を決定することが提案されている。その場合、特にＳｉ結晶において、ピラーを形成するためのトレンチの側壁を（１１０）面とすることによって、制御電極用のトレンチの側壁を（１００）面とすることにより、優れた特性を得ることができる旨が主張されている。
特開２０１０－０４０９７５号公報
　上記特開２０１０－０４０９７５号公報の上記技術によれば、たとえばＭＯＳＦＥＴがｎチャネル型の場合、長手方向に延在するＭＯＳＦＥＴ構造のうちｐ型ピラーと交差している部分は、スイッチング動作に寄与することができない。よって実効的なチャネル幅密度の向上が限られてしまい、それに対応して、チャネル抵抗の低減によるオン抵抗の低減の効果も限られてしまう。
　本発明は以上のような課題を解決するためになされたものであり、その目的は、チャネル抵抗の低減によってオン抵抗を低減することができる半導体装置を提供することである。
　本発明の半導体装置は、スイッチング可能な電流経路を有する装置である。半導体装置は、半導体層と、第１主電極と、スーパージャンクション層と、複数の第１ウェルと、複数の第１不純物領域と、複数の第２ウェルと、複数の第２不純物領域と、制御電極と、第２主電極とを有している。半導体層は、第１面と、第１面と反対の第２面とを有している。第１主電極は第１面上に設けられている。スーパージャンクション層は半導体層の第２面上に設けられている。スーパージャンクション層は、第１導電型を有する複数の第１ピラーと、第１導電型と異なる第２導電型を有する複数の第２ピラーとを、第２面の面内方向において交互に含んでいる。第１ウェルは、第２ピラーのそれぞれの上に設けられており、スーパージャンクション層上において第１ピラーに達しており、第２導電型を有している。第１不純物領域は、第１ウェルのそれぞれの上に設けられており、第１ウェルによって第１ピラーから隔てられており、第１導電型を有している。第２ウェルは、第１ピラーのそれぞれの上に設けられており、電流経路を含む断面において第２ピラーから離れて配置されており、第２導電型を有している。第２不純物領域は、第２ウェルのそれぞれの上に設けられており、第２ウェルによって第１ピラーから隔てられており、第１導電型を有している。制御電極は絶縁膜を介して、第１ピラーと第１不純物領域との間で第１ウェルに対向しかつ第１ピラーと第２不純物領域との間で第２ウェルに対向している。第２主電極は、第１ウェル、第２ウェル、第１不純物領域、および第２不純物領域の各々に接合されている。
　本発明によれば、第２ピラー上の第１ウェルだけでなく、第１ピラー上の第２ウェルも、電流経路のスイッチングに寄与し得る。これによりチャネル幅密度が高められる。よって半導体装置のオン抵抗を低減することができる。
　この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
本発明の実施の形態１における半導体装置の構成を概略的に示す断面斜視図である。 図１における第２主電極の図示を省略した一部拡大図である。 図２における制御電極近傍の構造の図示を省略した図である。 本発明の実施の形態１における半導体装置の平面レイアウトを概略的に示す平面図である。 ｎ型ピラー幅とドリフト抵抗の変化との関係の計算結果を例示するグラフ図である。 本発明の実施の形態１における半導体装置の製造方法の第１工程を概略的に示す断面斜視図である。 本発明の実施の形態１における半導体装置の製造方法の第２工程を概略的に示す断面斜視図である。 本発明の実施の形態１における半導体装置の製造方法の第３工程を概略的に示す断面斜視図である。 本発明の実施の形態１における半導体装置の製造方法の第４工程を概略的に示す断面斜視図である。 本発明の実施の形態１における半導体装置の製造方法の第５工程を概略的に示す断面斜視図である。 本発明の実施の形態２における半導体装置の構成を、第２主電極の図示を省略しつつ概略的に示す断面斜視図である。 図１１における制御電極近傍の構造の図示を省略した図である。 本発明の実施の形態２における半導体装置の製造方法の工程を概略的に示す断面斜視図である。 本発明の実施の形態３における半導体装置が有する半導体部分の構成を概略的に示す部分平面図である。 図１４の半導体装置が有するスーパージャンクション層９０の平面レイアウトを概略的に示す部分平面図である。 本発明の実施の形態３における半導体装置の製造方法の第１工程を概略的に示す部分平面図である。 本発明の実施の形態３における半導体装置の製造方法の第２工程を概略的に示す部分平面図である。 本発明の実施の形態３における半導体装置の製造方法の第３工程を概略的に示す部分平面図である。 図１４の変形例を示す図である。 図１５の変形例を示す図である。 図１６の変形例を示す図である。 図１７の変形例を示す図である。 図１８の変形例を示す図である。 本発明の実施の形態４における半導体装置の構成を概略的に示す断面斜視図である。 図２４の半導体部分の構造の構成を概略的に示す一部拡大図である。 本発明の実施の形態５における半導体装置の構成を概略的に示す断面斜視図である。 本発明の実施の形態５における半導体装置の製造方法の第１工程を概略的に示す断面斜視図である。 本発明の実施の形態５における半導体装置の製造方法の第２工程を概略的に示す断面斜視図である。 本発明の実施の形態５における半導体装置の製造方法の第３工程を概略的に示す断面斜視図である。 本発明の実施の形態６における半導体装置の構成を概略的に示す断面斜視図である。 本発明の実施の形態６における半導体装置の製造方法の第１工程を概略的に示す断面斜視図である。 本発明の実施の形態６における半導体装置の製造方法の第２工程を概略的に示す断面斜視図である。 本発明の実施の形態７における半導体装置の構成を概略的に示す断面斜視図である。 本発明の実施の形態７における半導体装置の製造方法の第１工程を概略的に示す断面斜視図である。 本発明の実施の形態７における半導体装置の製造方法の第２工程を概略的に示す断面斜視図である。 本発明の実施の形態７における半導体装置の製造方法の第３工程を概略的に示す断面斜視図である。
　以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。また、図中のドットパターンは、図面を見やすくするための参考に付されているものである。
　＜実施の形態１＞
　（構成）
　図１は、本実施の形態１におけるＭＯＳＦＥＴ１０１（半導体装置）の構成を概略的に示す断面斜視図である。図２は、図１におけるソース電極１１（第２主電極）の図示を省略した一部拡大図である。図３は、図２におけるゲート電極９（制御電極）近傍の構造の図示を省略した図である。図４は、ＭＯＳＦＥＴ１０１の平面レイアウトを概略的に示す平面図である。
　ＭＯＳＦＥＴ１０１は、スイッチング可能な電流経路を有する活性領域１００Ａ（図４）を含む装置である。ＭＯＳＦＥＴ１０１はプレーナゲート型である。ＭＯＳＦＥＴ１０１は、平面レイアウト（図４）として、上記電流経路を有する活性領域１００Ａと、その外側に配置された非活性領域１００Ｎとを有している。典型的には、活性領域１００Ａには、スイッチング可能な電流経路を構成するための周期的な微細構造が設けられており、非活性領域１００Ｎには、耐電圧を抑制するための構造が設けられている。図１～図３は、活性領域１００Ａ中の構造を示している。
　ＭＯＳＦＥＴ１０１は、半導体基板１（半導体層）と、ドレイン電極１２（第１主電極）と、スーパージャンクション層９０と、複数の第１ウェル５ａと、複数の第１ソース領域６ａ（第１不純物領域）と、複数の第２ウェル５ｂと、複数の第２ソース領域６ｂ（第２不純物領域）と、ゲート電極９（制御電極）と、ソース電極１１（第２主電極）とを有している。ＭＯＳＦＥＴ１０１は、ＭＯＳ構造（ＭＯＳＦＥＴセル）を構成するために、ゲート絶縁膜８（絶縁膜）と、ゲート電極９と、層間絶縁膜１０とを有している。また本実施の形態においては、ＭＯＳＦＥＴ１０１はエピタキシャル層２を有している。また本実施の形態においては、ＭＯＳＦＥＴ１０１はコンタクト領域７ａおよびコンタクト領域７ｂを有している。
　半導体基板１は、下面Ｓ１（第１面）と、下面Ｓ１と反対の上面Ｓ２（第２面）とを有している。なお図中に示されたＸＹＺ座標系は、ＸＹ面が上面Ｓ２に平行となり、Ｚ軸が半導体基板１の厚み方向に平行となるように配置されている。ＭＯＳＦＥＴ１０１の電流経路は、下面Ｓ１と上面Ｓ２との間をつなぐように形成される。よってＭＯＳＦＥＴ１０１は、いわゆる縦型スイッチング装置である。半導体基板１はｎ型（第１導電型）を有している。
　エピタキシャル層２は、半導体基板１の上面Ｓ２上におけるエピタキシャル結晶成長によって形成された層である。エピタキシャル層２はｎ型を有している。典型的には、エピタキシャル層２の不純物濃度は半導体基板１の不純物濃度よりも低い。
　スーパージャンクション層９０は半導体基板１の上面Ｓ２上にエピタキシャル層２を介して設けられている。半導体基板１の上面Ｓ２に垂直な活性領域１００Ａの断面（図１）において、スーパージャンクション層９０は、ｎ型（第１導電型）を有する複数のｎ型ピラー３（第１ピラー）と、ｐ型（第１導電型と異なる第２導電型）を有する複数のｐ型ピラー４（第２ピラー）とを、上面Ｓ２の面内方向（図１におけるＸＹ面内方向）において交互に含んでいる。具体的には、本実施の形態においては、面内方向（図１におけるＸＹ面内方向）における一の方向（図１におけるＸ方向）においてｎ型ピラー３およびｐ型ピラー４が交互に配置されており、面内方向（図１におけるＸＹ面内方向）における当該一の方向（Ｘ方向）に直交する方向（Ｙ方向）に沿ってｎ型ピラー３およびｐ型ピラー４の各々が延在している。すなわち、半導体基板１の上面Ｓ２に平行なレイアウト（「平面レイアウト」とも称する）において、ｎ型ピラー３およびｐ型ピラー４はストライプ状に配置されている。好ましくは、半導体基板１の上面Ｓ２に垂直な活性領域１００Ａの断面（図１におけるＺＸ面に平行な断面）において、複数のｐ型ピラー４の各々は同じ幅（図１におけるＸ方向に沿った寸法）を有しており、また複数のｐ型ピラー４は等間隔（図１におけるＸ方向に沿った間隔）で配置されている。
　スーパージャンクション層９０は本実施の形態においてはＳｉＣからなる。すなわち、ＭＯＳＦＥＴ１０１は炭化珪素半導体装置であることが好ましい。ＳｉＣからなるスーパージャンクション層９０を容易に形成するために、エピタキシャル層２および半導体基板１もＳｉＣからなることが好ましい。エピタキシャル層２は省略されてもよく、その場合、スーパージャンクション層９０は半導体基板１の上面Ｓ２上に、間接的にではなく直接的に設けられる。
　第１ウェル５ａはｐ型を有している。第１ウェル５ａはｐ型ピラー４のそれぞれの上に設けられている。第１ウェル５ａはスーパージャンクション層９０上においてｎ型ピラー３に達しており、好ましくは、図１～図３に示されているように、ｎ型ピラー３上へ延びている。第１ソース領域６ａはｎ型を有している。第１ソース領域６ａは、第１ウェル５ａのそれぞれの上に設けられており、第１ウェル５ａによってｎ型ピラー３から隔てられている。
　第２ウェル５ｂはｐ型を有している。第２ウェル５ｂはｎ型ピラー３のそれぞれの上に設けられている。第２ウェル５ｂは、半導体基板１の上面Ｓ２に垂直な活性領域１００Ａの断面（図１）において、ｐ型ピラー４から離れて配置されている。第２ソース領域６ｂはｎ型を有している。第２ソース領域６ｂは、第２ウェル５ｂのそれぞれの上に設けられており、第２ウェル５ｂによってｎ型ピラー３から隔てられている。第２ウェル５ｂは本実施の形態においては、半導体基板１の上面Ｓ２に平行なレイアウトにおいて、ストライプ状に配置されている（後述する図１０における上面参照）。好ましくは、半導体基板１の上面Ｓ２に垂直な活性領域１００Ａの断面（図１）において、第２ウェル５ｂの各々の幅は第１ウェル５ａの各々の幅よりも小さい。なお、第１ウェル５ａの各々の幅は同じであってよく、また第２ウェル５ｂの各々の幅は同じであってよい。
　ソース電極１１は、半導体基板１の上面Ｓ２側に設けられており、第１ウェル５ａ、第２ウェル５ｂ、第１ソース領域６ａ、および第２ソース領域６ｂの各々に接合されている。なお本実施の形態においては、第１ウェル５ａの一部が、相対的に高濃度を有するコンタクト領域７ａとされており、第１ウェル５ａの一部としてのコンタクト領域７ａにソース電極１１が接合されている。同様に、第２ウェル５ｂの一部が、相対的に高濃度を有するコンタクト領域７ｂとされており、第２ウェル５ｂの一部としてのコンタクト領域７ｂにソース電極１１が接合されている。ドレイン電極１２は半導体基板１の下面Ｓ１上に設けられている。
　ゲート電極９はゲート絶縁膜８を介して、ｎ型ピラー３と第１ソース領域６ａとの間で第１ウェル５ａに対向しかつｎ型ピラー３と第２ソース領域６ｂとの間で第２ウェル５ｂに対向している。ゲート電極９は、本実施の形態においては、図２に示されているように、ストライプ状の平面レイアウトを有している。層間絶縁膜１０はゲート電極９とソース電極１１との間を絶縁している。
　なおゲート絶縁膜８は典型的には酸化膜であるが、他の絶縁膜が用いられてもよい。よって半導体装置はＭＯＳＦＥＴに限定されるわけではなく、ＭＯＳＦＥＴ以外のＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：金属・絶縁体・半導体電界効果トランジスタ）であってもよい。このことは他の実施の形態においても同様である。
　（動作）
　しきい値を超えるゲート電圧がゲート電極９に印加されると、ＭＯＳＦＥＴ１０１はターンオンされる。具体的には、ｎ型ピラー３と第１ソース領域６ａとの間で第１ウェル５ａにチャネルが形成され、またｎ型ピラー３と第２ソース領域６ｂとの間で第２ウェル５ｂにチャネルが形成される。これによりソース電極１１とドレイン電極１２との間が、第１ソース領域６ａと、第１ウェル５ａと、ｎ型ピラー３と、エピタキシャル層２と、半導体基板１とを通る電気的経路と、第２ソース領域６ｂと、第２ウェル５ｂと、ｎ型ピラー３と、エピタキシャル層２と、半導体基板１とを通る電気的経路との各々によって、電気的に接続される。
　ゲート電圧が上記しきい値を超えない値とされると、ＭＯＳＦＥＴ１０１はターンオフされる。このとき、各ピラーは、その多数キャリアをピラー外に放出することによって空乏化される。特に、ｐ型ピラー４から放出される正孔は、コンタクト領域７ａを通ってソース電極１１へと移動する。
　（比較例）
　図５は、ｎ型ピラー３の幅（図１のＸ方向における寸法）と、ドリフト抵抗の変化との関係の計算結果を例示するグラフ図である。計算条件として、ｐ型ピラー４の幅は８μｍに固定され、ｎ型ピラー３の幅をパラメータとして、ドリフト抵抗が計算されている。図５の縦軸においては、ドリフト抵抗の計算結果の最小値を基準として、そこからの変化の量が示されている。計算に際しては、ｎ型ピラー３のドナー濃度とｐ型ピラー４のアクセプタ濃度とが、両ピラーが完全に空乏化するように設定される。またその計算に際して、スーパージャンクション層９０のバッファ層としてのエピタキシャル層２が一定厚みで存在することも考慮される。ここで、ドリフト層としてのスーパージャンクション層９０のうち電流経路として機能するのはｎ型ピラー３のみである。ｎ型ピラー３のドナー濃度が高く設定されると、電流経路の導電率が高くなるが、上述した完全な空乏化のためには、電流経路としてのｎ型ピラー３の幅が小さくされる必要がある。逆に、ｎ型ピラー３のドナー濃度が低く設定されると、電流経路の導電率が低くなるが、電流経路としてのｎ型ピラー３の幅をより大きくすることができる。
　本計算例からは、完全空乏化を可能としつつドリフト抵抗を最小化するためには、ｐ型ピラー４の幅が８μｍのときは、ｎ型ピラー３の幅が４μｍとなり、よってピラーピッチは、それらの合計幅である１２μｍとなる。比較例のＭＯＳＦＥＴ（図示せず）においては、このピラーピッチと同じピッチでＭＯＳ構造が配置される。このピラーピッチの値である１２μｍは、スーパージャンクション構造を有しない通常のＭＯＳＦＥＴのＭＯＳ構造の２倍程度大きい。よって比較例においては、スーパージャンクション構造を採用することに起因してＭＯＳ構造がかなりまばらとなり、その結果、チャネル幅密度が大きく減少する。よって、チャネル抵抗がオン抵抗へ及ぼす影響が大きい場合、比較例では十分に小さなオン抵抗を得にくい。
　特に半導体材料がＳｉＣの場合、ＳｉＣ／ＳｉＯ２の界面準位密度が高いことに起因して、チャネルにおけるキャリア移動度が、結晶中でのキャリア移動度から想定される値に比べて極めて低い。そのため、ＳｉＣ－ＭＯＳＦＥＴのチャネル抵抗はもともと大きい。上記のようにチャネル幅密度が小さくなると、チャネル抵抗がさらに大きくなる。その結果、比較的大きなドリフト抵抗を有する高耐圧ＭＯＳＦＥＴにおいてさえも、チャネル抵抗がオン抵抗の主な成分になる。よって、比較例では、十分に低いオン抵抗を得ることが困難である。
　これに対して本実施の形態においては、図１に示されているように、ｎ型ピラー３およびｐ型ピラー４の各々にＭＯＳ構造が設けられる。すなわち、ピラーピッチの半分のピッチでＭＯＳ構造が設けられる。これにより、スーパージャンクション構造を採用しつつも、比較的高密度でＭＯＳ構造が設けられる。その結果、チャネル幅密度が大きく減少することが避けられる。よって、チャネル抵抗がオン抵抗へ及ぼす影響が大きい場合において、比較例に比して、より小さなオン抵抗を得ることができる。
　よって本実施の形態においては、ｎ型ピラー３およびｐ型ピラー４の各々にＭＯＳ構造を設けるために、ｎ型ピラー３の幅が、ドリフト抵抗低減の観点での最適幅よりも大きな幅とされ得る。たとえば、図１に示されているように、各ｎ型ピラー３の幅が、各ｐ型ピラー４の幅よりも大きくされてもよい。ｎ型ピラー３の幅が大きくされると、完全空乏化を可能とするためのドナー濃度が低下するので、ドリフト抵抗は増加する。しかしながら、ドリフト抵抗の増加に比べてチャネル抵抗の低下が大きければ、ＭＯＳＦＥＴ全体としてのオン抵抗は低下する。
　（製造方法）
　図６～図１０のそれぞれは、ＭＯＳＦＥＴ１０１（図１）の製造方法の第１～５工程を概略的に示す断面斜視図である。
　図６を参照して、ＳｉＣからなるｎ型の半導体基板１が準備される。半導体基板１の上面Ｓ２の面方位は特に限定されないが、たとえばｃ軸方向の面方位であってよく、その場合にｃ軸から８°以下程度のオフ角が設けられていてもよい。
　上面Ｓ２上におけるエピタキシャル成長によって、ｎ型のエピタキシャル層２が形成される。エピタキシャル層２のドーパント濃度は、たとえば１×１０１３～１×１０１８ｃｍ－３の範囲内である。またエピタキシャル層２の厚みは、スーパージャンクション層９０（図１）の厚み以上とされ、前述したように４０μｍ以上のスーパージャンクション層９０が設けられる場合、エピタキシャル層２の厚みは、たとえば４０μｍ～２００μｍとされる。たとえば、スーパージャンクション層９０の厚みが３０μｍとされるのであれば、エピタキシャル層２の厚みは３０μｍ以上とされればよい。
　エピタキシャル層２上に酸化膜６１Ｌが堆積される。酸化膜６１Ｌ上にレジストマスク６２が形成される。レジストマスク６２を用いたエッチングが行われ、その後レジストマスク６２が除去される。
　図７を参照して、上記エッチングによってエピタキシャル層２上に酸化膜マスク６１Ｍが形成される。酸化膜マスク６１Ｍを用いたエッチングが行われ、その後酸化膜マスク６１Ｍが除去される。
　図８を参照して、上記エッチングによって、エピタキシャル層２の上部から、ｎ型ピラー３が形成され、かつｐ型ピラー４（図１）が埋め込まれることになるトレンチ３９が形成される。スーパージャンクション構造で用いるｐ型ピラー４の幅と深さとのアスペクト比は、このトレンチ３９のアスペクト比が元になる。高アスペクト比の形状を容易に制御するためには、リアクティブイオンエッチングまたはスパッタエッチングなどのドライエッチングが望ましい。なおそのような必要性が低いのであればウェットエッチングが用いられてもよい。
　図９を参照して、トレンチ３９内にｐ型半導体結晶が埋め込まれることによって、ｐ型ピラー４が形成される。この工程は、ｐ型のエピタキシャル成長によって、トレンチ３９の内部およびｎ型ピラー３の上部に、ｐ型エピタキシャル層を形成することによって行われる。ｐ型エピタキシャル層の表面には、トレンチ３９の形状を反映するように段差が形成される。エピタキシャル成長によってトレンチ３９が完全に埋まることが望ましいが、トレンチ３９が完全に埋まらなくてもよい。このエピタキシャル成長は、ｐ型ピラー４が所望のアクセプタ濃度ＮＡを有するように行われる。ｐ型ピラー４に含まれるアクセプタ不純物の量は、ピラーのチャージバランスを保つ必要から、ｎ型ピラー３に含まれるドナー不純物の量と等しくされる。またｐ型ピラー４の下部にｎ型のバッファ層（図８における破線部の下部）が存在する場合、このバッファ層に含まれるドナー不純物の量もチャージバランスに考慮される。ｐ型ピラー４のアクセプタ濃度ＮＡ、およびｎ型ピラー３のドナー濃度ＮＤは、１×１０１３～１×１０１８ｃｍ－３の範囲内である。ｎ型ピラー３の幅とｐ型ピラー４の幅とは、同じでもよく、異なっていてもよい。ｎ型ピラー３のドナー濃度ＮＤとｐ型ピラー４のアクセプタ濃度ＮＡとは同じでもよく、異なっていてもよい。
　図１０を参照して、ｎ型ピラー３の上部が露出されるまで、上述したｐ型エピタキシャル層がＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈ：化学機械研磨）によって部分的に除去され、かつ、ｐ型エピタキシャル層を有するウエハの表面が平坦化される。ｎ型ピラー３およびｐ型ピラー４の厚みの均一性を上げるために、ＣＭＰ前にウエハ裏面、すなわち半導体基板１の下面Ｓ１、が研削されてもよい。
　再び図８を参照して、第１ウェル５ａ、第２ウェル５ｂ、第１ソース領域６ａ、第２ソース領域６ｂ、コンタクト領域７ａ、およびコンタクト領域７ｂが形成される。これらは、たとえば、写真製版により加工されたレジストマスク（図示せず）を利用してドーパントのイオン注入を行うことによって形成され得る。前述したように、第１ウェル５ａ、第２ウェル５ｂ、コンタクト領域７ａ、およびコンタクト領域７ｂはｐ型であり、第１ソース領域６ａおよび第２ソース領域６ｂはｎ型である。第１ウェル５ａおよび第２ウェル５ｂのドーパント濃度は１×１０１５～１×１０１９ｃｍ－３の範囲内であることが望ましく、その深さは、たとえば０．３μｍ～４．０μｍの範囲内とされる。第１ソース領域６ａおよび第２ソース領域６ｂのドーパント濃度は、第１ウェル５ａおよび第２ウェル５ｂのドーパント濃度を超えることが望ましく、たとえば１×１０１８～１×１０２１ｃｍ－３の範囲内であることが望ましい。第１ソース領域６ａおよび第２ソース領域６ｂの深さは、第１ウェル５ａおよび第２ウェル５ｂの深さを超えないようにされる。コンタクト領域７ａおよびコンタクト領域７ｂは、同一マスクによるイオン注入によって形成されてもよく、そのドーパント濃度は１×１０１８～１×１０２１ｃｍ－３の範囲内であることが望ましい。当該イオン注入は、２００℃以上の基板温度で行うことが望ましい。コンタクト領域７ａおよびコンタクト領域７ｂのそれぞれは、第１ウェル５ａおよび第２ウェル５ｂへの電気的接触をより良好なものとするために設けられた領域であり、コンタクト領域７ａおよびコンタクト領域７ｂがなくてもＭＯＳＦＥＴ素子としての動作は可能である。
　次に、アルゴンまたは窒素などの不活性ガス中、または、真空中で、たとえば１５００℃～２２００℃の温度で、０．５分～６０分の間、熱処理が行われる。これにより、注入されていた不純物が電気的に活性化される。そして、犠牲酸化による酸化膜形成と、フッ酸による酸化膜除去とによって、表面変質層が除去される。これにより清浄な面が得られる。そして、活性領域１００Ａ（図４）に開口を有するフィールド酸化膜（図示せず）が形成される。フィールド絶縁膜の形成は、シリコン酸化膜の成膜と、そのパターニングとによって行われ得る。
　再び図２を参照して、ウエハ表面にゲート絶縁膜８が形成される。ゲート絶縁膜８は、たとえば熱酸化法または堆積法によって形成される。次に、ウエハ上方から見て、ｎ型ピラー３と第１ソース領域６ａとの間で第１ウェル５ａを覆い、かつｎ型ピラー３と第２ソース領域６ｂとの間で第２ウェル５ｂを覆うように、ゲート電極９が形成される。ゲート電極９の材料としては一般的に、高濃度のドーパントを含むポリシリコンが用いられる。化学気相成長によってウエハ全面にポリシリコンを堆積後、不要部分がドライエッチングによって除去される。
　次に、層間絶縁膜１０が、たとえば化学気相成長によって堆積される。そして、写真製版により形成されるレジストマスクと、それを用いてのドライエッチングなどのエッチングとによって、第１ソース領域６ａ、第２ソース領域６ｂ、コンタクト領域７ａ、およびコンタクト領域７ｂが露出されるように、層間絶縁膜１０およびゲート絶縁膜８が部分的に除去される。すなわちコンタクトホール１０ａおよびコンタクトホール１０ｂが形成される。
　コンタクトホール１０ａを介して第１ソース領域６ａおよびコンタクト領域７ａに接し、かつコンタクトホール１０ｂを介して第２ソース領域６ｂおよびコンタクト領域７ｂに接するように、ソース電極１１（図１）が形成される。また、非活性領域１００Ｎ（図４）においてゲート電極９と電気的に接続されるゲート配線（図示せず）が形成される。またドレイン電極１２が半導体基板１の下面Ｓ１上に形成される。ソース電極１１およびドレイン電極１２は、たとえばスパッタ法または蒸着法により、Ａｌ、Ｔｉ、Ｃｕ、Ａｕなどの金属またはこれらの合金を成膜することによって形成される。またソース電極１１およびドレイン電極１２が接することになるウエハ表面にあらかじめ、ＳｉＣとＮｉなどとを反応させることによってシリサイド層が形成されてもよい。シリサイド層が設けられる場合、コンタクト抵抗の低減が期待される。
　以上により、ＭＯＳＦＥＴ１０１（図１）が完成される。
　（効果）
　本実施の形態によれば、上記における比較例との対比においても説明したように、ｐ型ピラー４上の第１ウェル５ａだけでなく、ｎ型ピラー３上の第２ウェル５ｂも、活性領域１００Ａ（図４）における電流経路のスイッチングに寄与し得る。これによりチャネル幅密度が高められる。よってＭＯＳＦＥＴ１０１のオン抵抗を低減することができる。
　本実施の形態においては、第１導電型がｎ型であり、かつ第２導電型がｐ型である。この場合、ｐ型ピラー４が、コンタクト領域７ａを有する第１ウェル５ａを介してソース電極１１へ接続される。これにより、ｐ型ピラー４とソース電極との間のコンタクト抵抗が抑制される。よって、ターンオフ時にｐ型ピラー４からソース電極１１へ正孔が放出されやすくなる。よってターンオフ時にスーパージャンクション層９０が十分に空乏化される。よって、スーパージャンクション構造による耐圧向上の効果を十分に得ることができる。一般に正孔の移動度は電子の移動度に比して小さいことから、スーパージャンクション構造が適用されている場合に正孔の放出を促進することは特に重要である。この効果は、スーパージャンクション層９０の材料としてＳｉＣのようなワイドバンドギャップ半導体が用いられる場合、または、ｐ型領域中での正孔の移動度が小さい半導体が用いられる場合、特に大きい。なぜならば、ＳｉＣは３．２６ｅＶ程度の広いワイドバンドギャップを有していることから、ＳｉＣからなるｐ型ピラー４中の正孔は自然には消滅しにくく、よって正孔がソース電極１１から排出される必要性が高いためである。
　なお上記とは逆に、第１導電型がｐ型であり、第２導電型がｎ型であってもよい。この場合、ｎ型のピラーがソース電極へ、ｎ型のコンタクト領域を有するｎ型の第１ウェルを介して接続される。これにより、ターンオフ時に当該ピラーからソース電極へ電子が放出されやすくなる効果が得られる。またスーパージャンクション層９０の材料はＳｉＣに限定されるものではなく、たとえばＳｉ（シリコン）であってもよい。
　半導体基板１の上面Ｓ２に平行なレイアウトにおいて、ｎ型ピラー３およびｐ型ピラー４はストライプ状に配置されている。ストライプ状のパターンは、より複雑なパターンに比して、比較的容易に形成することができる。
　半導体基板１の上面Ｓ２に平行なレイアウトにおいて、第２ウェル５ｂはストライプ状に配置されている。ストライプ状のパターンは、より複雑なパターンに比して、比較的容易に形成することができる。
　第１ウェル５ａは、ｎ型ピラー３上へ延びている。これにより、工程にばらつきがあっても、第１ウェル５ａがｎ型ピラー３へ、より確実に達する。よって、第１ウェル５ａによって構成されるチャネルを、より確実に形成することができる。
　半導体基板１の上面Ｓ２に垂直な活性領域１００Ａ（図４）の断面（図１）において、複数のｐ型ピラー４の各々は同じ幅を有しており、複数のｐ型ピラー４は等間隔で配置されている。これにより、活性領域１００Ａ内において、スーパージャンクション構造のチャージバランスを容易に最適化することができる。
　半導体基板１の上面Ｓ２に垂直な活性領域１００Ａ（図４）の断面（図１）において、第２ウェル５ｂの幅は第１ウェル５ａの幅よりも小さい。第２ウェル５ｂの幅は、製造プロセスの制約上可能な範囲内で、スーパージャンクション層９０の構造にかかわらず小さくすることができる。よって、第２ウェル５ｂの幅は、第１ウェル５ａの幅と同じ必要はなく、より小さくされ得る。それにより、両者が同じ場合に比して、チャネル幅密度をより高めることができる。
　＜実施の形態２＞
　（構成）
　図１１は、本実施の形態２におけるＭＯＳＦＥＴ１０２（半導体装置）の構成を、ソース電極１１（図１参照）の図示を省略しつつ概略的に示す断面斜視図である。図１２は、図１１におけるゲート電極９近傍の構造の図示を省略した図である。
　図１２に示されているように、本実施の形態においては、第２ウェル５ｂは、半導体基板１の上面Ｓ２に平行なレイアウトとして複数のウェルパターンを有しており、当該複数のウェルパターンは少なくとも２つの方向の各々に沿って周期的に配置されている。図１２においては、当該複数のウェルパターンはＸ方向およびＹ方向の各々に沿って周期的に配置されている。なおＸ方向においては、互いに隣り合うウェルパターンの間が第１ウェル５ａによって隔てられている。具体的には、平面レイアウトとして、第１ウェル５ａは、実施の形態１と同様にストライプ状のパターンを有している。一方、第２ウェル５ｂは、ＸＹ面上において延在するｎ型ピラー３に沿って離散的なパターンを有している。また、第１ウェル５ａの内側に形成される第１ソース領域６ａおよびコンタクト領域７ａはストライプ状である。一方、第２ソース領域６ｂおよびコンタクト領域７ｂは、上述したように離散的な第２ウェル５ｂの各々に分離して配置されている。
　なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　（製造方法）
　まず、図６～図１０（実施の形態１）と同様の工程によってスーパージャンクション層９０が形成される。次に、図３（実施の形態１）で示されたパターンに代わり、図１２に示されたパターンで不純物領域が形成される。この工程は、パターンの相違以外、実施の形態１と同様の方法によって行われ得る。
　図１３を参照して、続いて、実施の形態１と同様の方法によって、ゲート絶縁膜８と、ゲート電極９の材料としてのポリシリコンとが堆積される。次に、このポリシリコンのパターニングが、パターンの相違以外、実施の形態１と同様の方法によって行われ、それによりゲート電極９が形成される。ゲート電極９には、本実施の形態においては実施の形態１（図２）と異なり、ソース電極１１（図１参照）が第２ソース領域６ｂおよびコンタクト領域７ｂへ接続するための経路を確保するための穴が形成される。
　再び図１１を参照して、続いて、ゲート電極９を覆うように層間絶縁膜１０が堆積される。そして、写真製版により形成されるレジストマスクと、それを用いてのドライエッチングなどのエッチングとによって、層間絶縁膜１０にコンタクトホール１０ａおよびコンタクトホール１０ｂＶが形成される。その後、実施の形態１と同様の工程を経て、ＭＯＳＦＥＴ１０２が完成される。
　（効果）
　本実施の形態によれば、第２ウェル５ｂ（図１２）は、平面レイアウトとして複数のウェルパターンを有し、複数のウェルパターンは少なくとも２つの方向（具体的には、図中、Ｘ方向およびＹ方向）の各々に沿って周期的に配置されている。これにより、実施の形態１（図３）のように第２ウェル５ｂがストライプ状の場合に比して、チャネル幅密度をより高めることができる。よってＭＯＳＦＥＴのオン抵抗をより低減することができる。
　＜実施の形態３＞
　（構成）
　図１４は、本実施の形態３におけるＭＯＳＦＥＴ１０３（半導体装置）が有する半導体部分の構成を概略的に示す部分平面図である。なお図中、ゲート電極９の縁が二点鎖線で示されている。図１５は、ＭＯＳＦＥＴ１０３が有するスーパージャンクション層９０の平面レイアウトを概略的に示す部分平面図である。このスーパージャンクション層９０上に、図１４に示された構成が設けられている。なお図１３および図１４における破線は、ＭＯＳ構造のユニットセルを表している。
　ｐ型ピラー４（図１５）は、本実施の形態においては、平面レイアウトとして複数のピラーパターンを有し、複数のピラーパターンは少なくとも２つの方向の各々に沿って周期的に配置されている。これら少なくとも２つの方向は、互いに直交する２つの方向を含む。具体的には、ｐ型ピラー４のピラーパターンは、Ｘ方向およびＹ方向の各々に沿って周期的に配置されている。
　ＭＯＳ構造のユニットセル（図１４および図１５における破線）の形状は、図示された例においては正方形であるが、ユニットセルの形状はこれに限定されるものではない。正方形以外の四角形が用いられてもよく、四角形以外の多角形が用いられてもよい。多角形の場合、正多角形が用いられてもよいが、それに限定されるものではない。また、円形または楕円形のような、多角形以外の形状が用いられてもよい。
　なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　（製造方法）
　まず、図１５に示された平面レイアウトを有するスーパージャンクション層９０が形成される。その方法は、パターンの相違以外、実施の形態１の工程（図６～図１０）と同様である。
　図１６を参照して、第１ウェル５ａおよび第２ウェル５ｂが形成される。その方法は、パターンの相違以外、実施の形態１の工程と同様である。第１ウェル５ａの形状（図１５参照）はｐ型ピラー４の形状に対応したものとされる。第２ウェル５ｂの形状は、ｎ型ピラー３（図１５）上に効率よく配置することができるものであればよく、異なる複数の形状が用いられてもよい。
　図１７を参照して、第１ソース領域６ａ、第２ソース領域６ｂ、コンタクト領域７ａ、およびコンタクト領域７ｂが形成される。その方法は、パターンの相違以外、実施の形態１の工程と同様である。
　図１８を参照して、次に、実施の形態１と同様、ゲート絶縁膜８と、ゲート電極９となるポリシリコンとが堆積される。次に、ポリシリコンがパターニングされることによってゲート電極９が形成される。これらの方法は、パターンの相違以外、実施の形態１の工程と同様である。その後、実施の形態１と同様の工程を経て、ＭＯＳＦＥＴ１０３が完成される。
　（効果）
　本実施の形態によれば、ｐ型ピラー４は、平面レイアウト（図１５）として複数のピラーパターンを有し、複数のピラーパターンは少なくとも２つの方向（具体的にはＸ方向およびＹ方向）の各々に沿って周期的に配置されている。これにより、実施の形態１または２のようにｐ型ピラー４がストライプ状の場合に比して、チャネル幅密度をより高めることができる。よってＭＯＳＦＥＴのオン抵抗をより低減することができる。
　本実施の形態においては、上述した２つの方向が、Ｘ方向およびＹ方向、すなわち互いに直交する２つの方向、を含む。これにより、ｐ型ピラー４を、図１５に示されているように、シンプルな直交パターンで配列することができる。
　（変形例）
　図１９は、ＭＯＳＦＥＴ１０３（図１４）の変形例としてのＭＯＳＦＥＴ１０３Ｖ（半導体装置）が有する半導体部分の構成を概略的に示す部分平面図である。なお図中、ゲート電極９の縁が二点鎖線で示されている。図２０は、ＭＯＳＦＥＴ１０３Ｖが有するスーパージャンクション層９０の平面レイアウトを概略的に示す部分平面図である。このスーパージャンクション層９０上に、図１９に示された構成が設けられている。なお図１９および図２０における破線は、ＭＯＳ構造のユニットセルを表している。
　本変形例においては、ｐ型ピラー４（図２０）の複数のピラーパターンは、Ｘ方向と、Ｘ方向に対して斜めに延びる方向（図２０における、Ｘ方向とＹ方向との間の方向）との各々に沿って周期的に配置されている。これを別の観点でいえば、ピラーパターンは、一の方向（図２０におけるＸ方向）に沿って周期的に配置されており、かつ、一の方向に垂直な方向（図２０におけるＹ方向）に沿って千鳥状に配置されている。
　ＭＯＳＦＥＴ１０３Ｖの製造方法は、図１５～図１８のそれぞれの工程における平面レイアウトを、図２０～図２３で示されたものに変更することによって行われ得る。
　本変形例によっても、上記実施の形態３と同様の効果が得られる。
　＜実施の形態４＞
　（構成）
　図２４は、本実施の形態４におけるＭＯＳＦＥＴ１０４（半導体装置）の構成を概略的に示す断面斜視図である。図２５は、図２４の半導体部分の構造の構成を概略的に示す一部拡大図である。
　ＭＯＳＦＥＴ１０４は、ＭＯＳＦＥＴ１０１～１０３（実施の形態１～３）における第１ウェル５ａの代わりに、第１ウェル５ａＶ（図２５）を有している。第１ウェル５ａＶは、ｎ型ピラー３とｐ型ピラー４との境界上に端を有している。具体的には、図２５のＸ方向において、第１ウェル５ａＶの端の位置と、ｎ型ピラー３およびｐ型ピラー４の境界の位置とが同じである。
　第１ウェル５ａＶの不純物濃度は、ｐ型ピラー４のうち第１ウェル５ａＶに接する部分（図２５の破線５４の部分）の不純物濃度と同じであってよい。この場合、図２５のＺ方向における不純物濃度プロファイルは、ｐ型ピラー４と第１ウェル５ａＶとの境界において変化を有しない。そこで、たとえば、ｐ型ピラー４と第１ウェル５ａＶとのＺ方向における境界位置は、ｎ型ピラー３と第２ウェルとのＺ方向における境界位置（図２５の破線５４）と同じであるとみなしてよい。
　第１ウェル５ａＶの不純物濃度の実効不純物濃度と、第２ウェル５ｂの実効不純物濃度とは、同じであってもよく、異なってもよい。言い換えれば、第１ウェル５ａＶによって形成されるチャネルの特性と、第２ウェル５ｂによって形成されるチャネルの特性とは、同じであってもよく、異なってもよい。
　なお、上記以外の構成については、上述した実施の形態１～３またはその変形例の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　（製造方法）
　本実施の形態においては、スーパージャンクション層９０の形成工程（図１０）の後、ｐ型ピラー４の表面部がそのまま第１ウェル５ａＶ（図２５）として利用される。このため、実施の形態１～３と異なり、第１ウェルを形成するためのイオン注入工程が省略される。これ以外の工程は実施の形態１と同様である。
　（効果）
　本実施の形態によれば、第１ウェル５ａＶは、ｎ型ピラー３とｐ型ピラー４との境界上に端を有する。これにより、ｎ型ピラー３およびｐ型ピラー４のパターンを利用して第１ウェルのパターンを形成することができる。よって、ｐ型ピラー４が形成された後、第１ウェル５ａＶを形成するためのパターニングを行う必要がない。よって、当該パターニングの重ね合わせずれに起因してのチャネル長の誤差が生じない。一方、前述した実施の形態１～３においては、第１ソース領域６ａのパターニングと、第１ウェル５ａのパターニングとの間での重ね合わせずれによって、チャネル長の誤差が生じる。よって本実施の形態によれば、このようなチャネル長誤差は小さくなる。よって、ＭＯＳ構造をより高密度に配置することができる。よって、チャネル幅密度がより高められる。よってＭＯＳＦＥＴ１０１のオン抵抗をより低減することができる。
　第１ウェル５ａＶの不純物濃度は、ｐ型ピラー４のうち第１ウェル５ａＶに接する部分の不純物濃度と同じであってよい。その場合、ｐ型ピラー４および第１ウェル５ａＶとなるエピタキシャル層を形成する際に（図９参照）、当該エピタキシャル層のうちどの部分が第１ウェル５ａＶとなるかについて特段配慮する必要がなくなる。
　＜実施の形態５＞
　（構成）
　図２６は、本実施の形態５におけるＭＯＳＦＥＴ１０５（半導体装置）の構成を概略的に示す断面斜視図である。上記実施の形態１～４においてはプレーナゲート型のＭＯＳＦＥＴ１０１～１０４について説明したが、これに対して本実施の形態のＭＯＳＦＥＴ１０５はトレンチゲート型である。トレンチゲート型を適用することによってチャネル幅密度をさらに高めることができる。よってＭＯＳＦＥＴのオン抵抗をより低減することができる。
　ＭＯＳＦＥＴ１０５にはトレンチ３Ｔおよびトレンチ４Ｔが設けられている。トレンチ３Ｔは、ｎ型ピラー３上に設けられており、ｐ型ピラー４からは離れている。トレンチ４Ｔは、ｐ型ピラー４上に設けられており、ｎ型ピラー３に接している。
　トレンチ３Ｔは、第２ソース領域６ｂと第２ウェル５ｂとを貫通してｎ型ピラー３に達する側壁を有している。これにより、トレンチ３Ｔに設けられるゲート電極構造は、第２ウェル５ｂからなる側壁上にチャネルを形成することができる。
　トレンチ４Ｔは、トレンチ３Ｔと同様に、第２ソース領域６ｂと第２ウェル５ｂとを貫通してｎ型ピラー３に達する側壁を有している。この構造によるチャネルの形成は、トレンチ３Ｔの場合と同様である。
　またトレンチ４Ｔは、第１ソース領域６ａと第１ウェル５ａとを貫通してｐ型ピラー４に達する側壁を有している。またトレンチ４Ｔは、ｐ型ピラー４に面しかつｎ型ピラー３に達する底面を有している。よってトレンチ４Ｔは、第１ソース領域６ａと、第１ウェル５ａと、ｐ型ピラー４と、ｎ型ピラー３とが順につながった内面を有している。よって、トレンチ４Ｔに設けられるゲート電極構造は、当該内面を構成する第１ウェル５ａとｐ型ピラー４との直列的な電気的経路にもチャネルを形成する。
　なお、上記以外の構成については、上述した実施の形態１～４またはその変形例の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　（製造方法）
　まず、図６～図１０（実施の形態１）と同様の工程によってスーパージャンクション層９０が形成される。
　図２７を参照して、スーパージャンクション層９０上に、第１ウェル５ａおよび第２ウェル５ｂとなる不純物層５と、第１ソース領域６ａおよび第２ソース領域６ｂとなる不純物層６とが、イオン注入によって形成される。また写真製版によって加工されたレジストマスクなどを利用してのイオン注入によってコンタクト領域７ａおよびコンタクト領域７ｂが形成される。次に、熱処理により、注入されていた不純物が活性化される。
　図２８を参照して、酸化膜マスクなどを用いてのドライエッチングなどにより、ウエハ表面にトレンチ３Ｔおよびトレンチ４Ｔが形成される。これにより、不純物層５（図２７）は、ｐ型ピラー４上の第１ウェル５ａと、ｎ型ピラー３上の第２ウェル５ｂとに分かれる。また不純物層６（図２７）は、第１ウェル５ａ上の第１ソース領域６ａと、第２ウェル５ｂ上の第２ソース領域６ｂとに分かれる。なお、前述した活性化工程は、このトレンチ形成工程の後に行われてもよい。その後、実施の形態１と同様、フィールド絶縁膜（図示せず）が形成される。
　図２９を参照して、ウエハ表面上にＣＶＤなどにより、ゲート絶縁膜８と、ポリシリコンとが堆積される。次に、このポリシリコンからトレンチ３Ｔおよびトレンチ４Ｔ内にゲート電極９が形成されるよう、ポリシリコンのうち不要な部分が除去される。この除去は、たとえば、写真製版により加工されたレジストマスクを用いて行われ得る。ゲート電極９の表面は、図示されているようにウエハ表面よりも若干高いことが好ましいが、低くてもよい。その後、実施の形態１と同様の工程を経て、ＭＯＳＦＥＴ１０５が完成される。
　＜実施の形態６＞
　（構成）
　図３０は、本実施の形態６におけるＩＧＢＴ１０６（半導体装置）の構成を概略的に示す断面斜視図である。上記実施の形態１～５においてはＭＯＳＦＥＴ１０１～１０５について説明した。本実施の形態においては半導体装置としてＩＧＢＴについて説明する。半導体装置をＩＧＢＴとすることによって、さらなる高耐圧化と低抵抗化とを期待することができる。
　ＩＧＢＴ１０６は、ＭＯＳＦＥＴ１０１（図１：実施の形態１）における半導体基板１に代わり、下面Ｓ１および上面Ｓ２を有するｐ＋層１３（半導体層）を有している。ｐ＋層１３は、ｎ型ピラー３の導電型とは異なる導電型（第１導電型とは異なる第２導電型）を有している。ｐ＋層１３のアクセプタ濃度は、１×１０１８ｃｍ－３～１×１０２１ｃｍ－３の範囲内であることが望ましい。またＩＧＢＴ１０６は、ソース電極１１およびドレイン電極１２（図１）のそれぞれに代わり、エミッタ電極１４およびコレクタ電極１５を有している。
　なお、上記以外の構成については、上述した実施の形態１～５またはその変形例の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　（製造方法）
　図３１および図３２のそれぞれは、ＩＧＢＴ１０６の製造方法の第１および第２工程を概略的に示す断面斜視図である。
　図３１を参照して、単結晶基板１Ｇが準備される。単結晶基板１Ｇの導電型はｎ型であってよい。単結晶基板１Ｇ上にｐ＋層１３が形成される。ｐ＋層１３は、単結晶基板１Ｇに面する下面Ｓ１と、その反対の上面Ｓ２とを有する。ｐ＋層１３はエピタキシャル成長によって形成されることが好ましいが、イオン注入によって形成されてもよい。その後、ｐ＋層１３の上面Ｓ２上のエピタキシャル成長によってエピタキシャル層２が形成される。その後、図２４に示されているように、研削などによって単結晶基板１Ｇが除去される。その後、実施の形態１と同様の工程を経てＩＧＢＴ１０６が完成される。なおエミッタ電極１４およびコレクタ電極１５のそれぞれの形成方法は、ソース電極１１およびドレイン電極１２の形成方法と同様である。
　変形例として、実施の形態１における図６の工程において、ｎ型（第１導電型）の半導体基板１に代わり、ｐ型（第２導電型）の半導体基板が用いられてもよい。この場合、このｐ型の半導体基板をｐ＋層１３（図３０）として用いることができるので、実施の形態１とほぼ同様の工程によってＩＧＢＴを製造することができる。よって単結晶基板１Ｇ（図３１）を除去する工程を省略することができる。
　＜実施の形態７＞
　（構成）
　図３３は、本実施の形態７におけるＭＯＳＦＥＴ１０７（半導体装置）の構成を概略的に示す断面斜視図である。上記実施の形態１～６においてはスーパージャンクション層９０が埋め込みエピタキシャル方式によって形成される場合について説明したが、これに対して本実施の形態のＭＯＳＦＥＴ１０７が有するスーパージャンクション層９０Ｍはマルチエピタキシャル方式によって形成される。マルチエピタキシャル方式を用いることによって、ピラーピッチをより小さくすることができる。これにより、チャネル幅をさらに高めることができる。よってＭＯＳＦＥＴのオン抵抗をより低減することができる。
　スーパージャンクション層９０（図１）のｎ型ピラー３およびｐ型ピラー４のそれぞれに代わり、スーパージャンクション層９０Ｍはｎ型ピラー３Ｍおよびｐ型ピラー４Ｍを有している。ｐ型ピラー４Ｍはエピタキシャル層２上に順に注入領域４ａ～４ｊを有している。ｎ型ピラー３Ｍはエピタキシャル層２上に順に積層領域３ａ～３ｋを有している。面内方向（図３３におけるＸ方向）において、注入領域４ａ～４ｊのそれぞれは積層領域３ａ～３ｊに対向している。
　ＭＯＳＦＥＴ１０７の動作は、ＭＯＳＦＥＴ１０１（図１：実施の形態１）とほぼ同様である。
　なお、上記以外の構成については、上述した実施の形態１～５またはその変形例によるＭＯＳＦＥＴの構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。また本実施の形態が上記実施の形態６またはその変形例に適用されることによって、ＩＧＢＴを得ることも可能である。
　（製造方法）
　図３４～図３６のそれぞれは、ＭＯＳＦＥＴ１０７の製造方法の第１～第３工程を概略的に示す断面斜視図である。
　図３４を参照して、まず、半導体基板１上でのエピタキシャル成長によってｎ型のエピタキシャル層２が形成される。その後、エピタキシャル層２の表面上へのイオン注入により、選択的にｐ型の注入領域４ａが形成される。Ｘ方向において注入領域４ａに対向する、ｎ型に維持されている部分が、積層領域３ａとなる。注入領域４ａの厚みは、通常、５μｍ以下である。現時点で通常用いられているイオン注入機の加速電圧は、高くても８ＭｅＶ程度であり、その場合、４μｍ程度の厚みの注入領域４ａが一度に形成される。
　図３５を参照して、上記イオン注入の後、注入領域４ａおよび積層領域３ａの表面上におけるエピタキシャル成長によって、ｎ型のエピタキシャル成長層２１が形成される。エピタキシャル成長層２１の厚みは、上述した理由により、５μｍ以下とされる。エピタキシャル成長層２１のドナー濃度は、積層領域３ａのドナー濃度、すなわちエピタキシャル層２のドナー濃度、と同じであることが望ましい。
　図３６を参照して、エピタキシャル成長層２１内へのイオン注入により、選択的にｐ型の注入領域４ｂが形成される。この注入領域４ｂのアクセプタ濃度は、注入領域４ａと同等であることが望ましい。注入領域４ｂは注入領域４ａ上に配置される。言い換えれば、厚み方向（図中、Ｚ方向）において注入領域４ａ上に注入領域４ｂが積層される。
　この後、図３５で説明したエピタキシャル成長と、図３６で説明したイオン注入とが繰り返されることによって、スーパージャンクション層９０Ｍ（図３３）が得られる。その後、実施の形態１と同様の工程を経て、ＭＯＳＦＥＴ１０７（図３３）が完成される。なお図３３では、エピタキシャル成長とイオン注入との繰り返し回数を１０回とすることで注入領域４ａから注入領域４ｊまでを形成しているが、所望の耐圧を満たすためのスーパージャンクション層９０Ｍの厚みに応じて、繰り返し回数は適宣変更される。
　なお本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
　Ｓ１　下面（第１面）、Ｓ２　上面（第２面）、１　半導体基板（半導体層）、１Ｇ　単結晶基板、３，３Ｍ　ｎ型ピラー（第１ピラー）、３ａ～３ｋ　積層領域、４，４Ｍ　ｐ型ピラー（第２ピラー）、４ａ～４ｊ　注入領域、５，６　不純物層、５ａ，５ａＶ　第１ウェル、５ｂ　第２ウェル、６ａ　第１ソース領域（第１不純物領域）、６ｂ　第２ソース領域（第２不純物領域）、７ａ，７ｂ　コンタクト領域、８　ゲート絶縁膜、９　ゲート電極（制御電極）、１０　層間絶縁膜、１０ａ，１０ｂ，１０ｂＶ　コンタクトホール、１１　ソース電極（第２主電極）、１２　ドレイン電極（第１主電極）、１４　エミッタ電極（第２主電極）、１５　コレクタ電極（第１主電極）、２１　エピタキシャル成長層、６１Ｌ　酸化膜、６１Ｍ　酸化膜マスク、６２　レジストマスク、９０，９０Ｍ　スーパージャンクション層、１００Ａ　活性領域、１００Ｎ　非活性領域、１０１～１０５，１０３Ｖ，１０７　ＭＯＳＦＥＴ（半導体装置）、１０６　ＩＧＢＴ（半導体装置）。

Claims (14)

  1. 　スイッチング可能な電流経路を有する活性領域（１００Ａ）を含む半導体装置（１０１～１０７，１０３Ｖ）であって、
    　第１面（Ｓ１）と、前記第１面（Ｓ１）と反対の第２面（Ｓ２）とを有する半導体層（１，１３）と、
    　前記第１面（Ｓ１）上に設けられた第１主電極（１２，１５）と、
    　前記半導体層（１，１３）の前記第２面（Ｓ２）上に設けられ、前記半導体層（１，１３）の前記第２の面（Ｓ２）に垂直な前記活性領域の断面において、第１導電型を有する複数の第１ピラー（３）および前記第１導電型と異なる第２導電型を有する複数の第２ピラー（４）を前記第２面（Ｓ２）の面内方向において交互に含むスーパージャンクション層（９０，９０Ｍ）と、
    　前記第２ピラー（４）のそれぞれの上に設けられ、前記スーパージャンクション層（９０，９０Ｍ）上において前記第１ピラー（３）に達し、前記第２導電型を有する複数の第１ウェル（５ａ，５ａＶ）と、
    　前記第１ウェル（５ａ，５ａＶ）のそれぞれの上に設けられ、前記第１ウェル（５ａ，５ａＶ）によって前記第１ピラー（３）から隔てられ、前記第１導電型を有する複数の第１不純物領域（６ａ）と、
    　前記第１ピラー（３）のそれぞれの上に設けられ、前記断面において前記第２ピラー（４）から離れて配置され、前記第２導電型を有する複数の第２ウェル（５ｂ）と、
    　前記第２ウェル（５ｂ）のそれぞれの上に設けられ、前記第２ウェル（５ｂ）によって前記第１ピラー（３）から隔てられ、前記第１導電型を有する複数の第２不純物領域（６ｂ）と、
    　絶縁膜（８）を介して、前記第１ピラー（３）と前記第１不純物領域（６ａ）との間で前記第１ウェル（５ａ）に対向しかつ前記第１ピラー（３）と前記第２不純物領域（６ｂ）との間で前記第２ウェル（５ｂ）に対向する制御電極（９）と、
    　前記第１ウェル（５ａ，５ａＶ）、前記第２ウェル（５ｂ）、前記第１不純物領域（６ａ）、および前記第２不純物領域（６ｂ）の各々に接合された第２主電極（１１，１４）と、
    を備える、半導体装置（１０１～１０７，１０３Ｖ）。
  2. 　前記第１ウェル（５ａ）は、前記第１ピラー（３）上へ延びている、請求項１に記載の半導体装置（１０１～１０３，１０５～１０７，１０３Ｖ）。
  3. 　前記第１ウェル（５ａＶ）は、前記第１ピラー（３）と前記第２ピラー（４）との境界上に端を有する、請求項１に記載の半導体装置（１０４）。
  4. 　前記第１ウェル（５ａＶ）の不純物濃度は、前記第２ピラー（４）のうち前記第１ウェル（５ａＶ）に接する部分の不純物濃度と同じである、請求項３に記載の半導体装置（１０４）。
  5. 　前記第１ピラー（３）および前記第２ピラー（４）は、前記半導体層（１，１３）の前記第２の面（Ｓ２）に平行なレイアウトにおいて、ストライプ状に配置されている、請求項１から４のいずれか１項に記載の半導体装置（１０１，１０２，１０４～１０７）。
  6. 　前記第２ピラー（４）は、前記半導体層（１，１３）の前記第２面（Ｓ２）に平行なレイアウトとして複数のピラーパターンを有し、前記複数のピラーパターンは少なくとも２つの方向の各々に沿って周期的に配置されている、請求項１から４のいずれか１項に記載の半導体装置（１０３，１０３Ｖ）。
  7. 　前記少なくとも２つの方向は、互いに直交する２つの方向を含む、請求項６に記載の半導体装置（１０３）。
  8. 　前記第２ピラー（４）は、前記半導体層（１，１３）の前記第２面（Ｓ２）に平行なレイアウトとして複数のピラーパターンを有し、前記複数のピラーパターンは、一の方向に沿って周期的に配置されており、かつ、前記一の方向に垂直な方向に沿って千鳥状に配置されている、請求項１から４のいずれか１項に記載の半導体装置（１０３Ｖ）。
  9. 　前記第２ウェル（５ｂ）は、前記半導体層（１，１３）の前記第２の面（Ｓ２）に平行なレイアウトにおいて、ストライプ状に配置されている、請求項１から５のいずれか１項に記載の半導体装置（１０１，１０４～１０７）。
  10. 　前記第２ウェル（５ｂ）は、前記半導体層（１，１３）の前記第２面（Ｓ２）に平行なレイアウトとして複数のウェルパターンを有し、前記複数のウェルパターンは少なくとも２つの方向の各々に沿って周期的に配置されている、請求項１から８のいずれか１項に記載の半導体装置（１０２，１０３，１０３Ｖ）。
  11. 　前記断面において、前記複数の第２ピラー（４）の各々は同じ幅を有しており前記複数の第２ピラー（４）は等間隔で配置されている、請求項１から１０のいずれか１項に記載の半導体装置（１０１，１０２，１０４～１０７）。
  12. 　前記断面において、前記第２ウェル（５ｂ）の各々の幅は前記第１ウェル（５ａ，５ａＶ）の各々の幅よりも小さい、請求項１から１１のいずれか１項に記載の半導体装置（１０１，１０２，１０４～１０７）。
  13. 　前記スーパージャンクション層（９０，９０Ｍ）は炭化珪素からなる、請求項１から１２のいずれか１項に記載の半導体装置（１０１～１０７，１０３Ｖ）。
  14. 　前記第１導電型はｎ型であり、前記第２導電型はｐ型である、請求項１から１３のいずれか１項に記載の半導体装置（１０１～１０７，１０３Ｖ）。
PCT/JP2017/036213 2017-10-05 2017-10-05 半導体装置 WO2019069416A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
PCT/JP2017/036213 WO2019069416A1 (ja) 2017-10-05 2017-10-05 半導体装置
DE112017007907.1T DE112017007907T5 (de) 2017-10-05 2017-10-05 Halbleiterbauelement
US16/634,167 US11189689B2 (en) 2017-10-05 2017-10-05 Semiconductor device including an active region that includes a switchable current path
JP2018519788A JP6377302B1 (ja) 2017-10-05 2017-10-05 半導体装置
CN201780094773.2A CN111133586B (zh) 2017-10-05 2017-10-05 半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2017/036213 WO2019069416A1 (ja) 2017-10-05 2017-10-05 半導体装置

Publications (1)

Publication Number Publication Date
WO2019069416A1 true WO2019069416A1 (ja) 2019-04-11

Family

ID=63250067

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2017/036213 WO2019069416A1 (ja) 2017-10-05 2017-10-05 半導体装置

Country Status (5)

Country Link
US (1) US11189689B2 (ja)
JP (1) JP6377302B1 (ja)
CN (1) CN111133586B (ja)
DE (1) DE112017007907T5 (ja)
WO (1) WO2019069416A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2021260851A1 (ja) * 2020-06-24 2021-12-30
DE112020002771T5 (de) 2019-06-10 2022-02-24 Sumitomo Electric Industries, Ltd. Siliziumkarbid-Halbleiteranordnung und Verfahren zur Herstellung einer Siliziumkarbid-Halbleiteranordnung
WO2022138743A1 (ja) * 2020-12-23 2022-06-30 株式会社デンソー 炭化珪素半導体装置
JP2022157800A (ja) * 2021-03-31 2022-10-14 本田技研工業株式会社 ＢｉＭＯＳ半導体装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112913032B (zh) * 2018-10-25 2024-05-03 三菱电机株式会社 半导体装置以及电力变换装置
JP7189848B2 (ja) * 2019-08-07 2022-12-14 株式会社東芝 半導体装置およびその製造方法
JP7287998B2 (ja) * 2021-03-31 2023-06-06 本田技研工業株式会社 ＢｉＭＯＳ半導体装置
CN114512536B (zh) * 2022-04-18 2022-07-15 绍兴中芯集成电路制造股份有限公司 超结半导体器件

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007194585A (ja) * 2005-12-22 2007-08-02 Fuji Electric Holdings Co Ltd 半導体装置
JP2008091450A (ja) * 2006-09-29 2008-04-17 Toshiba Corp 半導体素子
JP2010040975A (ja) * 2008-08-08 2010-02-18 Sony Corp 半導体装置およびその製造方法
JP2012064908A (ja) * 2010-09-20 2012-03-29 Denso Corp 半導体装置およびその制御方法
JP2012160752A (ja) * 2012-04-06 2012-08-23 Toshiba Corp 電力用半導体素子
WO2015040938A1 (ja) * 2013-09-18 2015-03-26 富士電機株式会社 半導体装置およびその製造方法
JP2015216182A (ja) * 2014-05-09 2015-12-03 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
JP2017168666A (ja) * 2016-03-16 2017-09-21 株式会社東芝 半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6081009A (en) * 1997-11-10 2000-06-27 Intersil Corporation High voltage mosfet structure
US6635544B2 (en) * 2001-09-07 2003-10-21 Power Intergrations, Inc. Method of fabricating a high-voltage transistor with a multi-layered extended drain structure
JP4393144B2 (ja) * 2003-09-09 2010-01-06 株式会社東芝 電力用半導体装置
US7439583B2 (en) * 2004-12-27 2008-10-21 Third Dimension (3D) Semiconductor, Inc. Tungsten plug drain extension
US7592668B2 (en) * 2006-03-30 2009-09-22 Fairchild Semiconductor Corporation Charge balance techniques for power devices
JP4620075B2 (ja) 2007-04-03 2011-01-26 株式会社東芝 電力用半導体素子
JP4530036B2 (ja) * 2007-12-17 2010-08-25 株式会社デンソー 半導体装置
JP5612256B2 (ja) * 2008-10-16 2014-10-22 株式会社東芝 半導体装置
JP5680460B2 (ja) * 2011-03-23 2015-03-04 株式会社東芝 電力用半導体装置
JP2013201191A (ja) * 2012-03-23 2013-10-03 Toshiba Corp 半導体装置
JP5758365B2 (ja) * 2012-09-21 2015-08-05 株式会社東芝 電力用半導体素子
JP2014187141A (ja) 2013-03-22 2014-10-02 Toshiba Corp 半導体装置
CN108389901B (zh) * 2018-04-24 2020-07-31 四川大学 一种载流子存储增强型超结igbt
IT201800006323A1 (it) * 2018-06-14 2019-12-14 Dispositivo a semiconduttore del tipo a bilanciamento di carica, in particolare per applicazioni rf ad elevata efficienza, e relativo procedimento di fabbricazione

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007194585A (ja) * 2005-12-22 2007-08-02 Fuji Electric Holdings Co Ltd 半導体装置
JP2008091450A (ja) * 2006-09-29 2008-04-17 Toshiba Corp 半導体素子
JP2010040975A (ja) * 2008-08-08 2010-02-18 Sony Corp 半導体装置およびその製造方法
JP2012064908A (ja) * 2010-09-20 2012-03-29 Denso Corp 半導体装置およびその制御方法
JP2012160752A (ja) * 2012-04-06 2012-08-23 Toshiba Corp 電力用半導体素子
WO2015040938A1 (ja) * 2013-09-18 2015-03-26 富士電機株式会社 半導体装置およびその製造方法
JP2015216182A (ja) * 2014-05-09 2015-12-03 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
JP2017168666A (ja) * 2016-03-16 2017-09-21 株式会社東芝 半導体装置

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112020002771T5 (de) 2019-06-10 2022-02-24 Sumitomo Electric Industries, Ltd. Siliziumkarbid-Halbleiteranordnung und Verfahren zur Herstellung einer Siliziumkarbid-Halbleiteranordnung
US11942517B2 (en) 2019-06-10 2024-03-26 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
JPWO2021260851A1 (ja) * 2020-06-24 2021-12-30
WO2021260851A1 (ja) * 2020-06-24 2021-12-30 三菱電機株式会社 半導体装置およびその製造方法
JP7275393B2 (ja) 2020-06-24 2023-05-17 三菱電機株式会社 半導体装置およびその製造方法
WO2022138743A1 (ja) * 2020-12-23 2022-06-30 株式会社デンソー 炭化珪素半導体装置
JP7439746B2 (ja) 2020-12-23 2024-02-28 株式会社デンソー 炭化珪素半導体装置
JP2022157800A (ja) * 2021-03-31 2022-10-14 本田技研工業株式会社 ＢｉＭＯＳ半導体装置
JP7285277B2 (ja) 2021-03-31 2023-06-01 本田技研工業株式会社 ＢｉＭＯＳ半導体装置
US11776953B2 (en) 2021-03-31 2023-10-03 Honda Motor Co., Ltd. BiMOS semiconductor device

Also Published As

Publication number Publication date
US11189689B2 (en) 2021-11-30
CN111133586B (zh) 2023-04-07
CN111133586A (zh) 2020-05-08
JPWO2019069416A1 (ja) 2019-11-14
US20200235203A1 (en) 2020-07-23
JP6377302B1 (ja) 2018-08-22
DE112017007907T5 (de) 2020-05-20

Similar Documents

Publication Publication Date Title
JP6377302B1 (ja) 半導体装置
JP5439763B2 (ja) 半導体装置および半導体装置の製造方法
US8212314B2 (en) Semiconductor device and method for manufacturing the same
WO2012127821A1 (ja) 半導体装置およびその製造方法
JP6038391B2 (ja) 半導体装置
JP2018019045A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6109444B1 (ja) 半導体装置
JP7029710B2 (ja) 半導体装置
JP6345378B1 (ja) 半導体装置
US9276075B2 (en) Semiconductor device having vertical MOSFET structure that utilizes a trench-type gate electrode and method of producing the same
JP2019003967A (ja) 半導体装置および半導体装置の製造方法
JP2018110164A (ja) 半導体装置
JP2018082057A (ja) 半導体装置および半導体装置の製造方法
US20160293744A1 (en) Semiconductor device and manufacturing method for semiconductor device
US11227945B2 (en) Transistor having at least one transistor cell with a field electrode
JP2008282859A (ja) 半導体装置
JP5529908B2 (ja) 電荷補償構造を有するパワー半導体素子の製造方法
JP2007053226A (ja) 半導体装置およびその製造方法
TWI760453B (zh) 半導體裝置之製造方法
US11374122B2 (en) Semiconductor device, inverter circuit, drive device, vehicle, and elevating machine
US20220173094A1 (en) Semiconductor device and method of manufacturing semiconductor device
JP2006210861A (ja) 半導体素子の製造方法
JP2014060360A (ja) 電力用半導体装置及びその製造方法

Legal Events

Date Code Title Description
ENP Entry into the national phase

Ref document number: 2018519788

Country of ref document: JP

Kind code of ref document: A

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 17928095

Country of ref document: EP

Kind code of ref document: A1

122 Ep: pct application non-entry in european phase

Ref document number: 17928095

Country of ref document: EP

Kind code of ref document: A1