WO2012127821A1 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
WO2012127821A1
WO2012127821A1 PCT/JP2012/001791 JP2012001791W WO2012127821A1 WO 2012127821 A1 WO2012127821 A1 WO 2012127821A1 JP 2012001791 W JP2012001791 W JP 2012001791W WO 2012127821 A1 WO2012127821 A1 WO 2012127821A1
Authority
WO
WIPO (PCT)
Prior art keywords
trench
insulating film
semiconductor device
gate insulating
insulating layer
Prior art date
Application number
PCT/JP2012/001791
Other languages
English (en)
French (fr)
Inventor
千秋 工藤
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Priority to JP2013505805A priority Critical patent/JP5395309B2/ja
Priority to US13/982,648 priority patent/US8748977B2/en
Publication of WO2012127821A1 publication Critical patent/WO2012127821A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66015—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene
    • H01L29/66037—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66045—Field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1602—Diamond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Definitions

  • the present application relates to a MIS (metal-insulator-semiconductor) type semiconductor device having a trench gate structure using a wide band gap semiconductor and a manufacturing method thereof.
  • Wide band gap semiconductors are applied to various semiconductor devices such as power elements (also referred to as power devices), environment-resistant elements, high-temperature operating elements, and high-frequency elements. Especially, application to power devices, such as a switching element and a rectifier, attracts attention.
  • Typical switching elements of power devices include metal-insulator-semiconductor field effect transistors (Metal Insulator Semiconductor Effect Transistor Transistors, hereinafter referred to as “MISFETs”), metal-semiconductor field effect transistors (Metal Semiconductor Field Effectors, “Transfect Semiconductors”). ) And the like.
  • MISFETs Metal Insulator Semiconductor Effect Transistor Transistors
  • Transfect Semiconductors Metal Semiconductor Field Effectors
  • the voltage applied between the gate electrode and the source electrode can be switched between an on state in which a drain current of several A (amperes) or more flows and an off state in which the drain current is zero. Further, a high breakdown voltage of several hundred volts or more can be realized in the off state.
  • SiC power devices silicon carbide: SiC
  • SiC silicon carbide
  • SiO 2 silicon oxide
  • SiC power devices can easily have higher breakdown voltage and lower loss than Si power devices.
  • a vertical power MISFET having a trench gate structure has been proposed instead of the conventional planar gate structure.
  • the channel region is formed on the surface of the semiconductor layer, whereas in the trench gate structure, the channel region is formed on the side surface of the trench formed in the semiconductor layer.
  • the trench gate structure MISFET has a problem that the electric field strength applied to the gate insulating film becomes very high.
  • Patent Document 1 in order to reduce the electric field strength applied to the terminal end, the width of the trench is gradually reduced at the terminal end, in order to reduce the electric field strength at the terminal end of the stripe-shaped trench, and It has been proposed to reduce the depth of the trench at the end.
  • Patent Documents 2 and 3 propose to increase the breakdown electric field by increasing the thickness of the gate insulating film at the bottom of the trench in order to suppress the breakdown due to the electric field concentration at the bottom of the trench.
  • Patent Document 2 discloses that an insulating film (thermal oxide film) at the bottom of a trench is selectively thickened by using a (0001) carbon surface having a high oxidation rate at the bottom of the trench.
  • Patent Document 3 after depositing an oxide film inside a trench, the oxide film is etched and selectively left at the bottom of the trench, thereby thickening the insulating film by the thickness of the oxide film at the bottom of the trench. It has been proposed to do.
  • the present invention has been made in view of the above circumstances, and an object of the present invention is to alleviate electric field concentration generated in a trench and suppress dielectric breakdown in a semiconductor device having a trench structure.
  • an aspect of the present invention includes a substrate, a semiconductor layer disposed on a main surface of the substrate and configured by a wide band gap semiconductor, a bottom surface disposed on the semiconductor layer, A trench having a plurality of main side surfaces and a plurality of corner side surfaces joining two adjacent main side surfaces, a gate insulating film disposed on the bottom surface, the main side surface, and the corner side surfaces of the trench, and in the trench And a gate electrode insulated from the semiconductor layer by the gate insulating film, the semiconductor layer comprising a first conductivity type drift region and a second conductivity type body region disposed on the drift region.
  • the trench penetrates the body region, has the bottom surface inside the drift region, and the corner side surface of the trench has a recess.
  • the gate insulating film is thicker on the corner side surface of the trench than on the main side surface of the trench, and a portion of the gate insulating film located on the corner side surface is a first insulating layer, and the gate A portion of the insulating film located on the main side surface includes a semiconductor device that is a second insulating layer.
  • the electric field strength generated at the corner portion of the trench can be reduced, and the dielectric breakdown occurs. Can be suppressed.
  • the gate insulation is thicker on the corner side surface of the trench than on the main side surface without complicating the manufacturing process.
  • a film can be formed.
  • FIG. (A) and (b) is a top view which shows the trench in the semiconductor device of 1st Embodiment by this invention, respectively, (c) And (d) is the semiconductor device of 1st Embodiment, respectively.
  • FIG. (A) to (c) are diagrams for explaining the method of manufacturing the semiconductor device of the first embodiment, (a) and (b) are process sectional views, and (c) shows a trench. It is a top view.
  • (A) to (c) are diagrams for explaining the method of manufacturing the semiconductor device of the first embodiment, (a) and (b) are process sectional views, and (c) shows a trench. It is a top view.
  • FIG. 3 is a plan view showing a trench.
  • (A) to (c) are diagrams for explaining the method of manufacturing the semiconductor device of the first embodiment, (a) and (b) are process sectional views, and (c) shows a trench. It is a top view.
  • (A) And (b) is process sectional drawing for demonstrating the manufacturing method of the semiconductor device of 1st Embodiment, respectively.
  • (A) And (b) is process sectional drawing for demonstrating the manufacturing method of the semiconductor device of 1st Embodiment, respectively.
  • FIG. (A) to (c) are diagrams for explaining the method of manufacturing the semiconductor device of the second embodiment, (a) and (b) are process sectional views, and (c) shows a trench. It is a top view.
  • (A) to (c) are diagrams for explaining the method of manufacturing the semiconductor device of the second embodiment, (a) and (b) are process sectional views, and (c) shows a trench. It is a top view.
  • (A) to (c) are diagrams for explaining the method of manufacturing the semiconductor device of the second embodiment, (a) and (b) are process sectional views, and (c) shows a trench. It is a top view.
  • FIG. 3 is a plan view showing a trench.
  • (A) to (c) are diagrams for explaining the method of manufacturing the semiconductor device of the second embodiment, (a) and (b) are process sectional views, and (c) shows a trench. It is a top view.
  • (A) to (c) are diagrams for explaining the method of manufacturing the semiconductor device of the second embodiment, (a) and (b) are process sectional views, and (c) shows a trench. It is a top view.
  • (A) And (b) is process sectional drawing for demonstrating the manufacturing method of the semiconductor device of 2nd Embodiment, respectively.
  • (A) And (b) is process sectional drawing for demonstrating the manufacturing method of the semiconductor device of 2nd Embodiment, respectively.
  • (A) And (b) is process sectional drawing for demonstrating the manufacturing method of the semiconductor device of 2nd Embodiment, respectively.
  • (A) And (b) is a top view which shows the trench in the semiconductor device of 3rd Embodiment by this invention, respectively,
  • (c) and (d) are respectively semiconductor devices of 3rd Embodiment FIG.
  • (A) to (c) are diagrams for explaining the method of manufacturing the semiconductor device of the third embodiment, (a) and (b) are process sectional views, and (c) shows a trench. It is a top view.
  • (A) And (b) is process sectional drawing for demonstrating the manufacturing method of the semiconductor device of 3rd Embodiment, respectively.
  • (A) And (b) is process sectional drawing for demonstrating the manufacturing method of the semiconductor device of 3rd Embodiment, respectively.
  • (A) to (c) are diagrams for explaining the method of manufacturing the semiconductor device of the third embodiment, (a) and (b) are process sectional views, and (c) shows a trench. It is a top view.
  • (A) to (c) are diagrams for explaining the method of manufacturing the semiconductor device of the third embodiment, (a) and (b) are process sectional views, and (c) shows a trench. It is a top view.
  • (A) to (c) are diagrams for explaining the method of manufacturing the semiconductor device of the third embodiment, (a) and (b) are process sectional views, and (c) shows a trench. It is a top view.
  • (A) And (b) is process sectional drawing for demonstrating the manufacturing method of the semiconductor device of 3rd Embodiment, respectively.
  • (A) And (b) is process sectional drawing for demonstrating the manufacturing method of the semiconductor device of 3rd Embodiment, respectively.
  • FIG. (A)-(c) is a figure for demonstrating the manufacturing method of the semiconductor device of 4th Embodiment, respectively,
  • (a) And (b) is process sectional drawing,
  • (c) shows a trench. It is a top view.
  • (A) And (b) is process sectional drawing for demonstrating the manufacturing method of the semiconductor device of 4th Embodiment, respectively.
  • (A) And (b) is process sectional drawing for demonstrating the manufacturing method of the semiconductor device of 4th Embodiment, respectively.
  • (A)-(c) is a figure for demonstrating the manufacturing method of the semiconductor device of 4th Embodiment, respectively,
  • (a) And (b) is process sectional drawing,
  • (c) shows a trench. It is a top view.
  • (A)-(c) is a figure for demonstrating the manufacturing method of the semiconductor device of 4th Embodiment, respectively, (a) And (b) is process sectional drawing, (c) shows a trench. It is a top view.
  • (A)-(c) is a figure for demonstrating the manufacturing method of the semiconductor device of 4th Embodiment, respectively, (a) And (b) is process sectional drawing, (c) shows a trench. It is a top view.
  • (A) And (b) is process sectional drawing for demonstrating the manufacturing method of the semiconductor device of 4th Embodiment, respectively.
  • (A) And (b) is process sectional drawing for demonstrating the manufacturing method of the semiconductor device of 4th Embodiment, respectively.
  • (A) And (b) is process sectional drawing for demonstrating the manufacturing method of the semiconductor device of 4th Embodiment, respectively.
  • (A) And (b) is sectional drawing which illustrates the semiconductor device which has the storage channel structure by embodiment of this invention, respectively.
  • FIG. 39 1-cell pitch cross-sectional view of a conventional trench type MISFET having a general trench gate structure (MISFET having a trench gate on a side surface perpendicular to the main surface, the same applies hereinafter)
  • MISFET having a trench gate on a side surface perpendicular to the main surface
  • FIG. 39 shows the surface orientation dependence of the oxidation rate of silicon carbide.
  • FIG. 39 is sectional drawing which shows the enlarged structure of the broken line P in the conventional MISFET shown in FIG. 39
  • (b) and (c) are the OFF states (drain) in the PN junction part 30 and the MIS structure part 40, respectively.
  • FIG. 1 It is a figure which shows the simulation result about the relationship between the thickness of the insulating film in the bottom face of a trench, and the electric field strength concerning an insulating film in the bottom face of a trench.
  • (A) to (d) are plan views of a trench and a gate insulating film.
  • (A) and (c) have a recess on the corner side surface, and (b) and (d) have a recess on the corner side surface. It is a figure which illustrates the case where it is not doing.
  • a vertical MISFET generally includes a plurality of unit cells arranged two-dimensionally. Each unit cell is provided with a trench gate.
  • FIG. 39 is a cross-sectional view showing one cell pitch (that is, one unit cell) of a conventional vertical MISFET having a trench gate structure.
  • each unit cell is provided with a trench gate having a side surface substantially perpendicular to the main surface of the substrate.
  • the vertical MISFET shown in FIG. 39 has a substrate 1 made of silicon carbide and a silicon carbide layer 2 formed on the main surface of the substrate 1.
  • Silicon carbide layer 2 has an n-type drift region 2d formed on the main surface of substrate 1 and a p-type body region 3 formed on drift region 2d.
  • An n-type source region 4 is disposed in a part of the surface region of the body region 3.
  • Silicon carbide layer 2 has a trench 5 that penetrates body region 3 and reaches drift region 2d. In this example, the trench 5 has a side surface perpendicular to the main surface of the substrate 1.
  • gate electrode 8 and gate insulating film 6 for insulating gate electrode 8 and silicon carbide layer 2 are arranged.
  • a source electrode 10 is provided on the silicon carbide layer 2 so as to be in contact with the source region 4.
  • a drain electrode 9 is provided on the back surface of the substrate 1.
  • Such a vertical MISFET is manufactured as follows, for example.
  • a silicon carbide layer 2 having a crystal structure similar to that of the substrate 1 is formed on the main surface of the low resistance n-type substrate 1.
  • n-type drift region 2d and p-type body region 3 are formed in this order on the main surface of substrate 1 by epitaxial growth, and silicon carbide layer 2 is obtained.
  • a mask layer (not shown) made of a silicon oxide film is disposed on a predetermined region of silicon carbide layer 2, and n-type impurity ions (for example, N (nitrogen) ions) are applied to body region 3 using this as a mask.
  • n-type impurity ions for example, N (nitrogen) ions
  • an Al film (not shown) is formed on a part of the source region 4 via an oxide film, and a vertical trench 5 reaching the drift region 2d is formed using the Al film as a mask.
  • the gate insulating film 6 is an oxide film formed by, for example, thermal oxidation of the silicon carbide layer 2.
  • the gate electrode 8 is formed by depositing polysilicon on the gate insulating film 6 by, for example, LP-CVD (Low Pressure Chemical Vapor Deposition) method and then patterning. Further, source electrode 10 is formed on silicon carbide layer 2 so as to straddle both body region 3 and source region 4, and drain electrode 9 is formed on the back surface of substrate 1. Thus, a vertical MISFET having a trench gate structure is completed.
  • LP-CVD Low Pressure Chemical Vapor Deposition
  • the source electrode 10 when the source electrode 10 is connected to the ground potential and the gate electrode 8 is connected to the ground potential or when a negative bias is applied to the gate electrode 8, Between the drift region 2d, holes are induced in a region in the vicinity of the interface between the body region 3 and the gate insulating film 6, and an electron path as a conduction carrier is blocked, so that no current flows ( Off state).
  • the PN junction between the body region 3 and the drift region 2d is in a reverse bias state. 3 and the drift region 2d extend into the depletion layer, and a high voltage is maintained.
  • JFET junction field effect transistor
  • JFET resistance a resistance component
  • the JFET resistance is a resistance when a current flows through a drift region 2d sandwiched between adjacent body regions 3, and increases as the interval between unit cells (the interval between adjacent body regions 3) decreases. Therefore, if the cell pitch is reduced for miniaturization, the on-resistance increases as the JFET resistance increases.
  • the present inventor has repeatedly studied the cause of dielectric breakdown that occurs in a semiconductor device having a trench structure. As a result, it has been found that the electric field strength applied to the gate insulating film 6 is particularly high at the corners of the trench when the MISFET is viewed in plan.
  • plan view refers to viewing from a direction perpendicular to the main surface of the substrate.
  • corner portion of the trench means that when the MISFET is viewed in plan, the MISFET is configured by polygonal (for example, rectangular) unit cells, and each unit cell is provided with a polygonal trench. , Pointing to the vertex of the polygon. Each vertex may be rounded.
  • the side surface located at the corner is referred to as the “corner side surface”, and the other side surface including the region serving as the channel is referred to as the “main side surface”. Called.
  • a trench having an n-gonal planar shape has n main side surfaces and n square side surfaces that join two adjacent main side surfaces.
  • trench corner The reason why the electric field strength is high at the corners of the trench when the MISFET is viewed in plan (hereinafter simply referred to as “trench corner”) is as follows.
  • FIG. 40 is a graph showing the plane orientation dependence of the oxidation rate when silicon carbide is oxidized (wet oxidation).
  • the oxidation rate at a temperature of 1200 ° C. of the (0001) plane, (11-20) plane and (000-1) plane of 4H—SiC is shown. From this figure, it can be seen that the oxidation rate of silicon carbide varies greatly depending on the plane orientation.
  • the gate insulating film Since various surface orientations appear on the corner side surfaces of the trench compared to the main side surface, when the gate insulating film is formed by thermal oxidation, the gate insulating film becomes thin due to the surface orientation having a low oxidation rate Occurs. A large electric field strength is applied to the thin portion of the gate insulating film, which may cause dielectric breakdown.
  • Patent Document 1 In order to form a trench having the configuration proposed in Patent Document 1, it is necessary to change the mask dimension in a lithography process to narrow the end of the trench stepwise. It is difficult to apply this configuration to the corner of a trench having a rectangular or polygonal planar shape. Further, according to the method of Patent Document 1, when the cell is further miniaturized, there is a problem that the resolution of the dimension less than or equal to the trench width is reduced, and a predetermined pattern (pattern that is gradually reduced at the terminal portion) cannot be formed. . Further, in a semiconductor device using silicon carbide, the problem that the gate insulating film becomes thin at the end of the trench due to the dependence of the oxidation rate of silicon carbide on the plane orientation cannot be solved.
  • Patent Documents 2 and 3 are intended to suppress dielectric breakdown due to electric field concentration occurring at the bottom of the trench, and do not mitigate electric field concentration at the corner of the trench.
  • the silicon carbide MISFET has been described as an example.
  • a semiconductor device using a wide band gap semiconductor (GaN, AlN, diamond, etc.) other than silicon carbide has the same problem.
  • the present inventor has newly studied a configuration in which a semiconductor device having a trench structure relieves electric field concentration generated at the corners of the trench and suppresses dielectric breakdown, thereby achieving the present invention. .
  • a substrate a semiconductor layer disposed over a main surface of the substrate and configured by a wide band gap semiconductor, a bottom surface, a plurality of main side surfaces, and an adjacent layer disposed in the semiconductor layer
  • a trench having a plurality of angular side surfaces that respectively join two main side surfaces; a bottom surface of the trench; a gate insulating film disposed on the main side surface and the angular side surface; and a gate insulating film disposed in the trench.
  • the trench may be polygonal when viewed from a direction perpendicular to the main surface of the substrate, and the angular side surface may be located at each vertex of the polygon.
  • the first insulating layer may be a deposited film, and the second insulating layer may be a thermal oxide film.
  • the gate insulating film may be thicker on the bottom surface of the trench than on the main side surface of the trench.
  • the surface of the portion of the gate insulating film located on the corner side surface may be inside the trench with respect to the surface of the portion located on the main side surface.
  • the trench may have a stripe shape when viewed from a direction perpendicular to the main surface of the substrate, and the corner side surface may be located at a terminal portion of the stripe shape.
  • the thickness Tc on the corner side surface of the gate insulating film may be 1.5 times or more the thickness Ts on the main side surface.
  • the thickness Tb on the bottom surface of the gate insulating film may be three times or more the thickness Ts on the main side surface.
  • the carbon concentration of the first insulating layer may be lower than the carbon concentration of the second insulating layer.
  • a semiconductor layer made of a wide band gap semiconductor and including a first conductivity type drift region and a second conductivity type body region disposed on the drift region.
  • the trench penetrating the body region and having the bottom surface inside the drift region; and (c) forming a first insulating layer on the corner side surface of the trench.
  • the first insulating layer is not formed on the main side surface of the trench; and (d) oxidizing the wide band gap semiconductor on the main side surface of the trench, Forming a second insulating layer thinner than the first insulating layer in the trench, comprising the first insulating layer and the second insulating layer, on the corner side surface of the trench; And (e) forming a gate electrode so as to be in contact with the gate insulating film in the trench, and a method for manufacturing a semiconductor device. .
  • the first insulating layer may be formed by depositing an insulating material on the corner side surface.
  • the step (c) includes: (c1) forming an insulating film on the main side surface, the corner side surface and the bottom surface of the trench; and (c2) forming a third mask on the insulating film.
  • the third mask covers the corners of the trench and exposes portions other than the corners when viewed from a direction perpendicular to the main surface of the substrate; and (c3 And a step of forming the first insulating layer by etching the insulating film using the third mask as an etching mask.
  • the insulating film may be formed so as to fill the inside of the trench with the insulating film.
  • the insulating film is etched so that a part of the insulating film remains at the bottom of the trench, whereby the first insulating layer is formed on the corner side surface and the bottom surface of the trench. May be formed.
  • the method may further include a step of performing a heat treatment between the step (c1) and the step (c2), and the insulating film may be an oxide film doped with impurities.
  • the step (c2) includes (c21) a step of forming a mask material film on the insulating film, and (c22) a step of forming a fourth mask on the mask material film.
  • the semiconductor device of this embodiment is a trench type vertical MISFET using silicon carbide, and has a structure in which a plurality of unit cells are arranged.
  • the present embodiment is not limited to silicon carbide MISFETs, and can be applied to other silicon carbide semiconductor devices such as silicon carbide MESFETs and semiconductor devices using wide band gap semiconductors other than silicon carbide.
  • the semiconductor device includes a plurality of unit cells arranged two-dimensionally.
  • the unit cell may have a structure in which unit cells having a polygonal planar shape such as a quadrangle are arranged in the x direction and the y direction orthogonal to the x direction, or stripe unit cells are arranged in one direction. It may be a structured.
  • FIGS. 1A and 1B are plan views of a trench and a gate insulating film disposed in a unit cell of the semiconductor device of this embodiment, respectively.
  • 1A is a stripe-shaped unit cell (hereinafter referred to as “striped cell”)
  • FIG. 1B is a trench 5 disposed in a rectangular unit cell (hereinafter referred to as “rectangular cell”).
  • the planar shape of the gate insulating film 6 is illustrated. In these drawings, components other than the trench 5 and the gate insulating film 6 are omitted in order to more clearly show the shapes of the trench 5 and the gate insulating film 6.
  • 1C and 1D are cross-sectional views of the unit cell of the semiconductor device of this embodiment, respectively.
  • 1C is a cross-sectional view taken along line AA ′ in FIGS. 1A and 1B
  • FIG. 1D is taken along line BB ′ in FIGS. 1A and 1B. A cross section along is shown.
  • the unit cell of the semiconductor device has a substrate 1 containing silicon carbide and a silicon carbide layer 2 made of silicon carbide and disposed on the surface (main surface) of the substrate 1.
  • Silicon carbide layer 2 includes a first conductivity type (here, n-type) drift region 2d formed on the main surface of substrate 1, and a second conductivity type (here, p-type) formed on drift region 2d.
  • Body region 3 A source region 4 of the first conductivity type (n-type) is disposed in a part of the surface region of the body region 3. In the illustrated example, the source region 4 is surrounded by the body region 3.
  • the silicon carbide layer 2 is provided with a trench 5 that penetrates the source region 4 and the body region 3 and reaches the drift region 2d.
  • a gate insulating film 6 is disposed on the bottom and side surfaces of the trench 5.
  • the gate insulating film 6 is in contact with the gate electrode 8 at least on the side surface of the trench 5.
  • a conductive layer functioning as the gate electrode 8 is disposed in the trench 5.
  • Gate electrode 8 and silicon carbide layer 2 are insulated by gate insulating film 6.
  • the gate insulating film 6 is, for example, an oxide film obtained by heat-treating silicon carbide.
  • the trench 5 is defined by a bottom surface, a plurality of main side surfaces, and a plurality of corner side surfaces.
  • the corner side surface is a side surface that is located at the corner portion of the trench 5 and joins two adjacent main side surfaces.
  • the trench 5 extends from one end portion (terminal portion) to the other end portion (not shown) when viewed from the direction perpendicular to the main surface of the substrate 1. It extends in the Z direction.
  • the gate insulating film 6 disposed in the trench 5 is formed on the side surfaces of the corners e1 and e2 located at the end portion of the trench 5 on the side surfaces other than the corners of the trench 5 (main side surfaces (for example, in the longitudinal direction of the trench 5).
  • the extending side)) is thicker than above.
  • the side surface extending in the longitudinal direction of the trench 5 is, for example, the (11-20) plane. When the (11-20) plane is used as a channel, electron mobility can be further increased.
  • the trench 5 is rectangular when viewed from the direction perpendicular to the main surface of the substrate 1, as shown in FIG. As shown in the figure, the corners c1 to c4 of the rectangle may be rounded.
  • the gate insulating film 6 disposed in the trench 5 is thicker on the side surfaces (corner side surfaces) located at the corners c1 to c4 of the trench 5 than on the main side surface.
  • the gate insulating film 6 in this embodiment is formed by oxidizing the insulating layer (first insulating layer) 6b formed by being deposited on the side surface of the trench 5 and the surface portion (silicon carbide) of the trench 5.
  • Insulating layer (second insulating layer) 6a In the illustrated example, the insulating layer 6 b is disposed on the corner side surface of the trench 5, and the insulating layer 6 a is disposed on the main side surface and the bottom surface of the trench 5.
  • the thickness (Tc) of the insulating layer 6b is larger than the thickness (Ts) of the insulating layer 6a.
  • an oxide film, a nitride film, or the like can be used as the insulating layer 6b.
  • the insulating layer 6a and the insulating layer 6b can be distinguished by the nitrogen content.
  • the insulating layer 6a is an oxide film (thermal oxide film) formed by oxidation of silicon carbide
  • the insulating layer 6b is an oxide film (deposited film) formed by depositing an insulating material
  • the two can be distinguished by the difference in properties between the deposited film and the thermal oxide film.
  • the deposited film has a lower film density and a higher wet etching rate than the thermal oxide film.
  • the thermal oxide film contains carbon contained in silicon carbide, the thermal oxide film has a higher carbon concentration than the deposited film.
  • the semiconductor device also includes a source electrode 10 provided on the silicon carbide layer 2 and a drain electrode 9 formed on the back surface of the substrate 1.
  • Source electrode 10 is electrically connected to source region 4 and body region 3.
  • An interlayer insulating film (not shown) is formed on the source electrode 10 and the gate electrode 8.
  • a source wiring (not shown) is provided on the interlayer insulating film. The source wiring is electrically connected to the source electrode 10 in a contact hole formed in the interlayer insulating film.
  • the conventional semiconductor device is located at the corners c1 to c4, e1, and e2 of the side surfaces of the trench 5 due to the surface orientation dependence of the oxidation rate when forming the gate insulating film 6.
  • the thickness of the gate insulating film 6 tends to be smaller than the design value. For this reason, the threshold voltage becomes low and current may flow when the semiconductor device is turned off.
  • electric field concentration occurs in the thin portion of the gate insulating film 6, which may cause dielectric breakdown.
  • the thickness Tc of the portion located on the corner side surface of the trench 5 in the gate insulating film 6 is larger than the thickness Ts of the portion located on the main side surface. A decrease in threshold voltage and electric field concentration due to the film 6 becoming thinner than the design value can be suppressed.
  • the thickness difference Tc ⁇ Ts in this embodiment is larger than the thickness difference defined by the surface orientation dependence of the oxidation rate.
  • the insulating layer 6b in this embodiment is formed of a deposited film, the following advantages can be obtained compared to the case of forming it by a thermal oxide film.
  • the insulating layer 6b If it is attempted to form the insulating layer 6b with a thermal oxide film, it is difficult to form a sufficiently thick thermal oxide film. It is possible to form a thicker thermal oxide film by implanting impurity ions into the sidewalls of the trench. However, when a thick thermal oxide film is formed, a large stress is applied to the silicon carbide layer, and silicon carbide is formed. This may cause a crystal defect. In addition, when impurity ions are implanted into the sidewalls of the trench (oblique implantation), impurity ions and crystal defects inevitably exist in a portion of the silicon carbide layer that is not thermally oxidized, which may cause leakage.
  • the thickness gradually increases between a thick portion (for example, thickness T2) on the corner side surface and a thin portion (for example, thickness T1) on the main side surface. (For example, thickness Tx, V1 ⁇ Tx ⁇ T2) is formed. For this reason, the thickness of the thermal oxide film located on the channel becomes non-uniform, and it may be difficult to control the transistor characteristics as desired.
  • the insulating layer 6b when the insulating layer 6b is formed of a deposited film, the insulating layer 6b having an arbitrary thickness can be formed. Therefore, the insulating layer 6b is sufficiently thick while controlling the transistor characteristics with the thickness of the insulating layer 6a. It is possible to effectively suppress dielectric breakdown. Further, it is possible to suppress crystal defects caused by stress and ion implantation that occur when forming a thermal oxide film. Furthermore, since the thickness of the gate insulating film 6 on each of the square side surface and the main side surface can be controlled more accurately, it is possible to suppress dielectric breakdown while ensuring desired transistor characteristics.
  • the thickness Tc of the gate insulating film 6 on the corner side surface of the trench 5 is larger than the thickness Ts in the depth direction of the corner side surface of the trench 5.
  • the gate insulating film 6 is at least a portion located on the body region 3 exposed on the corner side surface of the trench 5 and thicker than a portion located on the body region 3 exposed on the main side surface of the trench 5. If it is, the said effect is acquired. Therefore, the thickness of the gate insulating film 6 may have a predetermined distribution on the corner side surface and the main side surface of the trench 5.
  • the thickness Ts refers to the thickness of the gate insulating film 6 located on the body region 3 exposed on the main side surface of the trench 5. Further, since the surface portion of the body region 3 exposed on the main side surface of the trench 5 mainly functions as a channel, this surface portion is referred to as a “channel region”. Therefore, the thickness Ts indicates the thickness of the gate insulating film 6 located on the channel region.
  • a channel layer is disposed between the side surface of trench 5 and gate insulating film 6 (accumulation channel structure)
  • a portion of the channel layer that is in contact with the surface of body region 3 exposed at the main side surface of trench 5 Becomes the “channel region”.
  • the thickness of the gate insulating film 6 on the source region 4 or the drift region 2d on the corner side surface of the trench 5 may be equal to or less than the thickness Ts on the channel region.
  • the gate insulating film 6 is thick even on the corner of the bottom surface of the trench 5, but it may not be thick on the bottom surface.
  • the gate insulating film 6 may be formed thick at the bottom of the trench 5 to alleviate electric field concentration occurring at the bottom of the trench 5.
  • the configuration of the semiconductor device of the present embodiment has been described by taking an n-channel type MISFET as an example, but the semiconductor device may be a p-channel type MISFET.
  • the conductivity type of the substrate 1, the drift region 2d, and the source region 4 is p-type
  • the conductivity type of the body region 3 is n-type.
  • FIGS. 1 (a) and (b), respectively are diagrams for explaining the method of manufacturing the semiconductor device according to the present embodiment, respectively.
  • FIG. 5 is a plan view of a trench 5.
  • a part of the plan view of the trench 5 in the case where the trench 5 is configured is omitted.
  • a drift region 2d of the first conductivity type (here, n-type) is formed on the main surface of the substrate 1, and the second Silicon carbide layer 2 including conductive type (here, p-type) body region 3 is obtained. Thereafter, the source region 4 is formed in the body region 3. An annealing process is performed to activate the source region 4, and then a trench 5 is formed in the silicon carbide layer 2.
  • a low-resistance n-type SiC substrate containing nitrogen at a concentration of 3 ⁇ 10 18 cm ⁇ 3 can be used.
  • a silicon surface ((0001) surface) is used as the main surface of the substrate 1. The silicon surface is easier to control the epitaxial growth (concentration and film thickness) than the carbon surface ((000-1) surface), and an epitaxial layer with fewer defects can be obtained.
  • the drift region 2d is doped with nitrogen at a concentration of 8 ⁇ 10 15 cm ⁇ 3 , for example.
  • the thickness of the drift region 2d is, for example, 12 ⁇ m. Note that the thickness and concentration of the drift region 2d are determined by a desired breakdown voltage, and are not limited to the above-described thickness and concentration.
  • the body region 3 is doped with aluminum at a concentration of 2 ⁇ 10 18 cm ⁇ 3 , for example.
  • the thickness of the body region 3 is 1 ⁇ m, for example.
  • the body region 3 is formed by epitaxial growth, but may be formed by ion implantation instead. Specifically, after forming n-type silicon carbide layer 2 by epitaxial growth, body region 3 may be formed by ion-implanting p-type impurities into the surface region. In that case, the region of silicon carbide layer 2 where the p-type impurity is not implanted becomes drift region 2d.
  • the source region 4 is formed by ion implantation, for example.
  • a mask layer (not shown) made of, for example, a silicon oxide film is disposed on a predetermined region of the silicon carbide layer 2.
  • n-type impurity ions for example, nitrogen ions
  • the acceleration energy is 100 keV and the dose is 5 ⁇ 10 15 cm ⁇ 2 .
  • annealing is performed in an inert gas atmosphere at a temperature of, for example, 1700 ° C. for about 30 minutes. Thereby, the implanted impurity ions are activated and the source region 4 is obtained.
  • the trench 5 is formed in the silicon carbide layer 2 so as to penetrate the source region 4 and the body region 3 and to have a bottom surface in the drift region 2d.
  • a rectangular trench 5 is formed when viewed from a direction perpendicular to the main surface of the substrate 1.
  • an Al film (not shown) is formed on a part of the source region 4 via an oxide film, for example.
  • trenches (depth: for example, 1.5 ⁇ m, width: for example, 1 ⁇ m) 5 are formed in silicon carbide layer 2 by reactive ion etching (RIE).
  • RIE reactive ion etching
  • the side surface of the trench 5 is substantially perpendicular to the main surface of the substrate 1, but the trench 5 may have a side surface inclined with respect to the normal direction of the main surface of the substrate 1 ( Tapered shape).
  • the bottom surface of the trench 5 is parallel to the main surface of the substrate 1. Therefore, the surface orientation of the bottom surface of the trench 5 is the same as the main surface (for example, silicon surface) of the substrate 1.
  • an insulating film 17 is formed on the main side surface, the corner side surface, and the bottom surface of the trench 5.
  • an oxide film thickness: about 100 nm, for example
  • the insulating film 17 is formed on the inside (side surface and bottom surface) of the trench 5 and the surface of the silicon carbide layer 2 by, for example, LP-CVD. .
  • a resist film is formed on the insulating film 17, and a portion of the resist film located on the corner portion of the trench 5 is left and the other portion is removed.
  • a resist mask (also referred to as a first mask) 21 that covers the corner portions of the trench 5 and exposes portions other than the corner portions is obtained.
  • the insulating film 17 another insulating film such as a nitride film may be used instead of the oxide film.
  • the dielectric constant of the oxide film is smaller than that of the nitride film, it is advantageous to use the oxide film because the electric field strength can be reduced if the film thickness is the same.
  • the method for forming the insulating film 17 is not limited to the LP-CVD method, and another method such as a plasma CVD method may be used.
  • the LP-CVD method when used, the insulating film 17 having better coverage (higher coverage with respect to the side surface of the trench 5) than other methods can be formed. Therefore, the thickness of the insulating film 17 on the side surface of the trench 5 is reduced. More accurate control is possible.
  • an insulating film 17 is formed on the main side surface, the corner side surface, and the bottom surface of the trench 5, and a resist that covers each corner portion of the trench 5 is formed on the insulating film 17.
  • a mask 21 is formed.
  • the insulating film 17 is etched using the resist mask 21 as an etching mask.
  • the insulating film 17 is etched by, for example, a wet etching method using an HF-based solution. Thereby, a portion of the insulating film 17 exposed from the resist mask 21 is removed. The portion covered with the resist mask 21 remains and becomes the insulating layer 6b. In this way, the insulating layer 6 b is obtained on the corner side surface of the trench 5.
  • wet etching for example, dry etching using CHF 3 gas or the like may be performed. In the case of wet etching, the introduction of crystal defects due to etching on the surface of the substrate 1 is suppressed.
  • the insulating layer 6b is formed on the side surface (corner side surface) located at the terminal end of the trench 5.
  • the resist masks 21 respectively covering the two corners located at each terminal end of the cell are separated from each other, but they may be connected.
  • an insulating layer 6a is formed on portions of the side surface and bottom surface of the trench 5 that are not covered with the insulating layer 6b.
  • the silicon carbide on the surface of the trench 5 is oxidized to obtain the insulating film (thickness: 70 nm, for example) 6a.
  • the gate insulating film 6 constituted by the insulating layers 6a and 6b is obtained.
  • the thickness of the insulating layer 6a on the channel region is designed according to the characteristics of the semiconductor device.
  • the thickness of the insulating layer 6b is designed from the viewpoint of suppressing dielectric breakdown, and is larger than the thickness of the insulating layer 6a. Note that the thickness of insulating layer 6a formed by the heat treatment can vary due to the plane orientation dependence of the oxidation rate of silicon carbide.
  • an electrode material for example, doped polysilicon
  • a gate electrode is deposited in the trench 5 and on the upper surface of the silicon carbide layer 2 so as to be conductive.
  • a membrane 8 ′ is obtained.
  • a resist mask 22 having an opening other than the upper portion of the trench 5 is formed on the conductive film 8 '.
  • the conductive film 8 ′ is dry-etched to obtain the gate electrode 8.
  • the source electrode 10 is formed on the silicon carbide layer 2 so as to straddle both the body region 3 and the source region 4. Thereby, a trench gate structure is obtained. Thereafter, the drain electrode 9 is formed on the back surface (the surface opposite to the main surface) of the substrate 1. In this way, the semiconductor device of this embodiment is completed.
  • the above method it is possible to suppress the thinning of the gate insulating film 6 caused by the plane orientation, which occurs at the corner side surface of the trench 5. As a result, the electric field concentration at the corners of the trench 5 can be effectively reduced, and the dielectric breakdown electric field can be increased.
  • the gate insulating film 6 thicker on the corner side surface of the trench 5 than on the main side surface can be formed without complicating the manufacturing process. Therefore, the gate insulating film 6 can be prevented from being thinned due to the plane orientation on the corner side surface of the trench 5. As a result, the electric field concentration at the corners of the trench 5 can be effectively mitigated.
  • the thickness of the gate insulating film 6 on the corner side surface of the trench 5 can be controlled by the thickness of the insulating film 17.
  • the thickness of the portion (insulating layer 6a) located on the main side surface (particularly on the channel region) of the gate insulating film 6 can be controlled by the conditions for forming the thermal oxide film. Accordingly, the thickness of the gate insulating film 6 at each position can be controlled independently of each other, so that dielectric breakdown can be suppressed while ensuring desired transistor characteristics.
  • the resist masks 21 covering the two corners located at each terminal portion of the cell are not separated from each other, and the two corners and the main side surface therebetween are shown.
  • One resist mask 21 to cover may be formed.
  • the insulating layer 6b is formed not only on the corner side surfaces at the two corner portions but also on the main side surface located between them. Therefore, a thicker gate insulating film 6 is obtained on these side surfaces than on the main side surface extending in the longitudinal direction. Thereby, the following advantages are obtained.
  • the main side surface extending in the longitudinal direction (Z direction) of the trench 5 is the (11-20) plane, the main side surface extends substantially perpendicular to the Z direction at the terminal portion, for example (1-100) It becomes a surface.
  • a thermal oxide film is formed in the trench 5, it becomes thinner on the main side surface located at the terminal portion than on the main side surface extending in the Z direction due to the surface orientation dependence of the oxidation rate. If the side surface is curved at the end portion, the thermal oxide film becomes even thinner and electric field concentration tends to occur. Therefore, in the stripe type cell, electric field concentration is likely to occur not only at the corner but also at a portion other than the corner at the terminal portion.
  • the gate insulating film 6 when the insulating layer 6b is formed on the main side surface in addition to the corner side surface located at the terminal portion, the gate insulating film 6 can be thickened not only at the corner portion but also throughout the terminal portion. The electric field concentration can be suppressed more effectively.
  • the thickness of the gate insulating film 6 is not limited to the thickness exemplified by the above method.
  • the range of the thickness (especially the thickness on the channel region) Ts on the main side surface of the trench 5 is the same as the range described in the above-described embodiment. Since the thickness Tc on the corner side surface of the trench 5 can be set completely independent of the thermal oxidation process of silicon carbide, it can be made larger than the thickness of the film formed by thermal oxidation of silicon carbide. For example, it is 150 nm or more and 400 nm or less.
  • the thickness Tc is preferably 1.5 times or more of the thickness Ts, more preferably 3 times or more of the thickness Ts, whereby the electric field concentration can be effectively reduced.
  • the thickness Tc is preferably 1.5 times or less of the thickness Ts.
  • the semiconductor device of this embodiment is a trench type vertical MISFET using silicon carbide, and has a structure in which a plurality of unit cells are arranged.
  • FIGS. 9A and 9B are views of the trench and the gate insulating film arranged in the unit cell of the semiconductor device of the present embodiment, as viewed from above.
  • FIG. 9A illustrates the planar shape of the stripe-type cell
  • FIG. 9B illustrates the planar shape of the trench 5 and the gate insulating film 6 disposed in the rectangular cell.
  • 9C and 9D are cross-sectional views of the unit cell of the semiconductor device of this embodiment, respectively.
  • 9C is a cross-sectional view taken along line AA ′ in FIGS. 9A and 9B
  • FIG. 9D is taken along line BB ′ in FIGS. 9A and 9B.
  • a cross section along is shown.
  • the thicknesses Tc and Tb of the gate insulating film 6 on the corner side surface and the bottom surface of the trench 5 are larger than the thickness Ts of the gate insulating film 6 on the main side surface. Therefore, the electric field concentration occurring at the corners of the trench 5 and the bottom of the trench 5 can be relaxed, so that dielectric breakdown can be more effectively suppressed.
  • FIG. 41 (a) is an enlarged cross-sectional view showing the structure within the broken line P of the conventional MISFET shown in FIG. 41 (b) and 41 (c) are diagrams showing electric field strength distributions in the off state (when a drain voltage is applied) in the PN junction portion 30 and the MIS structure portion 40 indicated by broken lines in FIG. 41 (a), respectively. It is.
  • the PN junction 30 is formed by the body region 3 and the drift region 2d.
  • the MIS structure portion 40 is formed by the gate electrode 8, the gate insulating film 6, and the drift region 2d.
  • the MISFET When a MISFET is used as a power device, the MISFET is ideally designed so that breakdown occurs when the peak electric field strength applied to the PN junction 30 exceeds the breakdown electric field strength of SiC (about 10 MV / cm). The However, before the electric field strength applied to the PN junction 30 reaches the dielectric breakdown electric field strength, the electric field strength applied to the gate insulating film (for example, SiO 2 film) 6 reaches the SiC dielectric breakdown electric field strength first at the bottom of the trench 5. There is a risk. For this reason, breakdown may occur at a voltage lower than the theoretical breakdown voltage.
  • the difference between the relative dielectric constant of SiC (9.7 for 4H-SiC) and the relative dielectric constant of the SiO 2 film (3.8) is the difference between the relative dielectric constant of Si (11.9) and the SiO 2 film.
  • a larger electric field strength is applied to the gate insulating film 6 of the MIS structure portion 40 in the SiC power device than in the Si power device because it is smaller than the difference from the relative dielectric constant (3.8).
  • the electric field concentrates on the portions of the gate insulating film 6 located at the bottom and corners of the trench, and a higher electric field is applied than the other portions.
  • the dielectric breakdown electric field strength of Si is 0.2 MV / cm, which is two orders of magnitude lower than 10 MV / cm of the SiO 2 film, so in most cases before dielectric breakdown occurs in the gate insulating film. Breakdown occurs at the PN junction.
  • the breakdown electric field strength of SiC (4H—SiC) is as large as 2 MV / cm, and the difference from the breakdown electric field strength of the SiO 2 film is small (about 0.5 to 1 digit). Therefore, before breakdown occurs at the PN junction 30, breakdown may occur due to dielectric breakdown of the gate insulating film 6 in the MIS structure 40, and dielectric breakdown of the gate insulating film 6 at the MIS structure 40 may occur. The problem becomes more prominent. Thus, the breakdown voltage of the MISFET is limited by the dielectric breakdown of the gate insulating film 6, and it is difficult to achieve a higher breakdown voltage.
  • FIG. 42 is a diagram showing a simulation result by the present inventor, and shows a relationship between the thickness of the gate insulating film (thermal oxide film) at the bottom of the trench and the electric field strength applied to the bottom of the trench.
  • the strength of the electric field applied to the bottom of the trench changes depending on the thickness of the gate insulating film at the bottom of the trench when 1200 V is applied to the drain voltage.
  • the thickness of the gate insulating film in the channel portion on the side surface of the trench is set to 70 nm, and the junction breakdown voltage between the drift region and the body region is set to 1200 V or more.
  • the breakdown electric field strength of the thermal oxide film is 10 MV / cm or more.
  • the allowable electric field strength is set to be higher than the actual breakdown electric field in order to ensure reliability during long-term use. Is set to a sufficiently small value, for example, 3 to 4 MV / cm. That is, the electric field strength applied near the bottom of the trench is set to be suppressed to 4 MV / cm or less, for example.
  • the electric field strength exceeds 9 MV / cm when the thickness of the gate insulating film at the bottom of the trench is approximately the same as the thickness of the gate insulating film on the side surface of the trench (70 nm). It can be seen that an electric field of 6 MV / cm is applied to the bottom of the trench even when the thickness of the gate insulating film at the bottom of the trench is set to twice the thickness (140 nm) on the side of the trench.
  • the thickness of the gate insulating film at the bottom of the trench is set to 350 nm or more, that is, 5 times or more the thickness at the side surface of the trench (channel portion).
  • Patent Documents 2 and 3 described above propose to increase the thickness of the gate insulating film at the bottom of the trench.
  • the thickness of the gate insulating film at the bottom of the trench is sufficiently increased while maintaining the thickness of the gate insulating film at the side surface (channel region) of the trench at a predetermined thickness. It is difficult. Also, according to these conventional methods, it is difficult to independently control the thickness of the gate insulating film on the side surface of the trench and the bottom surface of the trench to an arbitrary thickness.
  • the thickness of the gate insulating film on the bottom of the trench is selectively increased by utilizing the plane orientation dependence of the oxidation rate of silicon carbide.
  • the thickness of the gate insulating film at the bottom and side surfaces of the trench cannot be controlled independently. For this reason, it is difficult to relax the electric field applied to the bottom of the trench to a predetermined value or less while ensuring the transistor characteristics, and there is a possibility that the dielectric breakdown of the gate insulating film cannot be reliably suppressed.
  • Patent Document 3 has a problem that the process is complicated and the unit cell cannot be made finer.
  • a thick insulating film is deposited in the trench, a resist is further embedded.
  • the width of the trench is reduced from the viewpoint of device miniaturization, the thickness of the insulating film must be reduced, and the thickness of the insulating film at the bottom of the trench is significantly larger than the thickness at the side of the trench. It is difficult. Thus, it is difficult to reduce the electric field strength applied to the bottom of the trench while keeping the size of the unit cell small.
  • the thickness of the gate insulating film 6 is made larger on the corner side surface of the trench 5 and on the bottom surface of the trench 5 than on the main side surface.
  • the gate insulating film 6 in the present embodiment oxidizes the insulating layer (first insulating layer) 6b formed by being deposited on the side surface and the bottom surface of the trench 5 and the surface portion (silicon carbide) of the trench 5. And an insulating layer (second insulating layer) 6a formed thereby.
  • As the insulating layer 6b an oxide film, a nitride film, or the like can be used. It differs from the semiconductor device of the first embodiment in that an insulating layer 6b thicker than the insulating layer 6a is also formed on the bottom surface of the trench 5.
  • the insulating layer (thermal oxide film) 6a can be distinguished from the insulating layer 6b.
  • FIGS. 9A and 9B are cross-sectional views taken along lines AA ′ and BB ′ in FIGS. 9A and 9B, respectively, and FIG. FIG. 5 is a plan view of a trench 5.
  • a drift region 2d of the first conductivity type (here n-type) is formed on the main surface of the substrate 1, and the second Silicon carbide layer 2 including conductive type (here, p-type) body region 3 is obtained.
  • the source region 4 is formed in the body region 3.
  • An annealing process is performed to activate the source region 4, and then a trench 5 is formed in the silicon carbide layer 2.
  • the method for forming silicon carbide layer 2 and trench 5 is the same as that described above with reference to FIG.
  • an insulating film 17 is formed on the main side surface, the corner side surface, and the bottom surface of the trench 5.
  • an oxide film thickness: about 100 nm, for example
  • the insulating film 17 is formed on the inside (side surface and bottom surface) of the trench 5 and the surface of the silicon carbide layer 2 by, for example, LP-CVD. .
  • a mask material film 14 ′ is formed on the insulating film 17.
  • a polysilicon film (thickness: for example, about 500 nm) is deposited as the mask material film 14 ′ by LP-CVD, for example.
  • the insulating film 17 may be used as the insulating film 17 instead of the oxide film.
  • the dielectric constant of the oxide film is smaller than that of the nitride film, it is advantageous to use the oxide film because the electric field strength can be reduced if the film thickness is the same.
  • the method for forming the insulating film 17 is not limited to the LP-CVD method, and may be another method such as a plasma CVD method.
  • the insulating film 17 having better coverage (higher coverage with respect to the side surface of the trench 5) than other methods can be formed. Therefore, the thickness of the insulating film 17 on the side surface of the trench 5 is reduced. More accurate control is possible.
  • the material of the mask material film 14 ' is not limited to polysilicon.
  • the material of the mask material film 14 ′ may be other materials as long as the etching selection ratio with the material of the insulating film 17 can be secured.
  • the method of forming the mask material film 14 ' is not limited to the LP-CVD method, and may be another method such as a plasma CVD method.
  • the thickness of the mask material film 14 ′ is not particularly limited as long as it is set so that the trench 5 can be embedded.
  • the thickness may be set to about 50 to 100% of the opening dimension (opening width) of the trench 5 after the insulating film 17 is formed.
  • resist film is formed on the mask material film 14 ′, and a portion of the resist film located on the corner of the trench 5 is left. Remove other parts. As a result, resist masks (also referred to as second masks) 21 that cover the corner portions of the trench 5 and expose portions other than the corner portions are obtained.
  • the mask material film 14 ′ is etched using the resist mask 21 as an etching mask.
  • the etching conditions are adjusted so that the mask material remains with a thickness of, for example, 50 nm at the bottom of the trench 5 and the mask material is removed at portions other than the bottom of the trench 5.
  • the mask material layer 14 covering the corner side surfaces of the trench 5 and the bottom surface of the trench 5 is obtained.
  • the obtained mask material layer 14 does not cover the main side surface of the trench 5.
  • the mask material layer 14 corresponds to a third mask.
  • etching of the mask material film 14 ′ dry etching is used here, but wet etching using, for example, a hydrofluoric acid chemical solution may be used. When dry etching is used, side etching under the resist mask 21 can be suppressed.
  • a resist mask 21 covering the corners of the trench 5 is formed on the insulating film 17 and the mask material film 14 ′, as shown in FIG. 'Etching.
  • a mask material layer 14 that covers the side surfaces of the trench 5 and the bottom surface of the trench 5 is obtained.
  • the resist masks 21 respectively covering the two corners located at each terminal end of the cell are separated from each other, but they may be connected.
  • the insulating film 17 is etched using the mask material layer 14 as an etching mask, as shown in FIGS.
  • the insulating film 17 is etched by wet etching using, for example, an HF-based solution. Thereby, a portion of the insulating film 17 exposed from the mask material layer 14 is removed. The portions of the insulating film 17 located on the corner side surfaces of the trench 5 and the bottom surface of the trench 5 remain to form the insulating layer 6b.
  • the insulating layer 6 b is not formed on the main side surface of the trench 5.
  • the insulating layer 6b is formed on the corner side surface of the trench 5 and the bottom surface of the trench 5.
  • the mask material layer 14 is removed by wet etching using, for example, a hydrofluoric acid chemical solution.
  • an insulating layer 6a is formed on a portion of the side surface of the trench 5 that is not covered with the insulating layer 6b.
  • the silicon carbide on the surface of the trench 5 is oxidized to obtain an insulating layer (thickness: 70 nm, for example) 6a.
  • the gate insulating film 6 constituted by the insulating layers 6a and 6b is obtained.
  • the thickness of the insulating layer 6a (particularly the thickness of the insulating layer 6a on the channel region) is designed according to the characteristics of the semiconductor device.
  • the thickness of the insulating layer 6b is designed from the viewpoint of suppressing dielectric breakdown, and is larger than the thickness of the insulating layer 6a.
  • the thickness of the insulating layer 6a formed by the heat treatment can change due to the plane orientation dependency of the oxidation rate of silicon carbide, as in the above-described embodiment.
  • an electrode material for example, doped polysilicon
  • a gate electrode is deposited in the trench 5 and on the upper surface of the silicon carbide layer 2, thereby A membrane 8 ′ is obtained.
  • the conductive film 8 ′ is dry-etched by the same method as in the above-described embodiment to obtain the gate electrode 8.
  • source electrode 10 is formed on silicon carbide layer 2.
  • the drain electrode 9 is formed on the back surface (surface opposite to the main surface) of the substrate 1. In this way, the semiconductor device of this embodiment is completed.
  • the gate insulating film 6 that is thicker on the corner side surface and bottom surface of the trench 5 than on the main side surface can be formed without complicating the manufacturing process. Therefore, the gate insulating film 6 can be prevented from being thinned due to the plane orientation on the corner side surface of the trench 5. As a result, the electric field concentration at the corners of the trench 5 can be effectively mitigated. Furthermore, since the electric field concentration generated at the bottom of the trench 5 can be relaxed, the dielectric breakdown can be more effectively suppressed.
  • the thickness of the gate insulating film 6 on the corner side surface and the bottom surface of the trench 5 (insulating layer 6b) can be controlled by the thickness of the insulating film 17.
  • the thickness of the portion (insulating layer 6a) located on the main side surface (particularly on the channel region) of the gate insulating film 6 can be controlled by the conditions for forming the thermal oxide film. Accordingly, the thickness of the gate insulating film 6 at each position can be controlled independently of each other, so that dielectric breakdown can be suppressed while ensuring desired transistor characteristics.
  • the thickness of the gate insulating film 6 is not limited to the thickness exemplified by the above method.
  • the range of the thickness Ts on the main side surface of the trench 5 (particularly the thickness on the channel region) Ts and the thickness Tc on the corner side surface of the trench 5 is the same as the range described in the first embodiment.
  • the thickness Tb at the bottom of the trench 5 is larger than the thickness Ts and is 100 nm or more.
  • the thickness Tb is preferably 1.5 times or more of the thickness Ts, and more preferably 5 times or more of the thickness Ts.
  • the thickness Tb is set so that the upper surface of the gate insulating film 6 formed on the bottom surface of the trench 5 is positioned at least lower than the lower surface of the body region 3 (that is, lower than the channel region).
  • the semiconductor device of this embodiment is a trench type vertical MISFET using silicon carbide, and has a structure in which a plurality of unit cells are arranged.
  • 18 (a) and 18 (b) are plan views of the trench and the gate insulating film arranged in the unit cell of the semiconductor device of this embodiment, respectively.
  • 18A illustrates the planar shape of the stripe-type cell
  • FIG. 18B illustrates the planar shape of the trench 5 and the gate insulating film 6 disposed in the rectangular cell.
  • 18C and 18D are cross-sectional views of the unit cell of the semiconductor device of this embodiment, respectively.
  • 18C is a cross-sectional view taken along line AA ′ in FIGS. 18A and 18B
  • FIG. 18D is taken along line BB ′ in FIGS. 18A and 18B.
  • a cross section along is shown.
  • the thickness Tc of the gate insulating film 6 on the corner side surface of the trench 5 is larger than the thickness Ts of the gate insulating film 6 on the main side surface (on the channel region). Therefore, similarly to the semiconductor device shown in FIG. 1, the electric field concentration generated at the corners of the trench 5 can be relaxed, and the dielectric breakdown electric field can be increased.
  • the gate insulating film 6 in this embodiment is formed by oxidizing the insulating layer (first insulating layer) 6b formed by being deposited on the side surface of the trench 5 and the surface portion (silicon carbide) of the trench 5.
  • Insulating layer (second insulating layer) 6a As the insulating layer 6b, an oxide film, a nitride film, or the like can be used. When a nitride film is used as the insulating layer 6b, the insulating layer (thermal oxide film) 6a can be distinguished from the insulating layer 6b.
  • a drift region 2d of the first conductivity type (here, n-type) is formed on the main surface of the substrate 1, and the second region Silicon carbide layer 2 including conductive type (here, p-type) body region 3 is obtained.
  • the source region 4 is formed in the body region 3.
  • An annealing process is performed to activate the source region 4, and then a trench 5 is formed in the silicon carbide layer 2.
  • the method for forming silicon carbide layer 2 and trench 5 is the same as that described above with reference to FIG.
  • an insulating film 17 is formed on the main side surface, the corner side surface, and the bottom surface of the trench 5.
  • the insulating film 17 for example, an oxide film (thickness: about 600 nm) containing an impurity (for example, phosphorus) is formed inside the trench 5 (side surface and bottom surface) and the silicon carbide layer 2 by LP-CVD, for example.
  • An insulating film 17 is formed on the surface.
  • the thickness of the insulating film 17 and the width and shape of the trench 5 may be controlled so that the trench 5 is filled with the insulating film 17 and no void is generated inside the trench 5.
  • “void” refers to a minute space (width: for example, about 5 nm or more) generated inside the insulating film 17.
  • the insulating film 17 embedded in the trench 5 may have a slit.
  • “Slit” refers to a minute gap (a portion where no insulating film is formed) extending from the upper surface of the insulating film 17 to a predetermined depth in the trench 5 in the insulating film 17.
  • a heat treatment (annealing process) is performed, and the slit formed in the trench 5 is eliminated by mixing.
  • heat treatment is performed at a temperature of 800 ° C. for 60 minutes.
  • the insulating film 17 contains impurities (phosphorus), the melting point of the insulating film 17 is lowered, and the insulating film 17 is easily softened by heat treatment. For this reason, since atoms easily move in the insulating film 17 in the trench 5, the insulating film 17 flows and the slit can be filled. As a result, the slit can be eliminated.
  • the insulating film 17 is formed by a method and conditions that contain as little void as possible.
  • impurities are introduced into the insulating film 17 in order to facilitate mixing, but the insulating film 17 may not contain impurities.
  • the oxide film deposited by the LP-CVD method is used as the insulating film 17, it is only necessary that the insulating film 17 can be deposited in the trench 5 without voids, and the method and material for forming the insulating film 17 are not particularly limited.
  • the insulating film 17 is not limited to an oxide film, and may be a nitride film, for example. If the insulating film 17 can be deposited without voids or slits, the annealing process (mixing process) can be omitted because it is not necessary to perform mixing.
  • “fill the inside of the trench 5” with the insulating film 17 means that the insulating film 17 is formed on the bottom and side surfaces of the trench 5 (the insulating film 17 after mixing when mixing is performed). Indicates a state in which a space defined by the inside of the trench 5, that is, the bottom surface and the side surface of the trench 5 is buried. In this state, the insulating film 17 may have no voids or slits inside the trench 5 and may be formed so as to completely fill the inside of the trench 5.
  • the surface of the insulating film 17 is planarized by, for example, a chemical mechanical polishing (CMP) method.
  • CMP chemical mechanical polishing
  • the CMP method is used.
  • an organic film is applied on the surface of the insulating film 17 to be flattened, and then the organic film and the insulating film 17 are used. May be etched back at substantially the same etching rate. Further, the step of planarizing the surface of the insulating film 17 may be omitted.
  • a resist film is formed on the insulating film 17, and a portion of the resist film located on the corner portion of the trench 5 is left and another portion is left. Remove.
  • a resist mask (also referred to as a third mask) 21 that covers the corner portions of the trench 5 and exposes portions other than the corner portions is obtained.
  • a resist mask 21 is formed on the insulating film 17 formed inside the trench 5 and on the silicon carbide layer 2 so as to cover each corner of the trench 5.
  • the resist masks 21 covering the two corners positioned at each terminal end of the cell are separated from each other, but they may be connected as in the above-described embodiment.
  • the insulating film 17 is etched using the resist mask 21 as an etching mask.
  • the insulating film 17 is etched by combining dry etching and wet etching. Specifically, first, the insulating film 17 is etched by dry etching using CHF 3 gas or the like to leave the portion covered with the resist mask 21 and remove other portions. At this time, the insulating film 17 remains as a sidewall (not shown) on the main side surface of the trench 5. The sidewall is removed by wet etching using, for example, an HF solution.
  • the portion of the insulating film 17 exposed from the resist mask 21 is removed, and the portion covered with the resist mask 21 remains and becomes the insulating layer 6b. In this way, the insulating layer 6 b is obtained on the corner side surface of the trench 5.
  • wet etching was used for etching the sidewalls, because the wet etching solution for the insulating film generally does not attack silicon carbide.
  • the sidewall may be removed by isotropic dry etching. In this case, a gas that does not etch silicon carbide may be selected.
  • the insulating layer 6b is formed on the side surface located at the corner of the trench 5.
  • an insulating layer 6a is formed on portions of the side surface and bottom surface of the trench 5 that are not covered with the insulating layer 6b.
  • the silicon carbide on the surface of the trench 5 is oxidized to obtain an insulating layer (thickness: 70 nm, for example) 6a.
  • the gate insulating film 6 constituted by the insulating layers 6a and 6b is obtained.
  • the thickness of the insulating layer 6a (particularly the thickness of the insulating layer 6a on the channel region) is designed according to the characteristics of the semiconductor device.
  • the thickness of the insulating layer 6b is designed from the viewpoint of suppressing dielectric breakdown, and is larger than the thickness of the insulating layer 6a.
  • the thickness of the insulating layer 6a formed by the heat treatment can change due to the plane orientation dependency of the oxidation rate of silicon carbide, as in the above-described embodiment.
  • an electrode material for example, doped polysilicon
  • a gate electrode is deposited in the trench 5 and on the upper surface of the silicon carbide layer 2 so as to be conductive.
  • a membrane 8 ′ is obtained.
  • a resist mask 22 that covers the trench 5 and its surrounding region and opens the other region is formed by the same method as in the above-described embodiment.
  • the conductive film 8 ′ is dry-etched to obtain the gate electrode 8.
  • source electrode 10 is formed on silicon carbide layer 2.
  • the drain electrode 9 is formed on the back surface (surface opposite to the main surface) of the substrate 1. In this way, the semiconductor device of this embodiment is completed.
  • the gate insulating film 6 thicker on the corner side surface of the trench 5 than on the main side surface can be formed without complicating the manufacturing process. Therefore, the gate insulating film 6 can be prevented from being thinned due to the plane orientation on the corner side surface of the trench 5. As a result, the electric field concentration at the corners of the trench 5 can be effectively mitigated.
  • the thickness of the portion (insulating layer 6 b) located on the corner side surface of the trench 5 in the gate insulating film 6 can be controlled by the pattern of the resist mask 21.
  • the thickness of the portion (insulating layer 6a) located on the main side surface (particularly on the channel region) of the gate insulating film 6 can be controlled by the conditions for forming the thermal oxide film. Accordingly, the thickness of the gate insulating film 6 at each position can be controlled independently of each other, so that dielectric breakdown can be suppressed while ensuring desired transistor characteristics.
  • the thickness of the gate insulating film 6 is not limited to the thickness exemplified by the above method.
  • the range of the thickness Ts on the main side surface of the trench 5 (especially the thickness on the channel region) Ts and the thickness Tc on the corner side surface of the trench 5 is the same as the range described in the first embodiment.
  • the semiconductor device of this embodiment is a trench type vertical MISFET using silicon carbide, and has a structure in which a plurality of unit cells are arranged.
  • FIGS. 28A and 28B are views in plan view of the trench and the gate insulating film arranged in the unit cell of the semiconductor device of the present embodiment, respectively.
  • FIG. 28A illustrates the planar shape of the stripe cell
  • FIG. 28B illustrates the planar shape of the trench 5 and the gate insulating film 6 disposed in the rectangular cell.
  • 28C and 28D are cross-sectional views of the unit cell of the semiconductor device of this embodiment, respectively.
  • 28C is a cross-sectional view taken along the line AA ′ in FIGS. 28A and 28B
  • FIG. 28D is a cross-sectional view taken along the line BB ′ in FIGS. 28A and 28B.
  • a cross section along is shown.
  • the thicknesses Tc and Tb of the gate insulating film 6 on the corner side surface of the trench 5 and on the bottom surface of the trench 5 are both on the main side surface (on the channel region). It is larger than the thickness Ts. Therefore, the electric field concentration occurring at the corners of the trench 5 and the bottom of the trench 5 can be relaxed, so that dielectric breakdown can be more effectively suppressed.
  • the gate insulating film 6 in the present embodiment oxidizes the insulating layer (first insulating layer) 6b formed by being deposited on the side surface and the bottom surface of the trench 5 and the surface portion (silicon carbide) of the trench 5. And an insulating layer (second insulating layer) 6a formed thereby.
  • an oxide film, a nitride film, or the like can be used as the insulating layer 6b.
  • the insulating layer (thermal oxide film) 6a can be distinguished from the insulating layer 6b.
  • FIGS. 29 to 37 are diagrams for explaining the method of manufacturing the semiconductor device of this embodiment.
  • (A) and (b) in each figure are cross-sectional views taken along lines AA ′ and BB ′ in FIGS. 28 (a) and (b), respectively, and (c) in each figure is FIG. 5 is a plan view of a trench 5.
  • a drift region 2d of the first conductivity type (here, n-type) is formed on the main surface of the substrate 1, and the second Silicon carbide layer 2 including conductive type (here, p-type) body region 3 is obtained. Thereafter, the source region 4 is formed in the body region 3. An annealing process is performed to activate the source region 4, and then a trench 5 is formed in the silicon carbide layer 2.
  • the method for forming silicon carbide layer 2 and trench 5 is the same as that described above with reference to FIG.
  • an insulating film 17 is formed on the side surface and the bottom surface of the trench 5.
  • the insulating film 17 for example, an oxide film (thickness: about 600 nm) containing an impurity (for example, phosphorus) is formed inside the trench 5 (side surface and bottom surface) and the silicon carbide layer 2 by LP-CVD, for example.
  • An insulating film 17 is formed on the surface. At this time, the thickness of the insulating film 17 and the width and shape of the trench 5 may be controlled so that the trench 5 is filled with the insulating film 17 and no void is generated inside the trench 5.
  • the insulating film 17 embedded in the trench 5 may have a slit.
  • a heat treatment annealing process
  • heat treatment is performed at a temperature of 800 ° C. for 60 minutes.
  • the insulating film 17 contains impurities (phosphorus)
  • the melting point of the insulating film 17 is lowered, and the insulating film 17 is easily softened by heat treatment. For this reason, since atoms easily move in the insulating film 17 in the trench 5, the insulating film 17 flows and the slit can be filled.
  • the insulating film 17 is formed by a method and conditions that contain as little void as possible.
  • impurities are introduced into the insulating film 17 in order to facilitate mixing, but the insulating film 17 may not contain impurities.
  • the oxide film deposited by the LP-CVD method is used as the insulating film 17, it is only necessary that the insulating film 17 can be deposited in the trench 5 without voids, and the method and material for forming the insulating film 17 are not particularly limited.
  • the insulating film 17 is not limited to an oxide film, and may be a nitride film, for example.
  • the formation method of the insulating film 17 is not particularly limited, but when the LP-CVD method is used, the insulating film 17 having better coverage than other methods (high coverage with respect to the side surface of the trench 5) can be formed.
  • the thickness of the insulating film 17 on the side surface can be controlled with higher accuracy. If the insulating film 17 can be deposited without voids or slits, the annealing process (mixing process) can be omitted because it is not necessary to perform mixing.
  • the surface of the insulating film 17 is planarized by, for example, chemical mechanical polishing (CMP).
  • CMP chemical mechanical polishing
  • the planarization is performed in order to flatten the surface of the insulating film remaining at the bottom of the trench 5 in a later etch back process. Therefore, if the surface of the insulating film 17 is sufficiently flat after deposition or annealing, this flattening step can be omitted.
  • the CMP method is used.
  • an organic film is applied to the surface of the insulating film 17 to be flattened, and then the organic film and the insulating film 17 are used. May be etched back at substantially the same etching rate.
  • a resist film is formed on the insulating film 17, and a portion of the resist film located on the corner portion of the trench 5 is left, so that another portion is formed. Remove.
  • a resist mask (also referred to as a third mask) 21 that covers the corner portions of the trench 5 and exposes portions other than the corner portions is obtained.
  • a resist mask 21 is formed on the insulating film 17 formed inside the trench 5 and on the silicon carbide layer 2 so as to cover each terminal portion of the trench 5.
  • the resist masks 21 covering the two corners positioned at each terminal end of the cell are separated from each other, but they may be connected as in the above-described embodiment.
  • the insulating film 17 is etched using the resist mask 21 as an etching mask.
  • the insulating film 17 is etched by combining dry etching and wet etching.
  • the insulating film 17 is etched by dry etching using CHF 3 gas or the like. The etching of the insulating film 17 is adjusted so that the insulating film 17 remains on the bottom surface of the trench 5 with a thickness of about 350 nm. Note that the insulating film 17 located on the upper surface of the silicon carbide layer 2 is removed in this etching step except for a portion covered with the resist mask 21.
  • the insulating film 17 remains as a sidewall (not shown) on the main side surface of the trench 5.
  • the sidewall is removed by wet etching using, for example, an HF solution.
  • the portion of the insulating film 17 exposed from the resist mask 21 is removed, and the portion covered with the resist mask 21 remains and becomes the insulating layer 6b.
  • the insulating layer 6 b is obtained on the corner side surface of the trench 5.
  • wet etching is used for etching the sidewall, but generally, the wet etching solution for the insulating film does not attack the silicon carbide.
  • the sidewall may be removed by isotropic dry etching. In this case, a gas that does not etch silicon carbide may be selected.
  • the insulating layer 6 b is formed on the side surface located at the corner of the trench 5 and on the bottom surface of the trench 5.
  • an insulating layer 6a is formed on portions of the side surface and bottom surface of the trench 5 that are not covered with the insulating layer 6b.
  • the silicon carbide on the surface of the trench 5 is oxidized to obtain an insulating layer (thickness: 70 nm, for example) 6a.
  • the gate insulating film 6 constituted by the insulating layers 6a and 6b is obtained.
  • the thickness of the insulating layer 6a (the thickness of the insulating layer 6a on the channel region) is designed according to the characteristics of the semiconductor device.
  • the thickness of the insulating layer 6b is designed from the viewpoint of suppressing dielectric breakdown, and is larger than the thickness of the insulating layer 6a.
  • the thickness of the insulating layer 6a formed by the heat treatment can change due to the plane orientation dependency of the oxidation rate of silicon carbide, as in the above-described embodiment.
  • an electrode material for example, doped polysilicon
  • a gate electrode is deposited in the trench 5 and on the upper surface of the silicon carbide layer 2 so as to be conductive.
  • a membrane 8 ′ is obtained.
  • a resist mask 22 that covers the trench 5 and its surrounding area and opens the other area is formed by the same method as in the above-described embodiment.
  • the conductive film 8 ′ is dry-etched to obtain the gate electrode 8.
  • source electrode 10 is formed on silicon carbide layer 2.
  • the drain electrode 9 is formed on the back surface (surface opposite to the main surface) of the substrate 1. In this way, the semiconductor device of this embodiment is completed.
  • the gate insulating film 6 that is thicker on the corner side surface and bottom surface of the trench 5 than on the main side surface can be formed without complicating the manufacturing process. Therefore, the gate insulating film 6 can be prevented from being thinned due to the plane orientation on the corner side surface of the trench 5. As a result, the electric field concentration at the corner and bottom of the trench 5 can be effectively reduced. Furthermore, since the electric field concentration generated at the bottom of the trench 5 can be relaxed, the dielectric breakdown can be more effectively suppressed.
  • the thickness of the portion (insulating layer 6 b) located on the corner side surface of the trench 5 in the gate insulating film 6 can be controlled by the pattern of the resist mask 21.
  • the thickness of the portion (insulating layer 6a) located on the main side surface (particularly on the channel region) of the gate insulating film 6 can be controlled by the conditions for forming the thermal oxide film. Accordingly, the thickness of the gate insulating film 6 at each position can be controlled independently of each other, so that dielectric breakdown can be suppressed while ensuring desired transistor characteristics.
  • the thickness of the gate insulating film 6 is not limited to the thickness exemplified by the above method.
  • the range of the thickness Ts on the main side surface of the trench 5 (especially the thickness on the channel region) Ts and the thickness Tc on the corner side surface of the trench 5 is the same as the range described in the first embodiment.
  • the thickness Tb at the bottom of the trench 5 is, for example, not less than 150 nm and not more than 400 nm.
  • the thickness Tb is preferably 3 times or more of the thickness Ts, and more preferably 5 times or more of the thickness Ts.
  • the thickness Tb is set so that the upper surface of the gate insulating film 6 formed on the bottom surface of the trench 5 is positioned at least lower than the lower surface of the body region 3 (that is, lower than the channel region).
  • the gate insulating film 6 in the trench 5 is thicker in the specific portion than the other portions even on the crystal plane having the same plane orientation. Can be formed.
  • the thickness of the gate insulating film 6 can be made thicker on the corner side surface of the trench 5 than on the main side surface regardless of the surface orientation of the side surface of the trench 5.
  • the difference Tc ⁇ Ts between the thickness Tc of the gate insulating film 6 on the corner side surface of the trench 5 and the thickness Ts on the main side surface is the case where the oxidation rate of the corner side surface is larger than the oxidation rate of the main side surface.
  • the difference is greater than the difference in the thickness of the thermal oxide film according to the oxidation rate depending on the surface orientation of the corner side surface and the main side surface. Thereby, it is possible to suppress a decrease in threshold and electric field concentration due to the gate insulating film 6 being thin at the corners.
  • the thickness of the gate insulating film 6 at the bottom of the trench 5 may be larger than the thickness of the gate insulating film 6 on the main side surface of the trench 5. Thereby, the electric field concentration not only at the corner of the trench 5 but also at the bottom of the trench 5 can be alleviated at the same time.
  • measures such as forming an impurity layer in the silicon carbide layer 2 may be taken for the purpose of relaxing the electric field concentration at the bottom of the trench 5.
  • the trench 5 has a stripe shape or a rectangle when viewed from a direction perpendicular to the main surface of the substrate 1 .
  • the trench 5 has another shape, for example, a polygon such as a pentagon or a hexagon. It may be.
  • the corner side surface of the trench 5 may not have a recess.
  • the stripe-shaped trench 5A shown in FIG. 43A and the rectangular trench 5B shown in FIG. When thermal oxidation treatment is performed on such trenches 5A and 5B, gate insulating films 6A and 6B are obtained in the trenches 5A and 5B, respectively.
  • the gate insulating films 6A and 6B are partly thicker than the main side surfaces.
  • fine recesses R cannot be formed as the cells become finer. In the first place, since the size of the trench increases by the amount of the recess R, there is also a problem that it is difficult to miniaturize the unit cell.
  • the corner side surface of the trench 5 does not have a recess, and thus the above-described problem can be prevented.
  • the gate insulating film 6 may be thickened toward the inside of the trench 5 on the corner side surface. That is, when the trench 5 is rectangular or polygonal, the surface of the gate insulating film 6 on the corner side surface of the trench 5 is gate insulating on the main side surface of the trench 5 as shown in FIG. It may be located inside the surface of the film 6. Thereby, the gate insulating film 6 can be thickened on the corner side surface while suppressing the size of the trench 5, and the electric field concentration in the corner portion can be reduced.
  • the case where the depth of the trench 5 is 1.5 ⁇ m has been described. However, the depth of the trench 5 reaches the n-type drift region 2 d and is at the bottom of the trench 5. Similar effects can be obtained if the depth is such that a desired insulating film can be formed.
  • the case where the thickness of the insulating film 17 is 600 nm has been described. However, the insulating film 17 may have a thickness that can fill all the trench grooves 5. That's fine.
  • the thickness of the insulating film 17 may vary depending on the width of the trench 5, but in general, it is preferably 50 to 100% of the width of the trench 5.
  • the width of the trench 5 refers to the maximum width of the opening of the trench 5 when viewed from the normal direction of the main surface of the substrate 1.
  • the case where the side surface of the trench 5 is vertical has been described, but the same effect can be obtained even if the trench groove has a taper angle.
  • p type body region 3 is formed by epitaxial growth, it may be formed by ion implantation for silicon carbide layer 2 instead.
  • the impurity concentration and thickness of the drift region 2d are determined by a desired breakdown voltage, and are not limited to the numerical values exemplified in the above embodiment.
  • the insulating layer 6a is formed by oxidizing the surface of silicon carbide, the insulating layer 6a may be deposited instead using a CVD method or the like.
  • the side surface and the bottom surface of the trench 5 intersect perpendicularly to form a corner (corner portion), but when the trench 5 has a tapered shape, the side surface and the bottom surface are formed. And do not have to intersect vertically. Even if the corner is rounded by etching or a process other than etching, the same effect as described above can be obtained.
  • a 4H—SiC substrate is used as the substrate 1, other crystal planes or other polytype SiC substrates may be used.
  • the silicon carbide layer 2 may be formed on the Si surface
  • the drain electrode 9 may be formed on the C surface
  • the silicon carbide layer 2 on the C surface may be formed on the Si surface. May be formed.
  • silicon carbide layer 2 has body region 3, source region 4 and drift region 2d, but may further have other components.
  • a portion of the drift region 2d located near the bottom surface of the trench 5 may have a second conductivity type impurity layer for electric field relaxation.
  • a channel layer may be formed on the side surface of the trench 5.
  • the semiconductor devices of the above-described embodiments are all MISFETs having an inversion channel structure, but one embodiment of the present invention can also include a MISFET having a storage channel structure. Even in this case, the same effect as described above can be obtained.
  • 38A and 38B are cross-sectional views illustrating MISFETs having a storage channel structure. For the sake of simplicity, the same components as those in FIG.
  • the channel layer 18 made of silicon carbide is formed on the bottom and side surfaces of the trench 5 in the unit cell of the semiconductor device shown in FIG.
  • Channel layer 18 is a silicon carbide layer of the first conductivity type formed by, for example, epitaxial growth.
  • the gate insulating film 6 a film formed by the same method as that of any of the gate insulating films 6 in the first to fourth embodiments described above and having the same configuration can be used.
  • gate insulating film 6 may be the same as the semiconductor device manufacturing method of the first to fourth embodiments. However, before forming gate insulating film 6, channel layer 18 is formed by epitaxial growth on silicon carbide layer 2 and on the main side face, corner side face and bottom face of trench 5. Thereafter, the gate insulating film 6 is formed on the channel layer 18. When the gate insulating film 6 including the insulating layers 6a and 6b is formed, the insulating layer 6a is obtained by oxidizing the surface portion of the channel layer 18 after forming the insulating layer 6b.
  • Embodiments of the present invention are not limited to vertical MISFETs, and may include various semiconductor devices having a structure in which an electrode is disposed on a silicon carbide layer via an insulating film.
  • a MISFET is manufactured using a silicon carbide substrate having the same conductivity type as the silicon carbide layer (drift region).
  • a silicon carbide substrate having a conductivity type different from that of the silicon carbide layer can also be manufactured.
  • IGBT Insulated Gate Bipolar Transistor
  • the source electrode, the drain electrode, and the source region in the above-described embodiments are referred to as an emitter electrode, a collector electrode, and an emitter region, respectively.
  • an n-type IGBT can be obtained if the conductivity type of the drift region and the emitter region is n-type and the conductivity type of the substrate and body region is p-type.
  • an n-type buffer layer may be disposed between the p-type substrate and the n-type drift layer.
  • a p-type IGBT can be obtained.
  • a p-type buffer layer may be disposed between the n-type substrate and the p-type drift layer.
  • SiC silicon carbide
  • the present invention can be applied to other wide band gap semiconductors, for example, semiconductor devices using GaN, AlN, diamond, etc. can get.
  • the gate insulating film can be thicker on the corner side surface of the trench than on the main side surface, the electric field strength at the corner portion of the trench can be reduced while ensuring desired characteristics. Insulation breakdown can be suppressed.
  • the present invention can be widely applied to a semiconductor device such as a MISFET having a trench structure, and various control devices and driving devices having the semiconductor device.
  • a semiconductor device such as a MISFET having a trench structure
  • various control devices and driving devices having the semiconductor device.
  • it can be suitably used for a semiconductor device using a wide band gap semiconductor such as silicon carbide.

Abstract

　本発明の実施形態の半導体装置は、基板１の主面上に配置され、ワイドバンドギャップ半導体により構成された半導体層２と、半導体層に配置された、底面、複数の主側面および隣接する２つの主側面をそれぞれ接合する複数の角側面を有するトレンチ５と、トレンチ５の底面、主側面および角側面に配置されたゲート絶縁膜６と、トレンチ内に配置されたゲート電極８とを備え、半導体層は、第１導電型のドリフト領域２ｄと、ドリフト領域上に配置された第２導電型のボディ領域３とを含み、トレンチは、ボディ領域３を貫通し、ドリフト領域の内部に底面を有しており、トレンチの角側面は凹部を有しておらず、ゲート絶縁膜６は、トレンチの角側面上で、トレンチの主側面上よりも厚く、ゲート絶縁膜６のうち角側面上に位置する部分は第１絶縁層６ｂであり、ゲート絶縁膜６のうち主側面上に位置する部分は第２絶縁層６ａである。

Description

半導体装置およびその製造方法
　本願は、ワイドバンドギャップ半導体を用いた、トレンチゲート構造を有するＭＩＳ（金属－絶縁体－半導体：Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置およびその製造方法に関する。
　ワイドバンドギャップ半導体はパワー素子（パワーデバイスともいう）、耐環境素子、高温動作素子、高周波素子等の種々の半導体装置に応用されている。なかでも、スイッチング素子や整流素子などのパワーデバイスへの応用が注目されている。
　パワーデバイスの代表的なスイッチング素子として、金属－絶縁体－半導体電界効果トランジスタ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ、以下「ＭＩＳＦＥＴ」）、金属－半導体電界効果トランジスタ（Ｍｅｔａｌ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ、以下「ＭＥＳＦＥＴ」）等の電界効果トランジスタがある。このようなスイッチング素子では、ゲート電極－ソース電極間に印加する電圧によって、数Ａ（アンペア）以上のドレイン電流が流れるオン状態と、ドレイン電流がゼロとなるオフ状態とを切り替えることができる。また、オフ状態のとき、数百Ｖ以上の高耐圧を実現できる。
　ワイドバンドギャップ半導体のなかでも炭化珪素（シリコンカーバイド：ＳｉＣ）を用いたパワーデバイス（ＳｉＣパワーデバイス）の開発は、ＳｉＣ基板の製造が比較的容易であることと、ＳｉＣの熱酸化によって良質のゲート絶縁膜である酸化珪素（ＳｉＯ2）を形成できることから、盛んに行われている。
　ＳｉＣは、Ｓｉよりも高い絶縁破壊電界および熱伝導度を有するので、ＳｉＣパワーデバイスでは、Ｓｉパワーデバイスよりも高耐圧化、低損失化が容易である。
　ＭＩＳＦＥＴなどのパワーデバイスで更なる大電流を流すためには、チャネル密度を高くすることが有効である。このため、従来のプレーナゲート構造に代わって、トレンチゲート構造の縦型パワーＭＩＳＦＥＴが提案されている。プレーナゲート構造では、半導体層表面にチャネル領域が形成されるのに対し、トレンチゲート構造では、半導体層に形成されたトレンチの側面にチャネル領域が形成される。
　しかしながら、トレンチゲート構造のＭＩＳＦＥＴでは、ゲート絶縁膜に印加される電界強度が非常に高くなるという問題がある。
　特許文献１では、ストレイプ状のトレンチの終端部で電界強度が高くなるという問題に対し、終端部にかかる電界強度を低減するために、トレンチの幅を終端部で段階的に狭くし、かつ、トレンチの深さを終端部で小さくすることが提案されている。
　一方、特許文献２、３には、トレンチの底部への電界集中による絶縁破壊を抑制するために、トレンチの底部においてゲート絶縁膜を厚くして、絶縁破壊電界を大きくすることが提案されている。特許文献２では、酸化速度の速い（０００１）カーボン面をトレンチ底面に使うことによりトレンチ底部の絶縁膜（熱酸化膜）を選択的に厚くすることが開示されている。特許文献３では、トレンチ内部に酸化物膜を堆積した後、酸化物膜をエッチングしてトレンチ底部に選択的に残すことにより、トレンチの底部で酸化物膜の厚さの分だけ絶縁膜を厚くすることが提案されている。
特開２００３－１８８３７９号公報 特開平７－３２６７５５号公報 特表２００５－５１００８７号公報
　本発明者が検討したところ、特許文献１～３に提案されている方法によって、トレンチに生じる電界集中を十分に緩和することが困難であることがわかった。詳しい検討結果については後述する。
　本発明は、上記事情を鑑みてなされたものであり、その目的は、トレンチ構造を有する半導体装置において、トレンチに生じる電界集中を緩和して、絶縁破壊を抑制することにある。
　上記課題を解決するために、本発明による一態様は、基板と、前記基板の主面上に配置され、ワイドバンドギャップ半導体によって構成された半導体層と、前記半導体層に配置された、底面、複数の主側面および隣接する２つの主側面をそれぞれ接合する複数の角側面を有するトレンチと、前記トレンチの前記底面、前記主側面および前記角側面に配置されたゲート絶縁膜と、前記トレンチ内に配置され、前記ゲート絶縁膜によって前記半導体層と絶縁されたゲート電極とを備え、前記半導体層は、第１導電型のドリフト領域と、前記ドリフト領域上に配置された第２導電型のボディ領域とを含み、前記トレンチは、前記ボディ領域を貫通し、前記ドリフト領域の内部に前記底面を有しており、前記トレンチの前記角側面は凹部を有しておらず、前記ゲート絶縁膜は、前記トレンチの角側面上で、前記トレンチの主側面上よりも厚く、前記ゲート絶縁膜のうち前記角側面上に位置する部分は第１絶縁層であり、前記ゲート絶縁膜のうち前記主側面上に位置する部分は第２絶縁層である半導体装置を含む。
　本発明のある実施形態によると、トレンチの角部に位置する角側面上に、主側面上よりも厚いゲート絶縁膜を配置することにより、トレンチの角部で生じる電界強度を低減でき、絶縁破壊を抑制できる。
　また、本発明のある実施形態の半導体装置の製造方法によると、トレンチが微細化された場合でも、製造工程を複雑にすることなく、トレンチの角側面上で、主側面上よりも厚いゲート絶縁膜を形成することができる。
（ａ）および（ｂ）は、それぞれ、本発明による第１の実施形態の半導体装置におけるトレンチを示す平面図であり、（ｃ）および（ｄ）は、それぞれ、第１の実施形態の半導体装置の断面図である。 （ａ）～（ｃ）は、それぞれ、第１の実施形態の半導体装置の製造方法を説明するための図であり、（ａ）および（ｂ）は工程断面図、（ｃ）はトレンチを示す平面図である。 （ａ）～（ｃ）は、それぞれ、第１の実施形態の半導体装置の製造方法を説明するための図であり、（ａ）および（ｂ）は工程断面図、（ｃ）はトレンチを示す平面図である。 （ａ）～（ｄ）は、それぞれ、第１の実施形態の半導体装置の製造方法を説明するための図であり、（ａ）および（ｂ）は工程断面図、（ｃ）および（ｄ）はトレンチを示す平面図である。 （ａ）～（ｃ）は、それぞれ、第１の実施形態の半導体装置の製造方法を説明するための図であり、（ａ）および（ｂ）は工程断面図、（ｃ）はトレンチを示す平面図である。 （ａ）および（ｂ）は、それぞれ、第１の実施形態の半導体装置の製造方法を説明するための工程断面図である。 （ａ）および（ｂ）は、それぞれ、第１の実施形態の半導体装置の製造方法を説明するための工程断面図である。 （ａ）および（ｂ）は、それぞれ、第１の実施形態の半導体装置の製造方法を説明するための工程断面図である。 （ａ）および（ｂ）は、それぞれ、本発明による第２の実施形態の半導体装置におけるトレンチを示す平面図であり、（ｃ）および（ｄ）は、それぞれ、第２の実施形態の半導体装置の断面図である。 （ａ）～（ｃ）は、それぞれ、第２の実施形態の半導体装置の製造方法を説明するための図であり、（ａ）および（ｂ）は工程断面図、（ｃ）はトレンチを示す平面図である。 （ａ）～（ｃ）は、それぞれ、第２の実施形態の半導体装置の製造方法を説明するための図であり、（ａ）および（ｂ）は工程断面図、（ｃ）はトレンチを示す平面図である。 （ａ）～（ｄ）は、それぞれ、第２の実施形態の半導体装置の製造方法を説明するための図であり、（ａ）および（ｂ）は工程断面図、（ｃ）および（ｄ）はトレンチを示す平面図である。 （ａ）～（ｃ）は、それぞれ、第２の実施形態の半導体装置の製造方法を説明するための図であり、（ａ）および（ｂ）は工程断面図、（ｃ）はトレンチを示す平面図である。 （ａ）～（ｃ）は、それぞれ、第２の実施形態の半導体装置の製造方法を説明するための図であり、（ａ）および（ｂ）は工程断面図、（ｃ）はトレンチを示す平面図である。 （ａ）および（ｂ）は、それぞれ、第２の実施形態の半導体装置の製造方法を説明するための工程断面図である。 （ａ）および（ｂ）は、それぞれ、第２の実施形態の半導体装置の製造方法を説明するための工程断面図である。 （ａ）および（ｂ）は、それぞれ、第２の実施形態の半導体装置の製造方法を説明するための工程断面図である。 （ａ）および（ｂ）は、それぞれ、本発明による第３の実施形態の半導体装置におけるトレンチを示す平面図であり、（ｃ）および（ｄ）は、それぞれ、第３の実施形態の半導体装置の断面図である。 （ａ）～（ｃ）は、それぞれ、第３の実施形態の半導体装置の製造方法を説明するための図であり、（ａ）および（ｂ）は工程断面図、（ｃ）はトレンチを示す平面図である。 （ａ）および（ｂ）は、それぞれ、第３の実施形態の半導体装置の製造方法を説明するための工程断面図である。 （ａ）および（ｂ）は、それぞれ、第３の実施形態の半導体装置の製造方法を説明するための工程断面図である。 （ａ）～（ｃ）は、それぞれ、第３の実施形態の半導体装置の製造方法を説明するための図であり、（ａ）および（ｂ）は工程断面図、（ｃ）はトレンチを示す平面図である。 （ａ）～（ｃ）は、それぞれ、第３の実施形態の半導体装置の製造方法を説明するための図であり、（ａ）および（ｂ）は工程断面図、（ｃ）はトレンチを示す平面図である。 （ａ）～（ｃ）は、それぞれ、第３の実施形態の半導体装置の製造方法を説明するための図であり、（ａ）および（ｂ）は工程断面図、（ｃ）はトレンチを示す平面図である。 （ａ）および（ｂ）は、それぞれ、第３の実施形態の半導体装置の製造方法を説明するための工程断面図である。 （ａ）および（ｂ）は、それぞれ、第３の実施形態の半導体装置の製造方法を説明するための工程断面図である。 （ａ）および（ｂ）は、それぞれ、第３の実施形態の半導体装置の製造方法を説明するための工程断面図である。 （ａ）および（ｂ）は、それぞれ、本発明による第４の実施形態の半導体装置におけるトレンチを示す平面図であり、（ｃ）および（ｄ）は、それぞれ、第４の実施形態の半導体装置の断面図である。 （ａ）～（ｃ）は、それぞれ、第４の実施形態の半導体装置の製造方法を説明するための図であり、（ａ）および（ｂ）は工程断面図、（ｃ）はトレンチを示す平面図である。 （ａ）および（ｂ）は、それぞれ、第４の実施形態の半導体装置の製造方法を説明するための工程断面図である。 （ａ）および（ｂ）は、それぞれ、第４の実施形態の半導体装置の製造方法を説明するための工程断面図である。 （ａ）～（ｃ）は、それぞれ、第４の実施形態の半導体装置の製造方法を説明するための図であり、（ａ）および（ｂ）は工程断面図、（ｃ）はトレンチを示す平面図である。 （ａ）～（ｃ）は、それぞれ、第４の実施形態の半導体装置の製造方法を説明するための図であり、（ａ）および（ｂ）は工程断面図、（ｃ）はトレンチを示す平面図である。 （ａ）～（ｃ）は、それぞれ、第４の実施形態の半導体装置の製造方法を説明するための図であり、（ａ）および（ｂ）は工程断面図、（ｃ）はトレンチを示す平面図である。 （ａ）および（ｂ）は、それぞれ、第４の実施形態の半導体装置の製造方法を説明するための工程断面図である。 （ａ）および（ｂ）は、それぞれ、第４の実施形態の半導体装置の製造方法を説明するための工程断面図である。 （ａ）および（ｂ）は、それぞれ、第４の実施形態の半導体装置の製造方法を説明するための工程断面図である。 （ａ）および（ｂ）は、それぞれ、本発明の実施形態による蓄積チャネル構造を有する半導体装置を例示する断面図である。 従来の一般的なトレンチゲート構造を有するトレンチ型ＭＩＳＦＥＴ（主面に垂直な側面のトレンチゲートを有するＭＩＳＦＥＴ、以下同様）の１セルピッチの断面構造図 炭化珪素の酸化速度の面方位依存性を示す図である。 （ａ）は、図３９に示す従来のＭＩＳＦＥＴにおける破線Ｐの拡大構造を示す断面図であり、（ｂ）および（ｃ）は、それぞれ、ＰＮ接合部３０およびＭＩＳ構造部４０におけるオフ状態（ドレイン電圧印加時）の電界強度分布を例示する図である。 トレンチの底面における絶縁膜の厚さと、トレンチの底面で絶縁膜にかかる電界強度との関係についてのシミュレーション結果を示す図である。 （ａ）～（ｄ）は、トレンチおよびゲート絶縁膜の平面図であり、（ａ）および（ｃ）は角側面に凹部を有する場合、（ｂ）および（ｄ）は角側面に凹部を有していない場合を例示する図である。
　まず、従来のトレンチゲート構造を有する縦型ＭＩＳＦＥＴの断面構造を、図面を参照しながら説明する。縦型ＭＩＳＦＥＴは、一般に、二次元に配列された複数のユニットセルを備えている。各ユニットセルにはトレンチゲートが設けられている。
　図３９は、トレンチゲート構造を有する従来の縦型ＭＩＳＦＥＴの１セルピッチ（すなわち１個のユニットセル）を示す断面図である。ここでは、各ユニットセルに、基板の主面に略垂直な側面を有するトレンチゲートが設けられた例を示す。
　図３９に示す縦型ＭＩＳＦＥＴは、炭化珪素によって構成される基板１と、基板１の主面に形成された炭化珪素層２とを有している。炭化珪素層２は、基板１の主面上に形成されたｎ型のドリフト領域２ｄと、ドリフト領域２ｄの上に形成されたｐ型のボディ領域３とを有している。ボディ領域３の表面領域の一部には、ｎ型のソース領域４が配置されている。炭化珪素層２には、ボディ領域３を貫通し、ドリフト領域２ｄに達するトレンチ５が形成されている。この例では、トレンチ５は、基板１の主面に垂直な側面を有している。トレンチ５内には、ゲート電極８、および、ゲート電極８と炭化珪素層２とを絶縁するためのゲート絶縁膜６が配置されている。また、炭化珪素層２の上には、ソース領域４に接するようにソース電極１０が設けられている。基板１の裏面にはドレイン電極９が設けられている。
　このような縦型ＭＩＳＦＥＴは、例えば次のようにして製造される。
　まず、低抵抗のｎ型の基板１の主面上に、基板１と同様の結晶構造を持つ炭化珪素層２を形成する。例えば、基板１の主面上に、エピタキシャル成長によりｎ型のドリフト領域２ｄとｐ型のボディ領域３とをこの順で形成し、炭化珪素層２を得る。この後、炭化珪素層２の所定領域上にシリコン酸化膜からなるマスク層（図示せず）を配置し、これをマスクとしてｎ型の不純物イオン（例えばＮ（窒素）イオン）をボディ領域３に注入することにより、ボディ領域３内にソース領域４を形成する。
　マスク層を除去した後、ソース領域４の一部の上に、酸化膜を介してＡｌ膜（図示せず）を形成し、これをマスクとして、ドリフト領域２ｄに達する垂直なトレンチ５を形成する。
　続いて、トレンチ５内に、ゲート絶縁膜６およびゲート電極８を形成する。ゲート絶縁膜６は、例えば炭化珪素層２の熱酸化によって形成された酸化膜である。
　ゲート電極８は、ゲート絶縁膜６上に、例えばＬＰ－ＣＶＤ（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法によりポリシリコンを堆積した後、パターニングすることによって形成される。また、炭化珪素層２の上に、ボディ領域３およびソース領域４の両方に跨るようにソース電極１０を形成し、基板１の裏面上にドレイン電極９を形成する。このようにしてトレンチゲート構造を有する縦型ＭＩＳＦＥＴが完成する。
　トレンチゲート構造を有するＭＩＳＦＥＴでは、ソース電極１０がアース電位に接続され、かつ、ゲート電極８がアース電位に接続されている時もしくはゲート電極８に負バイアスが印加されている時には、ソース領域４とドリフト領域２ｄとの間において、ボディ領域３とゲート絶縁膜６との界面近傍の領域に正孔が誘起された蓄積状態となり、伝導キャリアである電子の経路が遮断されるため電流が流れない（オフ状態）。この時、ドレイン電極９とソース電極１０との間にドレイン電極９側が正となる高電圧を印加すると、ボディ領域３とドリフト領域２ｄとの間のＰＮ接合が逆バイアス状態になるので、ボディ領域３およびドリフト領域２ｄ内に空乏層が広がり、高電圧が維持される。
　また、ゲート電極８に閾値以上の正バイアスを印加すると、ソース領域４とドリフト領域２ｄとの間において、ボディ領域３とゲート絶縁膜６との界面近傍に電子が誘起されて反転状態となり、反転層が形成される。この結果、ソース電極１０、ソース領域４、ボディ領域３に形成され、ゲート絶縁膜６と接する反転層（図示せず）、ドリフト領域２ｄ、基板１およびドレイン電極９の順にキャリアが流れる（オン状態）。
　プレーナ構造の縦型ＭＩＳＦＥＴでは、隣接するユニットセルの間で寄生的に接合型電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ、以下「ＪＦＥＴ」と略す）が形成され、抵抗成分（ＪＦＥＴ抵抗）となる。ＪＦＥＴ抵抗は、隣接するボディ領域３の間に挟まれたドリフト領域２ｄを電流が流れるときの抵抗であり、ユニットセルの間隔（隣接するボディ領域３の間隔）が狭くなるほど大きくなる。従って、微細化のためにセルピッチを小さくするとＪＦＥＴ抵抗の増加に伴ってオン抵抗が増大する。
　これに対し、トレンチゲート構造のＭＩＳＦＥＴでは、ＪＦＥＴ抵抗が存在しないため、セルピッチを小さくすれば単調にオン抵抗が減少するという長所がある。このため、ユニットセルのサイズの微細化に有利である。
　しかしながら、トレンチゲート構造のＭＩＳＦＥＴでは、ゲート絶縁膜６に印加される電界強度が非常に高くなり、絶縁破壊を引き起こす要因となるという問題がある。
　本発明者は、トレンチ構造を有する半導体装置に生じる絶縁破壊の原因について検討を重ねた。この結果、特に、ＭＩＳＦＥＴを平面視した際のトレンチの角部において、ゲート絶縁膜６に印加される電界強度が高くなることを見出した。
　本明細書では、「平面視」とは、基板の主面に垂直な方向から見ることを指す。また、トレンチの「角部」とは、ＭＩＳＦＥＴを平面視したときに、ＭＩＳＦＥＴが多角形（例えば矩形）のユニットセルによって構成され、各ユニットセルに多角形のトレンチが配置されている場合には、その多角形の頂点部を指す。各頂点部は丸みを帯びていてもよい。また、本明細書では、トレンチを規定する複数の側面のうち、上記角部に位置する側面を「角側面」、それ以外の側面であって、チャネルとなる領域を含む側面を「主側面」と称する。従って、例えばｎ角形の平面形状を有するトレンチは、ｎ個の主側面と、隣接する２つの主側面をそれぞれ接合するｎ個の角側面を有する。
　ＭＩＳＦＥＴを平面視した際のトレンチの角部（以下、単に「トレンチの角部」と略する。）において、電界強度が高くなる理由は次のとおりである。
　ゲート絶縁膜として、炭化珪素層の表面を酸化させた熱酸化膜を形成する場合、熱酸化膜の成長速度（酸化速度）は、炭化珪素の結晶面方位によって異なる。図４０は、炭化珪素を酸化する際（ウェット酸化）の酸化速度の面方位依存性を示すグラフである。ここでは、４Ｈ－ＳｉＣの（０００１）面、（１１－２０）面および（０００－１）面の１２００℃の温度における酸化速度を示している。この図から、炭化珪素の酸化速度は面方位により大きく異なることがわかる。トレンチの角側面には、主側面と比べて様々な面方位が出現するため、熱酸化によってゲート絶縁膜を形成すると、酸化速度の低い面方位に起因してゲート絶縁膜が薄くなってしまう部分が生じる。このゲート絶縁膜の薄い部分に、大きな電界強度がかかり、絶縁破壊を発生するおそれがある。
　トレンチの角部における電界集中は、例えば特許文献１～３に提案されているような従来技術によって十分に緩和することは難しい。
　特許文献１に提案された構成のトレンチを形成するためには、リソグラフィー工程においてマスク寸法を変化させて、トレンチの終端部を段階的に細らせる必要がある。この構成を、矩形もしくは多角形の平面形状を有するトレンチの角部に適用することは困難である。また、特許文献１の方法によると、セルの微細化が進むと、トレンチ幅以下の寸法の解像度が低下し、所定のパターン（終端部で段階的に細くなるパターン）を形成できないという問題がある。さらに、炭化珪素を用いた半導体装置において、炭化珪素の酸化速度の面方位依存性に起因して、トレンチの終端部でゲート絶縁膜が薄くなり、そこに電界強度がかかるという問題を解決できない。
　一方、特許文献２、３に提案されている方法は、トレンチの底部に生じる電界集中による絶縁破壊を抑制することを目的としており、トレンチの角部における電界集中を緩和するものではない。
　なお、上記では炭化珪素ＭＩＳＦＥＴを例に説明したが、炭化珪素以外の他のワイドバンドギャップ半導体（ＧａＮ、ＡｌＮ、ダイヤモンド等）を用いた半導体装置も同様の課題を有する。
　そこで、本発明者は、上記知見に基づいて、トレンチ構造を有する半導体装置において、トレンチの角部に生じる電界集中を緩和して絶縁破壊を抑制する構成を新たに検討し、本発明に至った。
　すなわち、本発明の一態様は、基板と、前記基板の主面上に配置され、ワイドバンドギャップ半導体によって構成された半導体層と、前記半導体層に配置された、底面、複数の主側面および隣接する２つの主側面をそれぞれ接合する複数の角側面を有するトレンチと、前記トレンチの前記底面、前記主側面および前記角側面に配置されたゲート絶縁膜と、前記トレンチ内に配置され、前記ゲート絶縁膜によって前記半導体層と絶縁されたゲート電極とを備え、前記半導体層は、第１導電型のドリフト領域と、前記ドリフト領域上に配置された第２導電型のボディ領域とを含み、前記トレンチは、前記ボディ領域を貫通し、前記ドリフト領域の内部に前記底面を有しており、前記トレンチの前記角側面は凹部を有しておらず、前記ゲート絶縁膜は、前記トレンチの角側面上で、前記トレンチの主側面上よりも厚く、前記ゲート絶縁膜のうち前記角側面上に位置する部分は第１絶縁層であり、前記ゲート絶縁膜のうち前記主側面上に位置する部分は第２絶縁層である半導体装置を含む。
　前記基板の前記主面に垂直な方向から見て、前記トレンチは多角形であり、前記角側面は、前記多角形の各頂点に位置していてもよい。
　前記第１絶縁層は堆積膜であり、前記第２絶縁層は熱酸化膜であってもよい。
　前記ゲート絶縁膜は、前記トレンチの底面上で、前記トレンチの主側面上よりも厚くてもよい。
　前記ゲート絶縁膜のうち前記角側面上に位置する部分の表面は、前記主側面上に位置する部分の表面よりも前記トレンチの内側にあってもよい。
　前記基板の前記主面に垂直な方向から見て、前記トレンチはストライプ形状を有しており、前記角側面は、前記ストライプ形状の終端部に位置していてもよい。
　前記ゲート絶縁膜の前記角側面上における厚さＴｃは、前記主側面上における厚さＴｓの１．５倍以上であってもよい。
　前記ゲート絶縁膜の前記底面上における厚さＴｂは、前記主側面上における厚さＴｓの３倍以上であってもよい。
　前記第１絶縁層の炭素濃度は、前記第２絶縁層の炭素濃度よりも低くてもよい。
　本発明の一態様は、（ａ）ワイドバンドギャップ半導体によって構成され、かつ、第１導電型のドリフト領域と、前記ドリフト領域上に配置された第２導電型のボディ領域とを含む半導体層が主面上に形成された基板を用意する工程と、（ｂ）前記半導体層に、底面、複数の主側面および隣接する２つの主側面をそれぞれ接合する複数の角側面を有するトレンチを形成する工程であって、前記トレンチは、前記ボディ領域を貫通し、前記ドリフト領域の内部に前記底面を有する工程と、（ｃ）前記トレンチの前記角側面上に第１絶縁層を形成する工程であって、前記第１絶縁層は前記トレンチの前記主側面上には形成されない工程と、（ｄ）前記トレンチの前記主側面において前記ワイドバンドギャップ半導体を酸化させることによって、前記トレンチ内に、前記第１絶縁層よりも薄い第２絶縁層を形成する工程であって、これにより、前記第１絶縁層および前記第２絶縁層から構成され、前記トレンチの前記角側面上で、前記主側面上よりも厚いゲート絶縁膜を得る工程と、（ｅ）前記トレンチ内において、前記ゲート絶縁膜と接するようにゲート電極を形成する工程とを包含する半導体装置の製造方法を含む。
　前記工程（ｃ）において、前記第１絶縁層は、前記角側面上に絶縁材料を堆積させることによって形成されてもよい。
　前記工程（ｃ）は、（ｃ１）前記トレンチの前記主側面上、前記角側面上および前記底面上に絶縁膜を形成する工程と、（ｃ２）前記絶縁膜の上に第３のマスクを形成する工程であって、前記第３のマスクは、前記基板の主面と垂直な方向から見て、前記トレンチの角部を覆い、かつ、前記角部以外の部分を露出する工程と、（ｃ３）前記第３のマスクをエッチングマスクとして、前記絶縁膜のエッチングを行うことにより、前記第１絶縁層を形成する工程とを含んでもよい。
　前記工程（ｃ１）では、前記絶縁膜で前記トレンチの内部を埋め込むように、前記絶縁膜を形成してもよい。
　前記工程（ｃ３）では、前記トレンチの底部で前記絶縁膜の一部が残るように前記絶縁膜のエッチングを行い、これにより、前記第１絶縁層は前記トレンチの前記角側面上および前記底面上に形成されてもよい。
　前記工程（ｃ１）と前記工程（ｃ２）との間に熱処理を行う工程をさらに含み、前記絶縁膜は不純物をドープされた酸化膜であってもよい。
　前記工程（ｃ２）は、（ｃ２１）前記絶縁膜の上にマスク材料膜を形成する工程と、（ｃ２２）前記マスク材料膜上に第４のマスクを形成する工程であって、前記第４のマスクは、前記基板の主面と垂直な方向から見て、前記トレンチの角部を覆い、かつ、角部以外の部分を露出する工程と、（ｃ２３）前記第４のマスクをエッチングマスクとし、前記トレンチの底部で前記マスク材料膜の一部が残るように前記マスク材料膜のエッチングを行うことにより前記第３のマスクを形成する工程とを含み、前記工程（ｃ３）では、前記第１絶縁層は前記トレンチの前記角側面上および前記底面上に形成されてもよい。
　（第１の実施形態）
　以下、図面を参照しながら、本発明による半導体装置の第１の実施形態を説明する。本実施形態の半導体装置は、炭化珪素を用いたトレンチ型の縦型ＭＩＳＦＥＴであり、複数のユニットセルが配列された構造を有している。なお、本実施形態は、炭化珪素ＭＩＳＦＥＴに限定されず、炭化珪素ＭＥＳＦＥＴなどの他の炭化珪素半導体装置や炭化珪素以外のワイドバンドギャップ半導体を用いた半導体装置にも適用され得る。
　本実施形態の半導体装置は、二次元に配列された複数のユニットセルを備えている。ユニットセルは、四角形などの多角形の平面形状を有するユニットセルが、ｘ方向およびｘ方向に直交するｙ方向に配列された構造であってもよいし、ストライプ状のユニットセルが一方向に配列された構造であってもよい。
　図１（ａ）および（ｂ）は、それぞれ、本実施形態の半導体装置のユニットセルに配置されたトレンチおよびゲート絶縁膜を平面視した図である。図１（ａ）はストライプ状のユニットセル（以下、「ストライプ型セル」と称する）、図１（ｂ）は四角形のユニットセル（以下、「矩形セル」と称する）に配置されたトレンチ５およびゲート絶縁膜６の平面形状を例示している。これらの図では、トレンチ５およびゲート絶縁膜６の形状をより明確に示すために、トレンチ５およびゲート絶縁膜６以外の構成要素を省略している。
　図１（ｃ）および（ｄ）は、それぞれ、本実施形態の半導体装置のユニットセルの断面図である。図１（ｃ）は、図１（ａ）および（ｂ）のＡ－Ａ’線に沿った断面、図１（ｄ）は、図１（ａ）および（ｂ）のＢ－Ｂ’線に沿った断面を示している。
　半導体装置のユニットセルは、炭化珪素を含む基板１と、基板１の表面（主面）に配置された、炭化珪素により構成される炭化珪素層２を有している。炭化珪素層２は、基板１の主面上に形成された第１導電型（ここではｎ型）のドリフト領域２ｄと、ドリフト領域２ｄの上に形成された第２導電型（ここではｐ型）のボディ領域３とを有している。また、ボディ領域３の表面領域の一部には、第１導電型（ｎ型）のソース領域４が配置されている。図示する例では、ソース領域４は、ボディ領域３に包囲されている。
　炭化珪素層２には、ソース領域４およびボディ領域３を貫通し、ドリフト領域２ｄに達するトレンチ５が設けられている。トレンチ５の底面上および側面上には、ゲート絶縁膜６が配置されている。ゲート絶縁膜６は、少なくともトレンチ５の側面においてゲート電極８と接している。また、トレンチ５内には、ゲート電極８として機能する導電層が配置されている。ゲート電極８と炭化珪素層２とは、ゲート絶縁膜６によって絶縁されている。ここでは、ゲート絶縁膜６は、例えば、炭化珪素を熱処理することによって得られた酸化膜である。
　トレンチ５は、底面と、複数の主側面と、複数の角側面とによって規定されている。前述したように、角側面は、トレンチ５の角部に位置し、隣接する２つの主側面をそれぞれ接合する側面である。
　ストライプ型セルの場合、図１（ａ）に示すように、基板１の主面の垂直方向から見て、トレンチ５は、一方の端部（終端部）から他方の端部（不図示）に向かってＺ方向に延びている。トレンチ５内に配置されたゲート絶縁膜６は、トレンチ５の終端部に位置する角部ｅ１、ｅ２の側面上で、トレンチ５の角部以外の側面（主側面（例えばトレンチ５の長手方向に延びる側面））上よりも厚くなっている。なお、トレンチ５の長手方向に延びる側面は、例えば（１１－２０）面である。（１１－２０）面をチャネルとして用いると、電子移動度をより高めることができる。
　矩形セルの場合、図１（ｂ）に示すように、基板１の主面の垂直方向から見て、トレンチ５は矩形である。図示するように、矩形の各角部ｃ１～ｃ４は丸みを帯びていてもよい。トレンチ５内に配置されたゲート絶縁膜６は、トレンチ５の各角部ｃ１～ｃ４に位置する側面（角側面）上で、主側面上よりも厚くなっている。
　本実施形態におけるゲート絶縁膜６は、トレンチ５の側面上に堆積されることによって形成された絶縁層（第１絶縁層）６ｂと、トレンチ５の表面部分（炭化珪素）を酸化することによって形成された絶縁層（第２絶縁層）６ａとから構成されている。図示する例では、絶縁層６ｂは、トレンチ５の角側面上に配置されており、トレンチ５の主側面上および底面上には絶縁層６ａが配置されている。絶縁層６ｂの厚さ（Ｔｃ）は絶縁層６ａの厚さ（Ｔｓ）よりも大きい。
　絶縁層６ｂとしては、酸化膜、窒化膜等を用いることができる。なお、絶縁層６ｂとして窒化膜を用いた場合には、窒素の含有量によって絶縁層６ａと絶縁層６ｂとを区別することができる。また、絶縁層６ａが炭化珪素の酸化によって形成された酸化膜（熱酸化膜）であり、絶縁層６ｂが絶縁材料を堆積させることによって形成された酸化膜（堆積膜）である場合には、堆積膜と熱酸化膜との性質の違いによって両者を区別できる。例えば堆積膜の方が熱酸化膜よりも膜密度が低く、ウェットエッチングレートが高くなる。また、熱酸化膜は炭化珪素に含有されていた炭素を含むことから、熱酸化膜の方が堆積膜よりも炭素濃度が高くなる。
　半導体装置は、また、炭化珪素層２の上に設けられたソース電極１０と、基板１の裏面に形成されたドレイン電極９とを備えている。ソース電極１０は、ソース領域４およびボディ領域３と電気的に接続されている。ソース電極１０およびゲート電極８の上には、層間絶縁膜（図示せず）が形成されている。層間絶縁膜の上にはソース配線（図示せず）が設けられている。ソース配線は、層間絶縁膜に形成されたコンタクトホール内で、ソース電極１０と電気的に接続されている。
　本実施形態によると、以下のようなメリットが得られる。
　前述したように、従来の半導体装置では、ゲート絶縁膜６を形成する際の酸化速度の面方位依存性に起因して、トレンチ５の側面のうち角部ｃ１～ｃ４、ｅ１、ｅ２に位置する部分上では、ゲート絶縁膜６の厚さが設計値よりも小さくなりやすい。このため、閾値電圧が低くなり、半導体装置のオフ時に電流が流れるおそれがある。また、ゲート絶縁膜６の薄い部分に電界集中が生じ、絶縁破壊の要因となる可能性もある。
　これに対し、本実施形態によると、ゲート絶縁膜６のうちトレンチ５の角側面上に位置する部分の厚さＴｃが、主側面上に位置する部分の厚さＴｓよりも大きいので、ゲート絶縁膜６が設計値よりも薄くなることによる閾値電圧の低下や電界集中を抑制できる。本実施形態における厚さの差Ｔｃ－Ｔｓは、酸化速度の面方位依存性によって規定される厚さの差よりも大きい。
　また、本実施形態における絶縁層６ｂを堆積膜で形成すると、熱酸化膜で形成する場合と比べて以下のような利点が得られる。
　熱酸化膜で絶縁層６ｂを形成しようとすると、十分に厚い熱酸化膜を形成することが困難である。なお、トレンチの側壁に不純物イオンを注入することにより、より厚い熱酸化膜を形成することも可能であるが、厚い熱酸化膜を形成する際には炭化珪素層に大きなストレスがかかり、炭化珪素の結晶欠陥を生じる要因となるおそれがある。また、トレンチの側壁に不純物イオンを注入する（斜め注入）ときに、炭化珪素層のうち熱酸化されない部分にも不可避的に不純物イオンや結晶欠陥が存在し、リークを引き起こす可能性もある。さらに、熱酸化膜の角部のみを厚くしようとすると、角側面上の厚い部分（例えば厚さＴ２）と主側面上の薄い部分（例えば厚さＴ１）との間には、厚さが徐々に変化する領域（例えば厚さＴｘ、Ｖ１＜Ｔｘ＜Ｔ２）が形成される。このため、チャネル上に位置する熱酸化膜の厚さが不均一となり、所望のトランジスタ特性に制御することが困難となる場合がある。
　これに対し、絶縁層６ｂを堆積膜で形成すると、任意の厚さの絶縁層６ｂを形成できるので、絶縁層６ａの厚さでトランジスタ特性を制御しつつ、絶縁層６ｂを十分に厚くして絶縁破壊を効果的に抑制することが可能である。また、熱酸化膜を形成する場合に生じるストレスやイオン注入による結晶欠陥を抑制できる。さらに、角側面上および主側面上でのゲート絶縁膜６の厚さをそれぞれより精確に制御できるので、所望のトランジスタ特性を確保しつつ、絶縁破壊を抑制することが可能になる。
　図示する例では、トレンチ５の角側面上におけるゲート絶縁膜６の厚さＴｃが、トレンチ５の角側面の深さ方向に亘って厚さＴｓよりも大きくなっているが、本実施形態の構成はこれに限定されない。本実施形態では、ゲート絶縁膜６が、少なくとも、トレンチ５の角側面に露出したボディ領域３上に位置する部分で、トレンチ５の主側面に露出したボディ領域３上に位置する部分よりも厚くなっていれば、上記効果が得られる。従って、ゲート絶縁膜６の厚さは、トレンチ５の角側面上および主側面上で所定の分布を有していてもよい。
　本明細書では、厚さＴｓは、トレンチ５の主側面に露出したボディ領域３上に位置するゲート絶縁膜６の厚さをいう。また、トレンチ５の主側面に露出したボディ領域３の表面部分が主にチャネルとして機能することから、この表面部分を「チャネル領域」と称する。従って、厚さＴｓは、チャネル領域上に位置するゲート絶縁膜６の厚さを指す。なお、トレンチ５の側面とゲート絶縁膜６との間にチャネル層を配置する場合（蓄積チャネル構造）には、チャネル層のうち、トレンチ５の主側面に露出したボディ領域３の表面と接する部分が「チャネル領域」となる。
　従って、例えば、トレンチ５の角側面におけるソース領域４またはドリフト領域２ｄ上でゲート絶縁膜６の厚さがチャネル領域上の厚さＴｓ以下であってもよい。また、図示する例では、トレンチ５の底面のうち角部に位置する部分上でもゲート絶縁膜６が厚くなっているが、底面上で厚くなっていなくてもよい。あるいは、後述する実施形態のように、トレンチ５の底部でもゲート絶縁膜６を厚く形成し、トレンチ５の底部に生じる電界集中を緩和してもよい。
　上記では、本実施形態の半導体装置の構成を、ｎチャネル型のＭＩＳＦＥＴを例に説明したが、半導体装置はｐチャネル型のＭＩＳＦＥＴであってもよい。ｐチャネル型のＭＩＳＦＥＴでは、基板１、ドリフト領域２ｄ、ソース領域４の導電型はｐ型、ボディ領域３の導電型はｎ型となる。
　（第１の実施形態の製造方法）
　次に、図面を参照しながら、本実施形態の半導体装置の製造方法の一例を説明する。
　図２～図８は、それぞれ、本実施形態の半導体装置の製造方法を説明するための図である。各図の（ａ）および（ｂ）は、それぞれ、図１（ａ）および（ｂ）におけるＡ－Ａ’線およびＢ－Ｂ’線に沿った断面図であり、各図の（ｃ）は、トレンチ５の平面図である。本実施形態および後述する実施形態において、ストライプ型セルによって構成される場合のトレンチ５の平面図の一部は省略している。
　まず、図２（ａ）～（ｃ）に示すように、従来のプロセスと同じように、基板１の主面上に、第１導電型（ここではｎ型）のドリフト領域２ｄと、第２導電型（ここではｐ型）のボディ領域３とを含む炭化珪素層２を得る。この後、ボディ領域３内にソース領域４を形成する。アニール処理を行ってソース領域４を活性化した後、炭化珪素層２にトレンチ５を形成する。
　基板１として、例えば３×１０18ｃｍ-3の濃度で窒素を含む低抵抗のｎ型ＳｉＣ基板を用いることができる。なお、基板１の主面として例えばシリコン面（（０００１）面）を用いる。シリコン面は、カーボン面（（０００－１）面）よりもエピタキシャル成長の制御（濃度や膜厚）が容易であり、より欠陥の少ないエピタキシャル層を得ることができる。
　ドリフト領域２ｄには、例えば８×１０15ｃｍ-3の濃度で窒素がドープされている。ドリフト領域２ｄの厚さは例えば１２μｍである。なお、ドリフト領域２ｄの厚さおよび濃度は、所望される耐圧によって決定されるものであり、上記に例示した厚さおよび濃度に限定されない。
　ボディ領域３には、例えば２×１０18ｃｍ-3の濃度でアルミニウムがドープされている。ボディ領域３の厚さは例えば１μｍである。
　なお、ここでは、ボディ領域３をエピタキシャル成長によって形成しているが、代わりにイオン注入によって形成してもよい。具体的には、ｎ型の炭化珪素層２をエピタキシャル成長によって形成した後、その表面領域にｐ型不純物をイオン注入することによってボディ領域３を形成してもよい。その場合、炭化珪素層２のうちｐ型不純物が注入されなかった領域がドリフト領域２ｄとなる。
　ソース領域４は、例えばイオン注入によって形成される。まず、炭化珪素層２の所定領域上に、例えばシリコン酸化膜からなるマスク層（図示せず）を配置する。次いで、マスク層を注入マスクとして、ボディ領域３のうちソース領域を形成しようとする部分にｎ型の不純物イオン（例えば窒素イオン）を注入する。ここでは、例えば、加速エネルギーを１００ｋｅＶ、ドーズ量を５×１０15ｃｍ-2とする。マスク層を除去した後、不活性ガス雰囲気中、例えば１７００℃の温度で３０分程度のアニール処理を行う。これにより、注入された不純物イオンが活性化され、ソース領域４が得られる。
　トレンチ５は、炭化珪素層２に、ソース領域４およびボディ領域３を貫通し、ドリフト領域２ｄ内に底面を有するように形成される。ここでは、基板１の主面に垂直な方向から見て矩形のトレンチ５を形成する。まず、ソース領域４の一部の上に、例えば酸化膜を介してＡｌ膜（図示せず）を形成する。次いで、このＡｌ膜をマスクとし、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ；ＲＩＥ）により、炭化珪素層２にトレンチ（深さ：例えば１．５μｍ、幅：例えば１μｍ）５を形成する。図示する例では、トレンチ５の側面は、基板１の主面に対して略垂直であるが、トレンチ５は基板１の主面の法線方向に対して傾斜した側面を有してもよい（テーパー形状）。また、図示する例では、トレンチ５の底面は基板１の主面と平行である。従って、トレンチ５の底面の面方位は、基板１の主面（例えばシリコン面）と同じである。
　続いて、図３（ａ）～（ｃ）に示すように、トレンチ５の主側面上、角側面上および底面上に絶縁膜１７を形成する。ここでは、絶縁膜１７として、酸化膜（厚さ：例えば約１００ｎｍ）を、例えばＬＰ－ＣＶＤ法によりトレンチ５の内部（側面および底面）および炭化珪素層２の表面上に絶縁膜１７を形成する。
　次いで、絶縁膜１７上にレジスト膜を形成し、レジスト膜のうちトレンチ５の角部上に位置する部分を残留させて、他の部分を除去する。これにより、トレンチ５の角部をそれぞれ覆い、かつ、角部以外の部分を露出するレジストマスク（第１のマスクともいう）２１を得る。なお、絶縁膜１７として酸化膜の代わりに窒化膜等の別の絶縁膜を用いてもよい。ただし、酸化膜の方が窒化膜よりも誘電率が小さいため、膜厚が同じであれば、酸化膜を用いる方が電界強度を小さくできるので有利である。また、絶縁膜１７の形成方法は、ＬＰ－ＣＶＤ法に限定されず、プラズマＣＶＤ法等の別の方法を用いてもよい。ただし、ＬＰ－ＣＶＤ法を用いると、他の方法よりもカバレッジのよい（トレンチ５の側面に対する被覆性の高い）絶縁膜１７を形成できるので、トレンチ５の側面上における絶縁膜１７の厚さをより高精度に制御できる。
　なお、図示しないが、ストライプ型セルを用いる場合には、トレンチ５の主側面上、角側面上および底面上に絶縁膜１７を形成し、絶縁膜１７上にトレンチ５の各角部を覆うレジストマスク２１を形成する。
　続いて、図４（ａ）～（ｃ）に示すように、レジストマスク２１をエッチングマスクとして用いて、絶縁膜１７のエッチングを行う。ここでは、絶縁膜１７のエッチングを、例えばＨＦ系の溶液を用いたウエットエッチング法により行う。これにより、絶縁膜１７のうちレジストマスク２１から露出した部分が除去される。レジストマスク２１で覆われた部分は残って絶縁層６ｂとなる。このようにして、トレンチ５の角側面上に、絶縁層６ｂが得られる。ウエットエッチングの代わりに、例えばＣＨＦ3ガス等を用いたドライエッチングを行ってもよい。ウエットエッチングの場合は、基板１の表面にエッチングによる結晶欠陥が導入されることが抑制される。
　なお、ストライプ型セルを用いる場合には、図４（ｄ）に示すように、トレンチ５の終端部に位置する側面（角側面）上に絶縁層６ｂが形成される。なお、図示する例では、セルの各終端部に位置する２つの角部をそれぞれ覆うレジストマスク２１は互いに分離されているが、これらはつながっていてもよい。
　レジストマスク２１を除去した後、図５（ａ）～（ｃ）に示すように、トレンチ５の側面および底面のうち絶縁層６ｂで覆われていない部分に絶縁層６ａを形成する。ここでは、例えば、ドライ酸化雰囲気中、１２００℃の温度で３時間の熱処理を行うことにより、トレンチ５の表面の炭化珪素を酸化させて絶縁膜（厚さ：例えば７０ｎｍ）６ａを得る。このようにして、絶縁層６ａ、６ｂにより構成されるゲート絶縁膜６を得る。チャネル領域上の絶縁層６ａの厚さは、半導体装置の特性に応じて設計される。一方、絶縁層６ｂの厚さは絶縁破壊を抑制する観点から設計され、絶縁層６ａの厚さよりも大きい。なお、熱処理によって形成される絶縁層６ａの厚さは、炭化珪素の酸化レートの面方位依存性に起因して変わり得る。
　この後、図６（ａ）および（ｂ）に示すように、トレンチ５内および炭化珪素層２の上面上に、ゲート電極となる電極材料（例えばドープされたポリシリコン）を堆積して、導電膜８’を得る。
　続いて、図７（ａ）および（ｂ）に示すように、導電膜８’上に、トレンチ５の上部以外を開口させたレジストマスク２２を形成する。次いで、レジストマスク２２をエッチングマスクとして、導電膜８’のドライエッチングを行い、ゲート電極８を得る。
　レジストマスク２２を除去した後、図８（ａ）および（ｂ）に示すように、炭化珪素層２上に、ボディ領域３およびソース領域４の両方に跨るようにソース電極１０を形成する。これにより、トレンチゲート構造が得られる。この後、基板１の裏面（主面と反対側の表面）にドレイン電極９を形成する。このようにして、本実施形態の半導体装置を完成させる。
　上記方法によると、トレンチ５の角側面で生じる、面方位に起因するゲート絶縁膜６の薄膜化を抑制できる。この結果、トレンチ５の角部への電界集中を効果的に緩和でき、絶縁破壊電界を大きくすることができる。
　また、上記方法によると、製造工程を複雑にすることなく、トレンチ５の角側面上で主側面上よりも厚いゲート絶縁膜６を形成できる。従って、トレンチ５の角側面における面方位に起因するゲート絶縁膜６の薄膜化を抑制できる。この結果、トレンチ５の角部への電界集中を効果的に緩和できる。
　上記方法では、ゲート絶縁膜６のうちトレンチ５の角側面上に位置する部分（絶縁層６ｂ）の厚さは、絶縁膜１７の厚さによって制御され得る。一方、ゲート絶縁膜６のうち主側面上（特にチャネル領域上）に位置する部分（絶縁層６ａ）の厚さは、熱酸化膜の形成条件などによって制御され得る。従って、それぞれの位置におけるゲート絶縁膜６の厚さを、互いに独立して制御できるので、所望のトランジスタ特性を確保しつつ、絶縁破壊を抑制できる。
　なお、図４（ｄ）を参照しながら前述したように、セルの各終端部に位置する２つの角部をそれぞれ覆うレジストマスク２１を互いに分離せず、２つの角部およびその間の主側面を覆う１つのレジストマスク２１を形成してもよい。その場合、各終端部において、２つの角部における角側面上のみでなく、それらの間に位置する主側面上にも絶縁層６ｂが形成される。従って、これらの側面上で、長手方向に延びる主側面上よりも厚いゲート絶縁膜６が得られる。これにより、次のような利点が得られる。ストライプ型セルを用いる場合、トレンチ５の長手方向（Ｚ方向）に延びる主側面を（１１－２０）面とすると、終端部では主側面はＺ方向に略垂直に延び、例えば（１－１００）面となる。この場合、トレンチ５内に熱酸化膜を形成すると、酸化速度の面方位依存性により、終端部に位置する主側面上で、Ｚ方向に延びる主側面上よりも薄くなる。終端部で側面が曲面になっていると、熱酸化膜はさらに薄くなり、電界集中が生じやすくなる。従って、ストライプ型セルでは、角部のみでなく終端部における角部以外の部分でも電界集中が生じやすい場合がある。これに対し、上述したように、終端部に位置する角側面に加えて主側面上にも絶縁層６ｂを形成すると、角部のみでなく終端部全体に亘ってゲート絶縁膜６を厚くできるので、より効果的に電界集中を抑制できる。
　ゲート絶縁膜６の厚さは、上記方法で例示した厚さに限定されない。トレンチ５の主側面上における厚さ（特にチャネル領域上の厚さ）Ｔｓの範囲は、前述した実施形態で説明した範囲と同様である。トレンチ５の角側面上における厚さＴｃは、炭化珪素の熱酸化工程とは全く無関係に設定され得るので、炭化珪素の熱酸化によって形成される膜の厚さよりも大きくすることが可能であり、例えば１５０ｎｍ以上４００ｎｍ以下である。厚さＴｃは、好ましくは厚さＴｓの１．５倍以上、より好ましくは厚さＴｓの３倍以上であり、これにより効果的に電界集中を緩和できる。一方、厚さＴｃが大きすぎると、主側面の面積が減少するためにチャネル長が小さくなるので、厚さＴｃは厚さＴｓの１．５倍以下であることが好ましい。
　（第２の実施形態）
　以下、図面を参照しながら、本発明による半導体装置の第２の実施形態を説明する。本実施形態の半導体装置は、炭化珪素を用いたトレンチ型の縦型ＭＩＳＦＥＴであり、複数のユニットセルが配列された構造を有している。
　図９（ａ）および（ｂ）は、それぞれ、本実施形態の半導体装置のユニットセルに配置されたトレンチおよびゲート絶縁膜を平面視した図である。図９（ａ）はストライプ型セル、図９（ｂ）は矩形セルに配置されたトレンチ５およびゲート絶縁膜６の平面形状を例示している。図９（ｃ）および（ｄ）は、それぞれ、本実施形態の半導体装置のユニットセルの断面図である。図９（ｃ）は、図９（ａ）および（ｂ）のＡ－Ａ’線に沿った断面、図９（ｄ）は、図９（ａ）および（ｂ）のＢ－Ｂ’線に沿った断面を示している。簡単のため、図１と同様の構成要素には、同じ参照符号を付し、説明を省略する。
　本実施形態の半導体装置では、トレンチ５の角側面上および底面上におけるゲート絶縁膜６の厚さＴｃ、Ｔｂは、主側面上におけるゲート絶縁膜６の厚さＴｓよりも大きい。従って、トレンチ５の角部およびトレンチ５の底部に生じる電界集中を緩和できるので、より効果的に絶縁破壊を抑制できる。
　ここで、トレンチ５の底部でゲート絶縁膜６を厚くすることによる効果を詳しく説明する。
　トレンチ構造を有する半導体装置では、トレンチ５の角部だけでなく、トレンチ５の底部でも電界強度が特に高くなるという問題がある。トレンチの底部に対する電界集中は、ワイドバンドギャップ半導体を用いた半導体装置に特有の問題である。以下、図面を参照しながら、この問題を詳しく説明する。
　図４１（ａ）は、図３９に示す従来のＭＩＳＦＥＴの破線Ｐ内の構造を示す拡大断面図である。また、図４１（ｂ）および（ｃ）は、それぞれ、図４１（ａ）に破線で示すＰＮ接合部３０およびＭＩＳ構造部４０におけるオフ状態（ドレイン電圧印加時）での電界強度分布を示す図である。ＰＮ接合部３０は、ボディ領域３およびドリフト領域２ｄによって形成されている。ＭＩＳ構造部４０は、ゲート電極８、ゲート絶縁膜６およびドリフト領域２ｄによって形成されている。
　パワーデバイスとしてＭＩＳＦＥＴを用いる場合、ＭＩＳＦＥＴは、理想的には、ＰＮ接合部３０にかかるピーク電界強度がＳｉＣの絶縁破壊電界強度（約１０ＭＶ／ｃｍ）を超えるとブレイクダウンが発生するように設計される。しかしながら、ＰＮ接合部３０にかかる電界強度が絶縁破壊電界強度に達する前に、トレンチ５の底部においてゲート絶縁膜（例えばＳｉＯ2膜）６にかかる電界強度がＳｉＣの絶縁破壊電界強度に先に到達するおそれがある。このため、理論耐圧よりも低い電圧でブレイクダウンを起こす可能性がある。
　これは、ＳｉＣの比誘電率（４Ｈ－ＳｉＣで９．７）とＳｉＯ2膜の比誘電率（３．８）との差が、Ｓｉの比誘電率（１１．９）とＳｉＯ2膜の比誘電率（３．８）との差より小さいため、ＳｉＣパワーデバイスでは、Ｓｉパワーデバイスよりも、ＭＩＳ構造部４０のゲート絶縁膜６に大きな電界強度がかかるからである。また、一般に、ゲート絶縁膜６のうちトレンチの底部およびコーナー部に位置する部分には電界が集中し、他の部分よりも高い電界がかかるからである。さらに、Ｓｉデバイスにおいては、Ｓｉの絶縁破壊電界強度が０．２ＭＶ／ｃｍであり、ＳｉＯ2膜の１０ＭＶ／ｃｍよりも２桁低いので、ほとんどの場合、ゲート絶縁膜で絶縁破壊が生じる前に、ＰＮ接合部でブレイクダウンが起きる。これに対し、ＳｉＣパワーデバイスでは、ＳｉＣ（４Ｈ－ＳｉＣ）の絶縁破壊電界強度は２ＭＶ／ｃｍと大きく、ＳｉＯ2膜の絶縁破壊電界強度との差が小さい（０．５～１桁程度）。従って、ＰＮ接合部３０でブレイクダウンが起きる前に、ＭＩＳ構造部４０において、ゲート絶縁膜６の絶縁破壊によるブレイクダウンが生じる可能性があり、ＭＩＳ構造部４０でのゲート絶縁膜６の絶縁破壊の問題がより顕著になる。このように、ゲート絶縁膜６の絶縁破壊によってＭＩＳＦＥＴの耐圧が制限され、さらなる高耐圧化を実現することは困難である。
　図４２は、本発明者によるシミュレーション結果を示す図であり、トレンチ底部におけるゲート絶縁膜（熱酸化膜）の厚さとトレンチ底部にかかる電界強度との関係を示している。ここでは、ドレイン電圧に１２００Ｖを印加した場合に、トレンチ底部におけるゲート絶縁膜の厚さによって、トレンチ底部にかかる電界の強さがどのように変化するのかを計算している。トレンチ側面のチャネル部分におけるゲート絶縁膜の厚さを７０ｎｍ、ドリフト領域とボディ領域とのジャンクション耐圧を１２００Ｖ以上とする。
　通常、熱酸化膜の破壊電界強度は１０ＭＶ／ｃｍ以上であるが、電子デバイスに適用する場合には、長期間使用時の信頼性を担保するため、許容しうる電界強度を実際の破壊電界よりも十分に小さな値、例えば３～４ＭＶ／ｃｍに設定する。つまり、トレンチ底部近傍にかかる電界強度を、例えば４ＭＶ／ｃｍ以下に抑えるように設定する。
　図４２に示すグラフから、トレンチ底部におけるゲート絶縁膜の厚さが、トレンチ側面におけるゲート絶縁膜の厚さと同程度（７０ｎｍ）のとき、電界強度は９ＭＶ／ｃｍを超えることが分かる。トレンチ底部におけるゲート絶縁膜の厚さをトレンチ側面における厚さの２倍（１４０ｎｍ）に設定しても、６ＭＶ／ｃｍの電界がトレンチ底部にかかることが分かる。トレンチ底部にかかる電界強度を４ＭＶ／ｃｍ以下にするためには、例えばトレンチ底部におけるゲート絶縁膜の厚さを３５０ｎｍ以上、すなわちトレンチ側面（チャネル部分）における厚さの５倍以上に設定する。
　この問題に対し、前述した特許文献２、３では、トレンチの底部においてゲート絶縁膜を厚くすることが提案されている。これらの特許文献に提案されている方法によると、トレンチ側面（チャネル領域）におけるゲート絶縁膜の厚さを所定の厚さに維持しつつ、トレンチ底部におけるゲート絶縁膜の厚さを十分に大きくすることは困難である。また、これらの従来方法によると、トレンチ側面およびトレンチ底面におけるゲート絶縁膜の厚さをそれぞれ独立して任意の厚さに制御することは難しい。
　特許文献２に提案された方法では、炭化珪素の酸化速度の面方位依存性を利用して、トレンチ底面におけるゲート絶縁膜の厚さを選択的に大きくする。この方法では、ゲート絶縁膜の厚さをトレンチ底部でトレンチ側面よりも大幅に（例えば５倍以上）大きくすることは困難である。その上、トレンチ底部および側面におけるゲート絶縁膜の厚さをそれぞれ独立して制御することができない。このため、トランジスタ特性を確保しつつ、トレンチ底部にかかる電界を所定の値以下まで緩和することは難しく、ゲート絶縁膜の絶縁破壊を確実に抑制できないおそれがある。
　特許文献３に提案された方法では、プロセスが複雑であるとともに、ユニットセルの微細化に対応できないという問題がある。この方法では、トレンチ内に厚い絶縁膜を堆積した後に、さらにレジストを埋め込む。このため、厚い絶縁膜を堆積した後にトレンチ内にスリットが残るようにトレンチの幅および絶縁膜の厚さを設定する必要がある。ここで、デバイスの微細化の観点からトレンチの幅を小さく抑えると、絶縁膜の厚さを低減しなければならず、トレンチ底部における絶縁膜の厚さをトレンチ側面における厚さよりも大幅に大きくすることは困難である。このように、ユニットセルのサイズを小さく抑えつつ、トレンチ底部にかかる電界強度を緩和することは難しい。
　さらに、何れの特許文献にも、トレンチの角部にかかる電界強度およびトレンチの底部に生じる電界強度の両方を低減できる方法は提案されていない。
　これに対し、本実施形態の半導体装置では、ゲート絶縁膜６の厚さを、トレンチ５の角側面上およびトレンチ５の底面上で、主側面上よりも大きくする。これにより、トレンチ５の角部に生じる電界強度およびトレンチ５の底部に生じる電界強度の両方を低減できるので、絶縁破壊をより効果的に抑制できる。
　本実施形態におけるゲート絶縁膜６は、トレンチ５の側面上および底面上に堆積されることによって形成された絶縁層（第１絶縁層）６ｂと、トレンチ５の表面部分（炭化珪素）を酸化することによって形成された絶縁層（第２絶縁層）６ａとから構成されている。絶縁層６ｂとしては、酸化膜、窒化膜等を用いることができる。トレンチ５の底面上にも、絶縁層６ａよりも厚い絶縁層６ｂが形成されている点で、第１の実施形態の半導体装置と異なっている。なお、絶縁層６ｂとして窒化膜を用いた場合には、絶縁層（熱酸化膜）６ａと絶縁層６ｂとを区別することができる。
　（第２の実施形態の製造方法）
　次に、図面を参照しながら、本実施形態の半導体装置の製造方法の一例を説明する。
　図１０～図１７は、それぞれ、本実施形態の半導体装置の製造方法を説明するための図である。各図の（ａ）および（ｂ）は、それぞれ、図９（ａ）および（ｂ）におけるＡ－Ａ’線およびＢ－Ｂ’線に沿った断面図であり、各図の（ｃ）は、トレンチ５の平面図である。
　まず、図１０（ａ）～（ｃ）に示すように、従来のプロセスと同じように、基板１の主面上に、第１導電型（ここではｎ型）のドリフト領域２ｄと、第２導電型（ここではｐ型）のボディ領域３とを含む炭化珪素層２を得る。この後、ボディ領域３内にソース領域４を形成する。アニール処理を行ってソース領域４を活性化した後、炭化珪素層２にトレンチ５を形成する。炭化珪素層２およびトレンチ５の形成方法は、図２を参照しながら前述した方法と同様である。
　続いて、図１１（ａ）～（ｃ）に示すように、トレンチ５の主側面上、角側面上および底面上に絶縁膜１７を形成する。ここでは、絶縁膜１７として、酸化膜（厚さ：例えば約１００ｎｍ）を、例えばＬＰ－ＣＶＤ法によりトレンチ５の内部（側面および底面）および炭化珪素層２の表面上に絶縁膜１７を形成する。
　次いで、絶縁膜１７上に、マスク材料膜１４’を形成する。ここでは、例えばＬＰ－ＣＶＤ法により、マスク材料膜１４’として、ポリシリコン膜（厚さ：例えば約５００ｎｍ）を堆積する。
　なお、絶縁膜１７として酸化膜の代わりに窒化膜等の別の絶縁膜を用いてもよい。ただし、酸化膜の方が窒化膜よりも誘電率が小さいため、膜厚が同じであれば、酸化膜を用いる方が電界強度を小さくできるので有利である。また、絶縁膜１７の形成方法は、ＬＰ－ＣＶＤ法に限定されず、プラズマＣＶＤ法等の別の方法であってもよい。ただし、ＬＰ－ＣＶＤ法を用いると、他の方法よりもカバレッジのよい（トレンチ５の側面に対する被覆性の高い）絶縁膜１７を形成できるので、トレンチ５の側面上における絶縁膜１７の厚さをより高精度に制御できる。
　マスク材料膜１４’の材料もポリシリコンに限定されない。マスク材料膜１４’の材料は、絶縁膜１７の材料とのエッチング選択比が確保できるのであれば他の材料でも構わない。ただし、ポリシリコン膜を用い、かつ、後述するエッチング工程においてウエットエッチングを選択すると、酸化膜などの一般的な絶縁膜とのエッチング選択比を大きくできるので有利である。さらに、マスク材料膜１４’の形成方法も、ＬＰ－ＣＶＤ法に限定されず、プラズマＣＶＤ法等の別の方法であってもよい。ただし、ＬＰ－ＣＶＤ法を用いると、他の方法よりもカバレッジのよいマスク材料膜１４’を形成できるので、マスク材料膜１４’中におけるボイド等の発生を抑制しやすい。また、マスク材料膜１４’の厚さは、トレンチ５を埋め込むことのできるように設定されればよく、特に限定されない。例えば、絶縁膜１７が形成された後のトレンチ５の開口寸法（開口の幅）の５０～１００％程度の厚さに設定されてもよい。
　続いて、図１２（ａ）～（ｃ）に示すように、マスク材料膜１４’の上にレジスト膜を形成し、レジスト膜のうちトレンチ５の角部上に位置する部分を残留させて、他の部分を除去する。これにより、トレンチ５の角部をそれぞれ覆い、かつ、角部以外の部分を露出するレジストマスク（第２のマスクともいう）２１を得る。
　この後、レジストマスク２１をエッチングマスクとして用いて、マスク材料膜１４’のエッチングを行う。ここでは、例えばＣＦ4／ＨＢｒ系のガスを用いたドライエッチングにより、マスク材料膜１４’のうちレジストマスク２１で覆われた部分を残し、レジストマスク２１から露出した部分に対してエッチングを行う。このとき、トレンチ５の底部に、例えば５０ｎｍの厚さでマスク材料が残り、かつ、トレンチ５の底部以外の部分ではマスク材料が除去されるようにエッチング条件を調整する。このようにして、トレンチ５の角側面上およびトレンチ５の底面上を覆うマスク材料層１４を得る。得られたマスク材料層１４は、トレンチ５の主側面を覆わない。なお、本実施形態では、このマスク材料層１４が第３のマスクに相当する。
　マスク材料膜１４’のエッチングとして、ここではドライエッチングを用いたが、例えば弗硝酸系の薬液を用いたウエットエッチングを用いてもよい。ドライエッチングを用いると、レジストマスク２１の下でのサイドエッチングを抑制できる。
　なお、ストライプ型セルを用いる場合には、図１２（ｄ）に示すように、絶縁膜１７およびマスク材料膜１４’上にトレンチ５の角部を覆うレジストマスク２１を形成し、マスク材料膜１４’のエッチングを行う。これにより、トレンチ５の各角側面上およびトレンチ５の底面上を覆うマスク材料層１４を得る。なお、図示する例では、セルの各終端部に位置する２つの角部をそれぞれ覆うレジストマスク２１は互いに分離されているが、これらはつながっていてもよい。これにより、前述したように、ストライプ型セルの角部のみでなく、終端部における角部以外の部分に生じる電界集中を緩和する効果が得られる。
　レジストマスク２１を除去した後、図１３（ａ）～（ｃ）に示すように、マスク材料層１４をエッチングマスクとして用いて、絶縁膜１７のエッチングを行う。ここでは、絶縁膜１７のエッチングを、例えばＨＦ系の溶液を用いたウエットエッチングにより行う。これにより、絶縁膜１７のうちマスク材料層１４から露出した部分が除去される。絶縁膜１７のうちトレンチ５の角側面上およびトレンチ５の底面上に位置する部分は残って、絶縁層６ｂとなる。絶縁層６ｂは、トレンチ５の主側面上には形成されない。
　なお、ストライプ型セルを用いる場合には、図示しないが、トレンチ５の角側面上およびトレンチ５の底面上に絶縁層６ｂが形成される。
　この後、図１４（ａ）～（ｃ）に示すように、マスク材料層１４を例えば弗硝酸系の薬液を用いたウエットエッチングにより除去する。次いで、トレンチ５の側面のうち絶縁層６ｂで覆われていない部分に絶縁層６ａを形成する。ここでは、例えば、ドライ酸化雰囲気中、１２００℃の温度で３時間の熱処理を行うことにより、トレンチ５の表面の炭化珪素を酸化させて絶縁層（厚さ：例えば７０ｎｍ）６ａを得る。このようにして、絶縁層６ａ、６ｂにより構成されるゲート絶縁膜６を得る。絶縁層６ａの厚さ（特にチャネル領域上における絶縁層６ａの厚さ）は、半導体装置の特性に応じて設計される。一方、絶縁層６ｂの厚さは絶縁破壊を抑制する観点から設計され、絶縁層６ａの厚さよりも大きい。なお、本実施形態でも、前述の実施形態と同様に、熱処理によって形成される絶縁層６ａの厚さは、炭化珪素の酸化レートの面方位依存性に起因して変わり得る。
　この後、図１５（ａ）および（ｂ）に示すように、トレンチ５内および炭化珪素層２の上面上に、ゲート電極となる電極材料（例えばドープされたポリシリコン）を堆積して、導電膜８’を得る。
　続いて、前述の実施形態と同様の方法で、図１６（ａ）および（ｂ）に示すように、導電膜８’のドライエッチングを行い、ゲート電極８を得る。この後、図１７（ａ）および（ｂ）に示すように、炭化珪素層２上にソース電極１０を形成する。次いで、基板１の裏面（主面と反対側の表面）にドレイン電極９を形成する。このようにして、本実施形態の半導体装置を完成させる。
　上記方法によると、製造工程を複雑にすることなく、トレンチ５の角側面上および底面上で主側面上よりも厚いゲート絶縁膜６を形成できる。従って、トレンチ５の角側面における面方位に起因するゲート絶縁膜６の薄膜化を抑制できる。この結果、トレンチ５の角部への電界集中を効果的に緩和できる。さらに、トレンチ５の底部に生じる電界集中も緩和できるので、絶縁破壊をより効果的に抑制できる。
　上記方法では、ゲート絶縁膜６のうちトレンチ５の角側面上および底面上に位置する部分（絶縁層６ｂ）の厚さは、絶縁膜１７の厚さによって制御され得る。一方、ゲート絶縁膜６のうち主側面上（特にチャネル領域上）に位置する部分（絶縁層６ａ）の厚さは、熱酸化膜の形成条件などによって制御され得る。従って、それぞれの位置におけるゲート絶縁膜６の厚さを、互いに独立して制御できるので、所望のトランジスタ特性を確保しつつ、絶縁破壊を抑制できる。
　ゲート絶縁膜６の厚さは、上記方法で例示した厚さに限定されない。トレンチ５の主側面上における厚さ（特にチャネル領域上の厚さ）Ｔｓおよびトレンチ５の角側面上における厚さＴｃの範囲は、前述した第１の実施形態で説明した範囲と同様である。また、トレンチ５の底部における厚さＴｂは、厚さＴｓよりも大きく、１００ｎｍ以上である。厚さＴｂは、厚さＴｓの１．５倍以上であることが好ましく、より好ましくは厚さＴｓの５倍以上である。なお、厚さＴｂは、トレンチ５の底面上に形成されたゲート絶縁膜６の上面が少なくともボディ領域３の下面よりも下（すなわちチャネル領域よりも下）に位置するように設定される。
　（第３の実施形態）
　以下、図面を参照しながら、本発明による半導体装置の第３の実施形態を説明する。本実施形態の半導体装置は、炭化珪素を用いたトレンチ型の縦型ＭＩＳＦＥＴであり、複数のユニットセルが配列された構造を有している。
　図１８（ａ）および（ｂ）は、それぞれ、本実施形態の半導体装置のユニットセルに配置されたトレンチおよびゲート絶縁膜を平面視した図である。図１８（ａ）はストライプ型セル、図１８（ｂ）は矩形セルに配置されたトレンチ５およびゲート絶縁膜６の平面形状を例示している。図１８（ｃ）および（ｄ）は、それぞれ、本実施形態の半導体装置のユニットセルの断面図である。図１８（ｃ）は、図１８（ａ）および（ｂ）のＡ－Ａ’線に沿った断面、図１８（ｄ）は、図１８（ａ）および（ｂ）のＢ－Ｂ’線に沿った断面を示している。簡単のため、図１と同様の構成要素には、同じ参照符号を付し、説明を省略する。
　本実施形態の半導体装置では、トレンチ５の角側面上におけるゲート絶縁膜６の厚さＴｃは、主側面上（チャネル領域上）におけるゲート絶縁膜６の厚さＴｓよりも大きい。従って、図１に示す半導体装置と同様に、トレンチ５の角部に生じる電界集中を緩和でき、絶縁破壊電界を大きくできる。
　本実施形態におけるゲート絶縁膜６は、トレンチ５の側面上に堆積されることによって形成された絶縁層（第１絶縁層）６ｂと、トレンチ５の表面部分（炭化珪素）を酸化することによって形成された絶縁層（第２絶縁層）６ａとから構成されている。絶縁層６ｂとしては、酸化膜、窒化膜等を用いることができる。なお、絶縁層６ｂとして窒化膜を用いた場合には、絶縁層（熱酸化膜）６ａと絶縁層６ｂとを区別することができる。
　（第３の実施形態の製造方法）
　次に、図面を参照しながら、本実施形態の半導体装置の製造方法の一例を説明する。
　図１９～図２７は、それぞれ、本実施形態の半導体装置の製造方法を説明するための図である。各図の（ａ）および（ｂ）は、それぞれ、図１８（ａ）および（ｂ）におけるＡ－Ａ’線およびＢ－Ｂ’線に沿った断面図であり、各図の（ｃ）は、トレンチ５の平面図である。
　まず、図１９（ａ）～（ｃ）に示すように、従来のプロセスと同じように、基板１の主面上に、第１導電型（ここではｎ型）のドリフト領域２ｄと、第２導電型（ここではｐ型）のボディ領域３とを含む炭化珪素層２を得る。この後、ボディ領域３内にソース領域４を形成する。アニール処理を行ってソース領域４を活性化した後、炭化珪素層２にトレンチ５を形成する。炭化珪素層２およびトレンチ５の形成方法は、図２を参照しながら前述した方法と同様である。
　続いて、図２０（ａ）および（ｂ）に示すように、トレンチ５の主側面上、角側面上および底面上に絶縁膜１７を形成する。ここでは、絶縁膜１７として、例えば、不純物（例えばリン）を含む酸化膜（厚さ：例えば約６００ｎｍ）を、例えばＬＰ－ＣＶＤ法によりトレンチ５の内部（側面および底面）および炭化珪素層２の表面上に絶縁膜１７を形成する。このとき、トレンチ５が絶縁膜１７で埋め込まれ、トレンチ５内部にボイドが生じないように、絶縁膜１７の厚さ、トレンチ５の幅および形状などが制御されていてもよい。ここでいう「ボイド」とは、絶縁膜１７の内部に生じる微小空間（幅：例えば５ｎｍ以上程度）を指す。
　図示していないが、トレンチ５内に埋め込まれた絶縁膜１７がスリットを有することがある。「スリット」は、絶縁膜１７のうち、絶縁膜１７の上面からトレンチ５内の所定の深さまで延びる微小な隙間（絶縁膜が形成されていない部分）を指す。
　この場合、図示しないが、熱処理（アニール処理）を行って、トレンチ５に形成されたスリットをミキシングにより消失させる。ここでは、例えば、８００℃の温度で６０分間の熱処理を行う。本実施形態では、絶縁膜１７に不純物（リン）が含まれているので、絶縁膜１７の融点が低くなり、熱処理によって軟らかくなり易い。このため、トレンチ５内の絶縁膜１７中で原子が移動しやすくなるので、絶縁膜１７が流動し、スリットを埋めることができる。この結果、スリットを消失させることができる。
　なお、絶縁膜１７の内部にボイドが生じている場合、ミキシングを行ってもボイドが消失せずに、残存する可能性がある。従って、ここでは、ボイドをできるだけ含まない方法および条件で絶縁膜１７の形成を行う。
　本実施形態では、ミキシングが起こり易くするために、絶縁膜１７に不純物を導入したが、絶縁膜１７は不純物を含んでいなくてもよい。また、絶縁膜１７としてＬＰ－ＣＶＤ法によって堆積した酸化膜を用いたが、ボイドのない状態でトレンチ５内に絶縁膜１７を堆積できればよく、絶縁膜１７の形成方法や材料は特に限定されない。絶縁膜１７は酸化膜に限定されず、例えば窒化膜であってもよい。また、絶縁膜１７をボイドやスリットのない状態で堆積できる場合には、ミキシングを行う必要がないので、アニール処理工程（ミキシング工程）を省略できる。
　本明細書において、絶縁膜１７で「トレンチ５内を埋める」とは、トレンチ５の底面および側面上に形成された絶縁膜１７（ミキシングを行う場合にはミキシングを行った後の絶縁膜１７）によって、トレンチ５の内部、すなわちトレンチ５の底面および側面によって規定される空間が埋め込まれた状態を指す。この状態では、絶縁膜１７は、トレンチ５の内部でボイドもスリットも有しておらず、トレンチ５の内部を完全に埋めるように形成されていてもよい。
　この後、図２１（ａ）および（ｂ）に示すように、絶縁膜１７の表面を例えば化学機械研磨（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）法により平坦化する。
　なお、本実施形態ではＣＭＰ法を用いたが、ＣＭＰ法の代わりに他の平坦化方法、例えば、絶縁膜１７の表面に有機膜を塗布して平坦化した後、有機膜と絶縁膜１７とを略同じエッチングレートでエッチバックしてもよい。また、絶縁膜１７表面の平坦化工程は省略してもよい。
　続いて、図２２（ａ）～（ｃ）に示すように、絶縁膜１７上にレジスト膜を形成し、レジスト膜のうちトレンチ５の角部上に位置する部分を残留させて、他の部分を除去する。これにより、トレンチ５の角部をそれぞれ覆い、かつ、角部以外の部分を露出するレジストマスク（第３のマスクともいう）２１を得る。
　なお、図示しないが、ストライプ型セルを用いる場合には、トレンチ５の内部および炭化珪素層２上に形成された絶縁膜１７の上に、トレンチ５の各角部を覆うようにレジストマスク２１を形成する。なお、図示する例では、セルの各終端部に位置する２つの角部をそれぞれ覆うレジストマスク２１は互いに分離されているが、前述の実施形態と同様に、これらはつながっていてもよい。
　続いて、図２３（ａ）～（ｃ）に示すように、レジストマスク２１をエッチングマスクとして用いて、絶縁膜１７のエッチングを行う。ここでは、絶縁膜１７のエッチングを、ドライエッチングとウエットエッチングとを組み合わせて行う。具体的には、まず、ＣＨＦ3ガスなどを用いたドライエッチングにより、絶縁膜１７のエッチングを行い、レジストマスク２１で覆われた部分を残して、他の部分を除去する。このとき、トレンチ５の主側面にサイドウォール（図示せず）として絶縁膜１７が残る。このサイドウォールを、例えばＨＦ系の溶液を用いたウエットエッチングにより除去する。これにより、絶縁膜１７のうちレジストマスク２１から露出した部分が除去され、レジストマスク２１で覆われた部分は残って絶縁層６ｂとなる。このようにして、トレンチ５の角側面上に、絶縁層６ｂが得られる。
　ここでは、サイドウォールのエッチングにウエットエッチングを用いたが、その理由は、一般に絶縁膜のウエットエッチング液では炭化珪素を侵食しないからである。なお、代わりに、等方性ドライエッチングによってサイドウォールを除去してもよい。この場合、炭化珪素をエッチングしないガスを選択すればよい。
　なお、図示しないが、ストライプ型セルを用いる場合には、トレンチ５の角部に位置する側面上に絶縁層６ｂが形成される。
　レジストマスク２１を除去した後、図２４（ａ）～（ｃ）に示すように、トレンチ５の側面および底面のうち絶縁層６ｂで覆われていない部分に絶縁層６ａを形成する。ここでは、例えば、ドライ酸化雰囲気中、１２００℃の温度で３時間の熱処理を行うことにより、トレンチ５の表面の炭化珪素を酸化させて絶縁層（厚さ：例えば７０ｎｍ）６ａを得る。このようにして、絶縁層６ａ、６ｂにより構成されるゲート絶縁膜６を得る。絶縁層６ａの厚さ（特にチャネル領域上の絶縁層６ａの厚さ）は、半導体装置の特性に応じて設計される。一方、絶縁層６ｂの厚さは絶縁破壊を抑制する観点から設計され、絶縁層６ａの厚さよりも大きい。なお、本実施形態でも、前述の実施形態と同様に、熱処理によって形成される絶縁層６ａの厚さは、炭化珪素の酸化レートの面方位依存性に起因して変わり得る。
　この後、図２５（ａ）および（ｂ）に示すように、トレンチ５内および炭化珪素層２の上面上に、ゲート電極となる電極材料（例えばドープされたポリシリコン）を堆積して、導電膜８’を得る。
　続いて、前述の実施形態と同様の方法で、図２６（ａ）および（ｂ）に示すように、トレンチ５およびその周囲の領域を覆い、かつ、それ以外の領域を開口するレジストマスク２２を用いて、導電膜８’のドライエッチングを行い、ゲート電極８を得る。この後、図２７（ａ）および（ｂ）に示すように、炭化珪素層２上にソース電極１０を形成する。次いで、基板１の裏面（主面と反対側の表面）にドレイン電極９を形成する。このようにして、本実施形態の半導体装置を完成させる。
　上記方法によると、製造工程を複雑にすることなく、トレンチ５の角側面上で主側面上よりも厚いゲート絶縁膜６を形成できる。従って、トレンチ５の角側面における面方位に起因するゲート絶縁膜６の薄膜化を抑制できる。この結果、トレンチ５の角部への電界集中を効果的に緩和できる。
　上記方法では、ゲート絶縁膜６のうちトレンチ５の角側面上に位置する部分（絶縁層６ｂ）の厚さは、レジストマスク２１のパターンによって制御され得る。一方、ゲート絶縁膜６のうち主側面上（特にチャネル領域上）に位置する部分（絶縁層６ａ）の厚さは、熱酸化膜の形成条件などによって制御され得る。従って、それぞれの位置におけるゲート絶縁膜６の厚さを、互いに独立して制御できるので、所望のトランジスタ特性を確保しつつ、絶縁破壊を抑制できる。
　ゲート絶縁膜６の厚さは、上記方法で例示した厚さに限定されない。トレンチ５の主側面上における厚さ（特にチャネル領域上の厚さ）Ｔｓおよびトレンチ５の角側面上における厚さＴｃの範囲は、第１の実施形態で説明した範囲と同様である。
　（第４の実施形態）
　以下、図面を参照しながら、本発明による半導体装置の第４の実施形態を説明する。本実施形態の半導体装置は、炭化珪素を用いたトレンチ型の縦型ＭＩＳＦＥＴであり、複数のユニットセルが配列された構造を有している。
　図２８（ａ）および（ｂ）は、それぞれ、本実施形態の半導体装置のユニットセルに配置されたトレンチおよびゲート絶縁膜を平面視した図である。図２８（ａ）はストライプ型セル、図２８（ｂ）は矩形セルに配置されたトレンチ５およびゲート絶縁膜６の平面形状を例示している。図２８（ｃ）および（ｄ）は、それぞれ、本実施形態の半導体装置のユニットセルの断面図である。図２８（ｃ）は、図２８（ａ）および（ｂ）のＡ－Ａ’線に沿った断面、図２８（ｄ）は、図２８（ａ）および（ｂ）のＢ－Ｂ’線に沿った断面を示している。簡単のため、図１と同様の構成要素には、同じ参照符号を付し、説明を省略する。
　本実施形態の半導体装置では、トレンチ５の角側面上およびトレンチ５の底面上におけるゲート絶縁膜６の厚さＴｃ、Ｔｂは、何れも、主側面上（チャネル領域上）におけるゲート絶縁膜６の厚さＴｓよりも大きい。従って、トレンチ５の角部およびトレンチ５の底部に生じる電界集中を緩和できるので、より効果的に絶縁破壊を抑制できる。
　本実施形態におけるゲート絶縁膜６は、トレンチ５の側面上および底面上に堆積されることによって形成された絶縁層（第１絶縁層）６ｂと、トレンチ５の表面部分（炭化珪素）を酸化することによって形成された絶縁層（第２絶縁層）６ａとから構成されている。絶縁層６ｂとしては、酸化膜、窒化膜等を用いることができる。なお、絶縁層６ｂとして窒化膜を用いた場合には、絶縁層（熱酸化膜）６ａと絶縁層６ｂとを区別することができる。
　（第４の実施形態の製造方法）
　次に、図面を参照しながら、本実施形態の半導体装置の製造方法の一例を説明する。
　図２９～図３７は、それぞれ、本実施形態の半導体装置の製造方法を説明するための図である。各図の（ａ）および（ｂ）は、それぞれ、図２８（ａ）および（ｂ）におけるＡ－Ａ’線およびＢ－Ｂ’線に沿った断面図であり、各図の（ｃ）は、トレンチ５の平面図である。
　まず、図２９（ａ）～（ｃ）に示すように、従来のプロセスと同じように、基板１の主面上に、第１導電型（ここではｎ型）のドリフト領域２ｄと、第２導電型（ここではｐ型）のボディ領域３とを含む炭化珪素層２を得る。この後、ボディ領域３内にソース領域４を形成する。アニール処理を行ってソース領域４を活性化した後、炭化珪素層２にトレンチ５を形成する。炭化珪素層２およびトレンチ５の形成方法は、図２を参照しながら前述した方法と同様である。
　続いて、図３０（ａ）および（ｂ）に示すように、トレンチ５の側面上および底面上に絶縁膜１７を形成する。ここでは、絶縁膜１７として、例えば、不純物（例えばリン）を含む酸化膜（厚さ：例えば約６００ｎｍ）を、例えばＬＰ－ＣＶＤ法によりトレンチ５の内部（側面および底面）および炭化珪素層２の表面上に絶縁膜１７を形成する。このとき、トレンチ５が絶縁膜１７で埋め込まれ、トレンチ５内部にボイドが生じないように、絶縁膜１７の厚さ、トレンチ５の幅および形状などが制御されていてもよい。
　図示していないが、トレンチ５内に埋め込まれた絶縁膜１７がスリットを有することがある。この場合、図示しないが、熱処理（アニール処理）を行って、トレンチ５に形成されたスリットをミキシングにより消失させる。ここでは、例えば、８００℃の温度で６０分間の熱処理を行う。本実施形態では、絶縁膜１７に不純物（リン）が含まれているので、絶縁膜１７の融点が低くなり、熱処理によって軟らかくなり易い。このため、トレンチ５内の絶縁膜１７中で原子が移動しやすくなるので、絶縁膜１７が流動し、スリットを埋めることができる。
　なお、絶縁膜１７の内部にボイドが生じている場合、ミキシングを行ってもボイドが消失せずに、残存する可能性がある。従って、ここでは、ボイドをできるだけ含まない方法および条件で絶縁膜１７の形成を行う。
　本実施形態では、ミキシングが起こり易くするために、絶縁膜１７に不純物を導入したが、絶縁膜１７は不純物を含んでいなくてもよい。また、絶縁膜１７としてＬＰ－ＣＶＤ法によって堆積した酸化膜を用いたが、ボイドのない状態でトレンチ５内に絶縁膜１７を堆積できればよく、絶縁膜１７の形成方法や材料は特に限定されない。絶縁膜１７は酸化膜に限定されず、例えば窒化膜であってもよい。絶縁膜１７の形成方法は特に限定しないが、ＬＰ－ＣＶＤ法を用いると、他の方法よりもカバレッジのよい（トレンチ５の側面に対する被覆性の高い）絶縁膜１７を形成できるので、トレンチ５の側面上における絶縁膜１７の厚さをより高精度に制御できる。また、絶縁膜１７をボイドやスリットのない状態で堆積できる場合には、ミキシングを行う必要がないので、アニール処理工程（ミキシング工程）を省略できる。
　この後、図３１（ａ）および（ｂ）に示すように、絶縁膜１７の表面を例えば化学機械研磨法（ＣＭＰ）により平坦化する。平坦化は、後のエッチバック工程において、トレンチ５の底部に残留させる絶縁膜の表面を平坦にするために行う。従って、絶縁膜１７の表面が堆積後もしくはアニール処理後に十分平坦であれば、この平坦化工程を省略できる。また、本実施形態ではＣＭＰ法を用いたが、ＣＭＰ法の代わりに他の平坦化方法、例えば、絶縁膜１７の表面に有機膜を塗布して平坦化した後、有機膜と絶縁膜１７とを略同じエッチングレートでエッチバックしてもよい。
　続いて、図３２（ａ）～（ｃ）に示すように、絶縁膜１７上にレジスト膜を形成し、レジスト膜のうちトレンチ５の角部上に位置する部分を残留させて、他の部分を除去する。これにより、トレンチ５の角部をそれぞれ覆い、かつ、角部以外の部分を露出するレジストマスク（第３のマスクともいう）２１を得る。
　なお、図示しないが、ストライプ型セルを用いる場合には、トレンチ５の内部および炭化珪素層２上に形成された絶縁膜１７の上に、トレンチ５の各終端部を覆うようにレジストマスク２１を形成する。なお、図示する例では、セルの各終端部に位置する２つの角部をそれぞれ覆うレジストマスク２１は互いに分離されているが、前述の実施形態と同様に、これらはつながっていてもよい。
　続いて、図３３（ａ）～（ｃ）に示すように、レジストマスク２１をエッチングマスクとして用いて、絶縁膜１７のエッチングを行う。ここでは、絶縁膜１７のエッチングを、ドライエッチングとウエットエッチングとを組み合わせて行う。まず、ＣＨＦ3ガスなどを用いたドライエッチングにより、絶縁膜１７のエッチングを行う。絶縁膜１７のエッチングは、絶縁膜１７がトレンチ５の底面上に約３５０ｎｍの厚さで残るように調整される。なお、炭化珪素層２の上面上に位置する絶縁膜１７は、レジストマスク２１で覆われている部分を除き、このエッチング工程で除去される。このとき、トレンチ５の主側面にサイドウォール（図示せず）として絶縁膜１７が残る。このサイドウォールを、例えばＨＦ系の溶液を用いたウエットエッチングにより除去する。これにより、絶縁膜１７のうちレジストマスク２１から露出した部分が除去され、レジストマスク２１で覆われた部分は残って絶縁層６ｂとなる。このようにして、トレンチ５の角側面上に、絶縁層６ｂが得られる。
　ここでは、サイドウォールのエッチングにウエットエッチングを用いたが、一般に絶縁膜のウエットエッチング液では炭化珪素を侵食しないからである。なお、代わりに、等方性ドライエッチングによってサイドウォールを除去してもよい。この場合、炭化珪素をエッチングしないガスを選択すればよい。
　なお、図示しないが、ストライプ型セルを用いる場合には、トレンチ５の角部に位置する側面上およびトレンチ５の底面上に絶縁層６ｂが形成される。
　レジストマスク２１を除去した後、図３４（ａ）～（ｃ）に示すように、トレンチ５の側面および底面のうち絶縁層６ｂで覆われていない部分に絶縁層６ａを形成する。ここでは、例えば、ドライ酸化雰囲気中、１２００℃の温度で３時間の熱処理を行うことにより、トレンチ５の表面の炭化珪素を酸化させて絶縁層（厚さ：例えば７０ｎｍ）６ａを得る。このようにして、絶縁層６ａ、６ｂにより構成されるゲート絶縁膜６を得る。絶縁層６ａの厚さ（チャネル領域上の絶縁層６ａの厚さ）は、半導体装置の特性に応じて設計される。一方、絶縁層６ｂの厚さは絶縁破壊を抑制する観点から設計され、絶縁層６ａの厚さよりも大きい。なお、本実施形態でも、前述の実施形態と同様に、熱処理によって形成される絶縁層６ａの厚さは、炭化珪素の酸化レートの面方位依存性に起因して変わり得る。
　この後、図３５（ａ）および（ｂ）に示すように、トレンチ５内および炭化珪素層２の上面上に、ゲート電極となる電極材料（例えばドープされたポリシリコン）を堆積して、導電膜８’を得る。
　続いて、前述の実施形態と同様の方法で、図３６（ａ）および（ｂ）に示すように、トレンチ５およびその周囲の領域を覆い、かつ、それ以外の領域を開口するレジストマスク２２を用いて、導電膜８’のドライエッチングを行い、ゲート電極８を得る。この後、図３７（ａ）および（ｂ）に示すように、炭化珪素層２上にソース電極１０を形成する。次いで、基板１の裏面（主面と反対側の表面）にドレイン電極９を形成する。このようにして、本実施形態の半導体装置を完成させる。
　上記方法によると、製造工程を複雑にすることなく、トレンチ５の角側面および底面上で主側面上よりも厚いゲート絶縁膜６を形成できる。従って、トレンチ５の角側面における面方位に起因するゲート絶縁膜６の薄膜化を抑制できる。この結果、トレンチ５の角部および底部への電界集中を効果的に緩和できる。さらに、トレンチ５の底部に生じる電界集中も緩和できるので、絶縁破壊をより効果的に抑制できる。
　上記方法では、ゲート絶縁膜６のうちトレンチ５の角側面上に位置する部分（絶縁層６ｂ）の厚さは、レジストマスク２１のパターンによって制御され得る。一方、ゲート絶縁膜６のうち主側面上（特にチャネル領域上）に位置する部分（絶縁層６ａ）の厚さは、熱酸化膜の形成条件などによって制御され得る。従って、それぞれの位置におけるゲート絶縁膜６の厚さを、互いに独立して制御できるので、所望のトランジスタ特性を確保しつつ、絶縁破壊を抑制できる。
　ゲート絶縁膜６の厚さは、上記方法で例示した厚さに限定されない。トレンチ５の主側面上における厚さ（特にチャネル領域上の厚さ）Ｔｓおよびトレンチ５の角側面上における厚さＴｃの範囲は、第１の実施形態で説明した範囲と同様である。また、トレンチ５の底部における厚さＴｂは例えば１５０ｎｍ以上４００ｎｍ以下である。厚さＴｂは、厚さＴｓの３倍以上であることが好ましく、より好ましくは厚さＴｓの５倍以上である。なお、厚さＴｂは、トレンチ５の底面上に形成されたゲート絶縁膜６の上面が少なくともボディ領域３の下面よりも下（すなわちチャネル領域よりも下）に位置するように設定される。
　上述してきたように、トレンチ５内にゲート絶縁膜６を２段階で形成することにより、たとえ同じ面方位を有する結晶面上であっても、特定の部分で他の部分よりも厚いゲート絶縁膜を形成することが可能になる。
　従って、第１～第４の実施形態によると、トレンチ５の側面の面方位にかかわらず、ゲート絶縁膜６の厚さを、トレンチ５の角側面上で主側面上よりも厚くできる。ゲート絶縁膜６の、トレンチ５の角側面上における厚さＴｃと主側面上における厚さＴｓとの差Ｔｃ－Ｔｓは、たとえ角側面の酸化速度が主側面の酸化速度よりも大きい場合であっても、角側面および主側面の面方位による酸化速度に応じた熱酸化膜の厚さの差よりも大きくなる。これにより、ゲート絶縁膜６が角部で薄くなることによる閾値の低下や電界集中を抑制できる。
　トレンチ５の底部におけるゲート絶縁膜６の厚さは、トレンチ５の主側面上におけるゲート絶縁膜６の厚さよりも大きくてもよい。これにより、トレンチ５の角部のみでなくトレンチ５の底部における電界集中も同時に緩和できる。なお、トレンチ５の底部におけるゲート絶縁膜６を厚くしない場合には、トレンチ５の底部における電界集中を緩和する目的で、炭化珪素層２に不純物層を形成するなどの対策を採ってもよい。
　上述した実施形態において、基板１の主面と垂直な方向から見て、トレンチ５がストライプ形状または矩形である例を示したが、トレンチ５は他の形状、例えば五角形や六角形などの多角形であってもよい。
　トレンチ５の角側面は凹部を有していなくてもよい。例えば図４３（ａ）に示すストライプ形状のトレンチ５Ａや図４３（ｃ）に示す矩形のトレンチ５Ｂは、角側面に凹部Ｒを有している。このようなトレンチ５Ａ、５Ｂに対して熱酸化処理を行うと、トレンチ５Ａ、５Ｂ内にそれぞれゲート絶縁膜６Ａ、６Ｂが得られる。ゲート絶縁膜６Ａ、６Ｂは角側面上の一部で主側面上よりも厚くなる。しかしながら、セルの微細化が進むと、このような微細な凹部Ｒを形成できないという問題がある。そもそも、凹部Ｒの分だけトレンチのサイズが増大するので、ユニットセルを微細化することが困難という問題もある。また、凹部Ｒはトレンチ幅よりも狭いため、高い電界強度がかかる可能性もある。これに対し、上述した実施形態によると、図４３（ｂ）および（ｄ）に示すように、トレンチ５の角側面は凹部を有していないので、上記のような問題を防止できる。また、角側面上においてゲート絶縁膜６をトレンチ５の内側に向かって厚くしてもよい。すなわち、トレンチ５が矩形または多角形の場合には、図４３（ｄ）に示すように、トレンチ５の角側面上にあるゲート絶縁膜６の表面は、トレンチ５の主側面上にあるゲート絶縁膜６の表面よりも内側に位置してもよい。これにより、トレンチ５のサイズを抑えつつ、角側面上でゲート絶縁膜６を厚くでき、角部における電界集中を緩和できる。
　上述した第１および第２の実施形態では、トレンチ５の深さが１．５μｍの場合について説明したが、トレンチ５の深さは、ｎ型のドリフト領域２ｄに達し、且つトレンチ５の底部に所望の絶縁膜を形成できる深さであれば同様の効果を得ることができる。さらに、第３および第４の実施形態では、絶縁膜１７の厚さが６００ｎｍの場合について説明を行ったが、絶縁膜１７はトレンチ溝５を全て埋め込むことができるだけの厚さを有していればよい。絶縁膜１７の厚さは、トレンチ５の幅によっても変わり得るが、一般には、トレンチ５の幅の５０～１００％であることが好ましい。なお、トレンチ５の幅とは、基板１の主面の法線方向から見たときの、トレンチ５の開口の最大幅を指す。
　また、第１～第４の実施形態では、トレンチ５の側面が垂直の場合について説明を行ったが、トレンチ溝にテーパー角がついていても、同様の効果を得ることができる。さらに、ｐ型のボディ領域３は、エピタキシャル成長によって形成されているが、代わりに炭化珪素層２に対するイオン注入によって形成されていてもよい。また、ドリフト領域２ｄの不純物濃度や厚さは、所望の耐圧により決定されるものであり、上記の実施形態で例示した数値に限定されない。
　さらに、炭化珪素の表面を酸化することにより絶縁層６ａを形成しているが、代わりに、ＣＶＤ法などを用いて絶縁層６ａを堆積してもよい。
　図１～図３７に示す断面図では、トレンチ５の側面と底面とが垂直に交わって角部（コーナー部）が形成されているが、トレンチ５がテーパー形状を有する場合には、側面と底面とは垂直に交わらなくてもよい。また、角部がエッチングもしくはエッチング以外の工程で丸みを帯びていても、上記と同様の効果を得ることができる。
　さらに、基板１として４Ｈ－ＳｉＣ基板を用いたが、他の結晶面や他のポリタイプのＳｉＣ基板を用いてもよい。また、４Ｈ－ＳｉＣ基板を用いる場合、そのＳｉ面に炭化珪素層２を形成し、Ｃ面にドレイン電極９を形成してもよいし、Ｃ面に炭化珪素層２、Ｓｉ面にドレイン電極９を形成してもよい。
　本発明による実施形態の半導体装置の構成は、上述した構成に限定されない。図１に示す半導体装置では、炭化珪素層２はボディ領域３、ソース領域４およびドリフト領域２ｄを有するが、さらに他の構成要素を有していてもよい。例えば、ドリフト領域２ｄのうちトレンチ５の底面近傍に位置する部分に、電界緩和のための第２導電型の不純物層を有していてもよい。また、トレンチ５の側面上にチャネル層が形成されていてもよい。
　上述した実施形態の半導体装置は、何れも反転チャネル構造を有するＭＩＳＦＥＴであるが、本発明の一態様は蓄積チャネル構造を有するＭＩＳＦＥＴも含み得る。この場合でも、上記と同様の効果が得られる。
　図３８（ａ）および（ｂ）は、蓄積チャネル構造を有するＭＩＳＦＥＴを例示する断面図である。簡単のため、図１と同様の構成要素には、同じ参照符号を付し、説明を省略する。
　図３８に示す半導体装置のユニットセルでは、トレンチ５の底面および側面上に、炭化珪素によって構成されるチャネル層１８が形成されている。チャネル層１８は、例えばエピタキシャル成長によって形成された第１導電型の炭化珪素層である。ゲート絶縁膜６として、上述した第１～第４の実施形態におけるゲート絶縁膜６の何れかと同様の方法で形成され、かつ同様の構成を有する膜を用いることができる。
　図３８に示す半導体装置の製造方法は、第１～第４の実施形態の半導体装置の製造方法と同様であってもよい。ただし、ゲート絶縁膜６を形成する前に、炭化珪素層２上およびトレンチ５の主側面、角側面および底面上に、エピタキシャル成長によりチャネル層１８を形成する。その後、チャネル層１８の上にゲート絶縁膜６を形成する。絶縁層６ａ、６ｂを含むゲート絶縁膜６を形成する場合には、絶縁層６ｂを形成した後、チャネル層１８の表面部分を酸化することにより絶縁層６ａが得られる。
　本発明の実施形態は縦型ＭＩＳＦＥＴに限定されず、炭化珪素層上に絶縁膜を介して電極が配置された構造を有する種々の半導体装置を含み得る。例えば上記実施形態では、炭化珪素層（ドリフト領域）と同じ導電型の炭化珪素基板を用いてＭＩＳＦＥＴを製造しているが、炭化珪素層（ドリフト領域）と異なる導電型の炭化珪素基板を用いて絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）を製造することもできる。
　なお、ＩＧＢＴにおいては、前述の各実施形態におけるソース電極、ドレイン電極及びソース領域はそれぞれ、エミッタ電極、コレクタ電極及びエミッタ領域と呼ばれる。また、前述の各実施形態において、ドリフト領域及びエミッタ領域の導電型をｎ型とし、基板及びボディ領域の導電型をｐ型とすると、ｎ型のＩＧＢＴを得ることができる。このとき、ｐ型基板とｎ型ドリフト層との間にｎ型のバッファ層を配置してもよい。また、ドリフト領域及びエミッタ領域の導電型をｐ型とし、基板及びボディ領域の導電型をｎ型とすると、ｐ型のＩＧＢＴを得ることができる。このとき、ｎ型基板とｐ型ドリフト層との間にｐ型のバッファ層を配置してもよい。
　また、上記実施形態では、炭化珪素（ＳｉＣ）を用いた半導体装置を説明したが、その他のワイドバンドギャップ半導体、例えばＧａＮ、ＡｌＮ、ダイヤモンド等を用いた半導体装置にも適用でき、同様の効果が得られる。
　本発明の一実施形態の半導体装置によると、ゲート絶縁膜をトレンチの角側面上で、主側面上よりも厚くできるので、所望の特性を確保しつつ、トレンチの角部における電界強度を低減でき、絶縁破壊を抑制できる。
　本発明は、トレンチ構造を備えるＭＩＳＦＥＴなどの半導体装置、およびそれを備えた種々の制御装置や駆動装置に広く適用できる。特に、炭化珪素などのワイドバンドギャップ半導体を用いた半導体装置に好適に用いられ得る。
　１　　基板
　２　　炭化珪素層
　２ｄ　ドリフト領域
　３　　ボディ領域
　４　　ソース領域
　５　　トレンチ
　６　　ゲート絶縁膜
　６ａ、６ｂ　　絶縁層
　８　　ゲート電極
　９　　ドレイン電極
１０　　ソース電極
１２　　イオン注入領域
１３　　サイドウォール
１４　　マスク材料層
２１　　レジストマスク

Claims (16)

  1. 　基板と、
    　前記基板の主面上に配置され、ワイドバンドギャップ半導体によって構成された半導体層と、
    　前記半導体層に配置された、底面、複数の主側面および隣接する２つの主側面をそれぞれ接合する複数の角側面を有するトレンチと、
    　前記トレンチの前記底面、前記主側面および前記角側面に配置されたゲート絶縁膜と、
    　前記トレンチ内に配置され、前記ゲート絶縁膜によって前記半導体層と絶縁されたゲート電極と
    を備え、
    　前記半導体層は、第１導電型のドリフト領域と、前記ドリフト領域上に配置された第２導電型のボディ領域とを含み、
    　前記トレンチは、前記ボディ領域を貫通し、前記ドリフト領域の内部に前記底面を有しており、
    　前記トレンチの前記角側面は凹部を有しておらず、
    　前記ゲート絶縁膜は、前記トレンチの角側面上で、前記トレンチの主側面上よりも厚く、
    　前記ゲート絶縁膜のうち前記角側面上に位置する部分は第１絶縁層であり、前記ゲート絶縁膜のうち前記主側面上に位置する部分は第２絶縁層である半導体装置。
  2. 　前記基板の前記主面に垂直な方向から見て、前記トレンチは多角形であり、前記角側面は、前記多角形の各頂点に位置している請求項１に記載の半導体装置。
  3. 　前記第１絶縁層は堆積膜であり、前記第２絶縁層は熱酸化膜である請求項１または２に記載の半導体装置。
  4. 　前記ゲート絶縁膜は、前記トレンチの底面上で、前記トレンチの主側面上よりも厚い請求項１から３のいずれかに記載の半導体装置。
  5. 　前記ゲート絶縁膜のうち前記角側面上に位置する部分の表面は、前記主側面上に位置する部分の表面よりも前記トレンチの内側にある請求項１から４のいずれかに記載の半導体装置。
  6. 　前記基板の前記主面に垂直な方向から見て、前記トレンチはストライプ形状を有しており、前記角側面は、前記ストライプ形状の終端部に位置している請求項１および３から５のいずれかに記載の半導体装置。
  7. 　前記ゲート絶縁膜の前記角側面上における厚さＴｃは、前記主側面上における厚さＴｓの１．５倍以上である請求項１から６のいずれかに記載の半導体装置。
  8. 　前記ゲート絶縁膜の前記底面上における厚さＴｂは、前記主側面上における厚さＴｓの３倍以上である請求項４に記載の半導体装置。
  9. 　前記第１絶縁層の炭素濃度は、前記第２絶縁層の炭素濃度よりも低い請求項３に記載の半導体装置。
  10. 　（ａ）ワイドバンドギャップ半導体によって構成され、かつ、第１導電型のドリフト領域と、前記ドリフト領域上に配置された第２導電型のボディ領域とを含む半導体層が主面上に形成された基板を用意する工程と、
    　（ｂ）前記半導体層に、底面、複数の主側面および隣接する２つの主側面をそれぞれ接合する複数の角側面を有するトレンチを形成する工程であって、前記トレンチは、前記ボディ領域を貫通し、前記ドリフト領域の内部に前記底面を有する工程と、
    　（ｃ）前記トレンチの前記角側面上に第１絶縁層を形成する工程であって、前記第１絶縁層は前記トレンチの前記主側面上には形成されない工程と、
    　（ｄ）前記トレンチの前記主側面において前記ワイドバンドギャップ半導体を酸化させることによって、前記トレンチ内に、前記第１絶縁層よりも薄い第２絶縁層を形成する工程であって、これにより、前記第１絶縁層および前記第２絶縁層から構成され、前記トレンチの前記角側面上で、前記主側面上よりも厚いゲート絶縁膜を得る工程と、
    　（ｅ）前記トレンチ内において、前記ゲート絶縁膜と接するようにゲート電極を形成する工程と
    を包含する半導体装置の製造方法。
  11. 　前記工程（ｃ）において、前記第１絶縁層は、前記角側面上に絶縁材料を堆積させることによって形成される請求項１０に記載の半導体装置の製造方法。
  12. 　前記工程（ｃ）は、
    　　（ｃ１）前記トレンチの前記主側面上、前記角側面上および前記底面上に絶縁膜を形成する工程と、
    　　（ｃ２）前記絶縁膜の上に第３のマスクを形成する工程であって、前記第３のマスクは、前記基板の主面と垂直な方向から見て、前記トレンチの角部を覆い、かつ、前記角部以外の部分を露出する工程と、
    　　（ｃ３）前記第３のマスクをエッチングマスクとして、前記絶縁膜のエッチングを行うことにより、前記第１絶縁層を形成する工程と
    を含む請求項１０または１１に記載の半導体装置の製造方法。
  13. 　前記工程（ｃ１）では、前記絶縁膜で前記トレンチの内部を埋め込むように、前記絶縁膜を形成する請求項１２に記載の半導体装置の製造方法。
  14. 　前記工程（ｃ３）では、前記トレンチの底部で前記絶縁膜の一部が残るように前記絶縁膜のエッチングを行い、これにより、前記第１絶縁層は前記トレンチの前記角側面上および前記底面上に形成される請求項１３に記載の半導体装置の製造方法。
  15. 　前記工程（ｃ１）と前記工程（ｃ２）との間に熱処理を行う工程をさらに含み、前記絶縁膜は不純物をドープされた酸化膜である請求項１３または１４に記載の半導体装置の製造方法。
  16. 　前記工程（ｃ２）は、
    　　（ｃ２１）前記絶縁膜の上にマスク材料膜を形成する工程と、
    　　（ｃ２２）前記マスク材料膜上に第４のマスクを形成する工程であって、前記第４のマスクは、前記基板の主面と垂直な方向から見て、前記トレンチの角部を覆い、かつ、角部以外の部分を露出する工程と、
    　　（ｃ２３）前記第４のマスクをエッチングマスクとし、前記トレンチの底部で前記マスク材料膜の一部が残るように前記マスク材料膜のエッチングを行うことにより前記第３のマスクを形成する工程と
    を含み、
    　前記工程（ｃ３）では、前記第１絶縁層は前記トレンチの前記角側面上および前記底面上に形成される請求項１２に記載の半導体装置の製造方法。
PCT/JP2012/001791 2011-03-23 2012-03-14 半導体装置およびその製造方法 WO2012127821A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2013505805A JP5395309B2 (ja) 2011-03-23 2012-03-14 半導体装置およびその製造方法
US13/982,648 US8748977B2 (en) 2011-03-23 2012-03-14 Semiconductor device and method for producing same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011-064544 2011-03-23
JP2011064544 2011-03-23

Publications (1)

Publication Number Publication Date
WO2012127821A1 true WO2012127821A1 (ja) 2012-09-27

Family

ID=46879001

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2012/001791 WO2012127821A1 (ja) 2011-03-23 2012-03-14 半導体装置およびその製造方法

Country Status (3)

Country Link
US (1) US8748977B2 (ja)
JP (1) JP5395309B2 (ja)
WO (1) WO2012127821A1 (ja)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014207403A (ja) * 2013-04-16 2014-10-30 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2015013352A (ja) * 2013-07-08 2015-01-22 日本電信電話株式会社 微細機械構造の作製方法
WO2015049925A1 (ja) * 2013-10-01 2015-04-09 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
CN104737292A (zh) * 2012-11-28 2015-06-24 住友电气工业株式会社 碳化硅半导体器件及其制造方法
JP2016063048A (ja) * 2014-09-17 2016-04-25 富士電機株式会社 トレンチ型絶縁ゲートバイポーラトランジスタ及びその製造方法
CN106847679A (zh) * 2015-10-09 2017-06-13 英飞凌科技股份有限公司 通过去除非晶化的部分来制造碳化硅半导体器件的方法
JP2018137324A (ja) * 2017-02-21 2018-08-30 株式会社東芝 半導体装置
JP2019050320A (ja) * 2017-09-12 2019-03-28 パナソニックＩｐマネジメント株式会社 半導体装置およびその製造方法
WO2019142722A1 (ja) * 2018-01-17 2019-07-25 ローム株式会社 半導体装置およびその製造方法
WO2021024916A1 (ja) * 2019-08-06 2021-02-11 住友電気工業株式会社 炭化珪素半導体装置
WO2024053022A1 (ja) * 2022-09-07 2024-03-14 三菱電機株式会社 半導体装置およびその製造方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9093304B2 (en) 2012-10-12 2015-07-28 Finscale Inc. Vertical super-thin body semiconductor on dielectric wall devices and methods of their fabrication
JP2014192493A (ja) 2013-03-28 2014-10-06 Toyoda Gosei Co Ltd 半導体装置
JP6131689B2 (ja) * 2013-04-16 2017-05-24 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6528366B2 (ja) * 2014-07-08 2019-06-12 豊田合成株式会社 縦型トレンチｍｏｓｆｅｔの製造方法
JP2016164906A (ja) * 2015-03-06 2016-09-08 豊田合成株式会社 半導体装置およびその製造方法ならびに電力変換装置
DE102015108440B3 (de) * 2015-05-28 2016-10-06 Infineon Technologies Ag Streifenförmige elektrodenstruktur einschliesslich eines hauptteiles mit einer feldelektrode und eines die elektrodenstruktur abschliessenden endteiles
DE102016112020B4 (de) 2016-06-30 2021-04-22 Infineon Technologies Ag Leistungshalbleitervorrichtung mit vollständig verarmten Kanalregionen
DE102016112016A1 (de) 2016-06-30 2018-01-04 Infineon Technologies Ag Leistungshalbleiter mit vollständig verarmten Kanalregionen
DE102016112017B4 (de) 2016-06-30 2020-03-12 Infineon Technologies Ag Leistungshalbleitervorrichtung mit vollständig verarmten Kanalregionen und Verfahren zum Betreiben einer Leistungshalbleitervorrichtung
DE102017130092A1 (de) 2017-12-15 2019-06-19 Infineon Technologies Dresden Gmbh IGBT mit vollständig verarmbaren n- und p-Kanalgebieten
KR102119483B1 (ko) * 2018-12-06 2020-06-05 현대오트론 주식회사 전력 반도체 소자 및 그 제조방법
US20230262958A1 (en) * 2022-02-15 2023-08-17 Nanya Technology Corporation Memory structure and method of forming thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03203350A (ja) * 1989-12-29 1991-09-05 Sharp Corp 半導体装置の製造方法
JPH0888321A (ja) * 1994-09-16 1996-04-02 Nissan Motor Co Ltd 半導体装置の製造方法及び半導体装置の構造
JP2000312003A (ja) * 1999-02-23 2000-11-07 Matsushita Electric Ind Co Ltd 絶縁ゲート型半導体素子およびその製造方法
JP2003282870A (ja) * 2002-03-20 2003-10-03 Fuji Electric Co Ltd 半導体装置およびその製造方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0676814B1 (en) 1994-04-06 2006-03-22 Denso Corporation Process of producing trench semiconductor device
JP3471473B2 (ja) 1994-04-06 2003-12-02 株式会社デンソー 半導体装置及びその製造方法
US5744994A (en) * 1996-05-15 1998-04-28 Siliconix Incorporated Three-terminal power mosfet switch for use as synchronous rectifier or voltage clamp
JP3415459B2 (ja) * 1998-12-07 2003-06-09 株式会社東芝 半導体装置及びその製造方法
US6228720B1 (en) 1999-02-23 2001-05-08 Matsushita Electric Industrial Co., Ltd. Method for making insulated-gate semiconductor element
US6740555B1 (en) * 1999-09-29 2004-05-25 Infineon Technologies Ag Semiconductor structures and manufacturing methods
US6150670A (en) 1999-11-30 2000-11-21 International Business Machines Corporation Process for fabricating a uniform gate oxide of a vertical transistor
US6864532B2 (en) 2000-01-14 2005-03-08 Denso Corporation Semiconductor device and method for manufacturing the same
JP4852792B2 (ja) * 2001-03-30 2012-01-11 株式会社デンソー 半導体装置の製造方法
US6882000B2 (en) 2001-08-10 2005-04-19 Siliconix Incorporated Trench MIS device with reduced gate-to-drain capacitance
US6674124B2 (en) 2001-11-15 2004-01-06 General Semiconductor, Inc. Trench MOSFET having low gate charge
JP4178789B2 (ja) * 2001-12-18 2008-11-12 富士電機デバイステクノロジー株式会社 半導体装置およびその製造方法
JP2004055976A (ja) 2002-07-23 2004-02-19 Toyota Industries Corp トレンチ構造を有する半導体装置
AU2003303014A1 (en) * 2002-12-14 2004-07-09 Koninklijke Philips Electronics N.V. Manufacture of trench-gate semiconductor devices
JP5017855B2 (ja) 2005-12-14 2012-09-05 富士電機株式会社 半導体装置の製造方法
JP4857827B2 (ja) 2006-03-09 2012-01-18 富士電機株式会社 Ｍｏｓ型半導体装置の製造方法
US7598567B2 (en) * 2006-11-03 2009-10-06 Cree, Inc. Power switching semiconductor devices including rectifying junction-shunts
JP2008159927A (ja) * 2006-12-25 2008-07-10 Toyota Motor Corp Ｉｉｉ族窒化物半導体装置とその製造方法
JP4367508B2 (ja) * 2007-03-13 2009-11-18 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP4286877B2 (ja) 2007-03-13 2009-07-01 Ｏｋｉセミコンダクタ株式会社 炭化珪素半導体装置およびその製造方法
JP5206107B2 (ja) 2007-09-06 2013-06-12 トヨタ自動車株式会社 半導体装置
JP2009088188A (ja) * 2007-09-28 2009-04-23 Sanyo Electric Co Ltd トレンチゲート型トランジスタ及びその製造方法
WO2009041742A1 (ja) * 2007-09-28 2009-04-02 Sanyo Electric Co., Ltd. トレンチゲート型トランジスタ及びその製造方法
JP2009289904A (ja) * 2008-05-28 2009-12-10 Toshiba Corp 半導体装置
CN103219382B (zh) * 2009-04-30 2015-07-22 松下电器产业株式会社 半导体元件、半导体装置及电力变换器

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03203350A (ja) * 1989-12-29 1991-09-05 Sharp Corp 半導体装置の製造方法
JPH0888321A (ja) * 1994-09-16 1996-04-02 Nissan Motor Co Ltd 半導体装置の製造方法及び半導体装置の構造
JP2000312003A (ja) * 1999-02-23 2000-11-07 Matsushita Electric Ind Co Ltd 絶縁ゲート型半導体素子およびその製造方法
JP2003282870A (ja) * 2002-03-20 2003-10-03 Fuji Electric Co Ltd 半導体装置およびその製造方法

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104737292A (zh) * 2012-11-28 2015-06-24 住友电气工业株式会社 碳化硅半导体器件及其制造方法
EP2927960A4 (en) * 2012-11-28 2016-08-24 Sumitomo Electric Industries SILICON CARBIDE SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME
US9793365B2 (en) 2013-04-16 2017-10-17 Sumitomo Electric Industries, Ltd. Method for manufacturing silicon carbide semiconductor device having trench
JP2014207403A (ja) * 2013-04-16 2014-10-30 住友電気工業株式会社 炭化珪素半導体装置の製造方法
EP2988323A4 (en) * 2013-04-16 2016-11-30 Sumitomo Electric Industries METHOD FOR MANUFACTURING SILICON CARBIDE SEMICONDUCTOR DEVICE
JP2015013352A (ja) * 2013-07-08 2015-01-22 日本電信電話株式会社 微細機械構造の作製方法
WO2015049925A1 (ja) * 2013-10-01 2015-04-09 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2015072944A (ja) * 2013-10-01 2015-04-16 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
US9893177B2 (en) 2013-10-01 2018-02-13 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method of manufacturing the same
JP2016063048A (ja) * 2014-09-17 2016-04-25 富士電機株式会社 トレンチ型絶縁ゲートバイポーラトランジスタ及びその製造方法
US10217636B2 (en) 2015-10-09 2019-02-26 Infineon Technologies Ag Method of manufacturing a silicon carbide semiconductor device by removing amorphized portions
CN106847679A (zh) * 2015-10-09 2017-06-13 英飞凌科技股份有限公司 通过去除非晶化的部分来制造碳化硅半导体器件的方法
US9934972B2 (en) 2015-10-09 2018-04-03 Infineon Technologies Ag Method of manufacturing a silicon carbide semiconductor device by removing amorphized portions
JP2017112357A (ja) * 2015-10-09 2017-06-22 インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ 非晶質化された部分を除去することによって炭化ケイ素半導体素子を製造する方法
US11004931B2 (en) 2017-02-21 2021-05-11 Kabushiki Kaisha Toshiba Semiconductor device
JP2018137324A (ja) * 2017-02-21 2018-08-30 株式会社東芝 半導体装置
JP2019050320A (ja) * 2017-09-12 2019-03-28 パナソニックＩｐマネジメント株式会社 半導体装置およびその製造方法
WO2019142722A1 (ja) * 2018-01-17 2019-07-25 ローム株式会社 半導体装置およびその製造方法
JPWO2019142722A1 (ja) * 2018-01-17 2021-01-07 ローム株式会社 半導体装置およびその製造方法
US11502172B2 (en) 2018-01-17 2022-11-15 Rohm Co., Ltd. Semiconductor device with carbon-density-decreasing region
JP7241704B2 (ja) 2018-01-17 2023-03-17 ローム株式会社 半導体装置およびその製造方法
WO2021024916A1 (ja) * 2019-08-06 2021-02-11 住友電気工業株式会社 炭化珪素半導体装置
WO2024053022A1 (ja) * 2022-09-07 2024-03-14 三菱電機株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US8748977B2 (en) 2014-06-10
US20130306982A1 (en) 2013-11-21
JP5395309B2 (ja) 2014-01-22
JPWO2012127821A1 (ja) 2014-07-24

Similar Documents

Publication Publication Date Title
JP5395309B2 (ja) 半導体装置およびその製造方法
JP6707498B2 (ja) シールドゲートを有する炭化珪素装置を形成する方法
JP5907940B2 (ja) 半導体素子
US10263082B2 (en) Semiconductor device having a gate electrode formed inside a trench
US9673288B2 (en) Silicon carbide semiconductor device including conductivity layer in trench
US9087894B2 (en) Semiconductor device and method of manufacturing the device
WO2013001677A1 (ja) 半導体装置とその製造方法
WO2013114477A1 (ja) 半導体装置及びその製造方法
JP6705155B2 (ja) 半導体装置および半導体装置の製造方法
JP2018046163A (ja) 半導体装置および半導体装置の製造方法
US11961904B2 (en) Semiconductor device including trench gate structure and buried shielding region and method of manufacturing
JP4435847B2 (ja) 半導体装置およびその製造方法
JP2019003967A (ja) 半導体装置および半導体装置の製造方法
WO2013161116A1 (ja) 半導体装置及びその製造方法
WO2012098861A1 (ja) 半導体装置およびその製造方法
JP2018060923A (ja) 半導体装置および半導体装置の製造方法
US11342433B2 (en) Silicon carbide devices, semiconductor devices and methods for forming silicon carbide devices and semiconductor devices
US20200020775A1 (en) Semiconductor device and manufacturing method of the same
WO2012105170A1 (ja) 半導体装置およびその製造方法
JP2012064741A (ja) 半導体装置およびその製造方法
US10269952B2 (en) Semiconductor device having steps in a termination region and manufacturing method thereof
JP5059989B1 (ja) 半導体装置とその製造方法
JP7074173B2 (ja) 半導体装置および半導体装置の製造方法
JP2017092364A (ja) 半導体装置および半導体装置の製造方法
WO2015111177A1 (ja) 半導体装置，パワーモジュール，電力変換装置，および鉄道車両

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12760624

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2013505805

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 13982648

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 12760624

Country of ref document: EP

Kind code of ref document: A1