WO2015049925A1 - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

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Definitions

  • the present invention relates to a silicon carbide semiconductor device.
  • Silicon carbide semiconductor devices have many advantages such as low power loss and high-temperature operation compared to silicon semiconductor devices that are currently mainstream, and are expected as next-generation power semiconductor devices. Yes.
  • various structures have been proposed as the structure of a semiconductor device. For example, in a trench gate structure, a groove called a trench is provided in a semiconductor substrate (see, for example, Japanese Patent Laid-Open No. 8-306914 (Patent Document 1)).
  • the structure in which the gate electrode is provided inside the trench through the gate insulating film is suitable for low on-resistance and is promising as a high-speed switching element.
  • the thickness of the gate insulating film tends to be thin at the bottom of the trench. For this reason, there is a problem that sufficient switching speed cannot be exhibited and the withstand voltage is low.
  • Patent Document 1 in a silicon semiconductor device having a groove on the substrate surface, the gate oxide film on the bottom surface of the groove is thickened to improve the switching speed and increase the breakdown voltage. ing.
  • an electric field stronger than that in the silicon semiconductor device is applied to the gate insulating film due to the high relative dielectric constant of silicon carbide. For this reason, in the silicon carbide semiconductor device, even if the gate insulating film on the bottom surface of the trench is thickened, a sufficient breakdown voltage is not yet obtained.
  • an object is to provide a silicon carbide semiconductor device having a high breakdown voltage.
  • a silicon carbide semiconductor device includes a silicon carbide semiconductor layer having a main surface.
  • a trench having a closed shape in plan view is provided on the main surface of the silicon carbide semiconductor layer.
  • the trench includes a bottom portion, a plurality of side walls connected to the bottom portion, and a side wall connection corner portion at a connection portion between two adjacent side walls among the plurality of side walls.
  • the silicon carbide semiconductor device includes a gate insulating film that covers the bottom and side walls of the trench, and a gate electrode provided on the gate insulating film. The thickness of the gate insulating film at the sidewall connection corner of the trench is thicker than the thickness of the gate insulating film at a portion other than the sidewall connection corner.
  • a silicon carbide semiconductor device having a high breakdown voltage can be provided.
  • FIG. 2 is a partial plan view showing an example of a plane along line II-II in FIG.
  • FIG. 2 is a partial perspective view schematically showing an example of a shape of a silicon carbide semiconductor layer included in the silicon carbide semiconductor device of FIG. 1.
  • FIG. 1 shows an example of the planar shape of the gate insulating film which concerns on one Embodiment of this invention. It is the elements on larger scale which show the periphery of the side wall connection corner
  • FIG. 7 is a partial plan view showing another example of a plane along line II-II in FIG. 1. It is a fragmentary sectional view showing roughly a part of manufacturing process of a silicon carbide semiconductor device concerning one embodiment of the present invention. It is a fragmentary sectional view showing roughly a part of manufacturing process of a silicon carbide semiconductor device concerning one embodiment of the present invention. It is a fragmentary sectional view showing roughly a part of manufacturing process of a silicon carbide semiconductor device concerning one embodiment of the present invention. It is a fragmentary sectional view showing roughly a part of manufacturing process of a silicon carbide semiconductor device concerning one embodiment of the present invention.
  • this embodiment an outline of an embodiment of the present invention (hereinafter also referred to as “this embodiment”) will be described in the following (1) to (11).
  • the present inventor conducted intensive research to solve the above-mentioned problems.
  • silicon oxide (SiO 2 ) that should become the gate insulating film tends to soften and flow due to the influence of high temperature, and as a result, the gate insulating film is formed thinly at this ridgeline portion.
  • the present embodiment has been completed by further research based on this knowledge. That is, the silicon carbide semiconductor device according to the present embodiment has the following configuration.
  • the silicon carbide semiconductor device 201 of this embodiment includes a silicon carbide semiconductor layer 100 having a main surface MP.
  • main surface MP of silicon carbide semiconductor layer 100 is provided with trench TR having a closed shape in plan view, and trench TR includes bottom portion BT, a plurality of sidewalls SW connected to bottom portion BT, and a plurality of sidewalls SW.
  • the side wall connection corner portion CN1 is included in the connection portion between two side walls SW adjacent to each other.
  • Silicon carbide semiconductor device 201 further includes a gate insulating film 91 covering bottom BT and sidewall SW of trench TR, and a gate electrode 92 provided on gate insulating film 91.
  • the thickness of the gate insulating film 91 at the sidewall connection corner portion CN1 of the trench TR is larger than the thickness of the gate insulating film 91 at a portion other than the sidewall connection corner portion CN1. Also thick.
  • trench TR has a closed shape in plan view. That is, in trench TR, the connection part of two adjacent side walls SW is not a ridge line but a valley line. This valley line portion corresponds to side wall connection corner portion CN1 on a plane that intersects with side wall SW in a direction along main surface MP (that is, a cross section parallel to main surface MP).
  • main surface MP that is, a cross section parallel to main surface MP.
  • the upper end of the gate electrode 92 is preferably positioned below the upper end of the trench TR.
  • a portion of gate insulating film 91 that covers a connection portion (upper corner portion CN2 described later) between main surface MP and sidewall SW is the other portion. It tends to be thinner than. This is because the portion corresponds to a ridge line in a cross section perpendicular to the main surface MP. Therefore, by providing the gate electrode 92 so as not to be in contact with this portion, a higher breakdown voltage can be obtained.
  • the gate insulating film 91 extends so as to cover the upper end corner portion CN2 that is the connection portion between the upper end of the trench TR and the main surface MP, and the thickness of the portion in contact with the upper end corner portion CN2 of the gate insulating film 91 is The thickness of the gate insulating film 91 at the center in the depth direction of the trench TR is smaller. As a result, the thickness of the portion of the gate insulating film 91 that particularly contributes to the breakdown voltage can be increased, so that the breakdown voltage can be improved efficiently.
  • the closed shape of the trench TR in plan view is preferably a hexagonal shape or a quadrangular shape.
  • the thickness of the sidewall connection corner portion CN1 can be increased, and the breakdown voltage can be improved.
  • Silicon carbide semiconductor device 201 is formed at a position adjacent to trench TR in gate wiring 96 electrically connected to gate electrode 92, interlayer insulating film 93 covering gate wiring 96, and silicon carbide semiconductor layer 100. It is preferable to include a source region (n + layer 83) formed and a source wiring 97 provided on the interlayer insulating film 93 and electrically connected to the source region.
  • the gate wiring 96 and the source wiring 97 can be arranged so as not to contact each other.
  • the silicon carbide semiconductor device 201 according to the present embodiment can be manufactured by the following manufacturing method. That is, in the method for manufacturing the silicon carbide semiconductor device according to the present embodiment, the shape closed in plan view at step S1 of preparing silicon carbide semiconductor layer 100 having main surface MP and main surface MP of silicon carbide semiconductor layer 100 is obtained.
  • the thickness of the gate insulating film 91 at the sidewall connection corner portion CN1 of the trench TR is larger than the thickness of the gate insulating film 91 at a portion other than the sidewall connection corner portion CN1.
  • silicon carbide semiconductor device 201 having a high breakdown voltage can be manufactured.
  • the upper end of gate electrode 92 is formed to be located below the upper end of trench TR. Therefore, since gate electrode 92 can be provided so as not to contact upper corner portion CN2, a silicon carbide semiconductor device having a higher breakdown voltage can be manufactured.
  • gate insulating film 91 extends to cover upper end corner portion CN2 that is the connection portion between the upper end of trench TR and main surface MP, and the gate insulating film
  • the thickness of the portion of 91 that is in contact with the upper corner portion CN2 is preferably thinner than the thickness of the gate insulating film 91 at the center in the depth direction of the trench TR.
  • the closed shape of the trench TR in a plan view is preferably formed in a hexagonal shape or a quadrangular shape.
  • the thickness of sidewall connecting corner portion CN1 can be increased, and a silicon carbide semiconductor device with improved breakdown voltage can be manufactured.
  • the method for manufacturing the silicon carbide semiconductor device of this embodiment includes a step S5 of forming a gate wiring 96 electrically connected to the gate electrode 92, and a step S6 of forming an interlayer insulating film 93 covering the gate wiring 96.
  • silicon carbide semiconductor layer 100 has a source region formed at a position adjacent to trench TR, and has source wiring 97 provided on interlayer insulating film 93 and electrically connected to the source region. It is preferable to include the step S7 of forming.
  • gate insulating film 91 is preferably formed by heat-treating silicon carbide semiconductor layer 100 at a temperature of 1250 ° C. or higher in an atmosphere containing oxygen. .
  • the dependence of the oxidation rate on the plane orientation is reduced, and the gate insulating film 91 having a desired thickness can be stably formed.
  • thermal oxidation is performed at such a high temperature, SiO 2 softens and flows, and the breakdown voltage decreases.
  • SiO 2 flows so as to gather at the side wall connection corner portion CN1. No part that causes a decrease in breakdown voltage occurs.
  • FIG. 1 is a cross-sectional view schematically showing a configuration of silicon carbide semiconductor device 201 according to the present embodiment.
  • a silicon carbide semiconductor device 201 shown in FIG. 1 is configured as a trench gate type MOSFET (Metal Oxide Semiconductor Field Effect Transistor).
  • Silicon carbide semiconductor device 201 includes single crystal substrate 80, silicon carbide semiconductor layer 100, gate insulating film 91, gate electrode 92, interlayer insulating film 93, source electrode 94, gate wiring 96, and source wiring 97. And a drain electrode 98.
  • Single crystal substrate 80 is made of silicon carbide and has n-type conductivity. Silicon carbide semiconductor layer 100 is provided on single crystal substrate 80.
  • Silicon carbide semiconductor layer 100 is a silicon carbide layer epitaxially grown on single crystal substrate 80. Silicon carbide semiconductor layer 100 has a polytype 4H hexagonal crystal structure. By adopting such a crystal structure, the on-resistance of silicon carbide semiconductor device 201 can be lowered. Silicon carbide semiconductor layer 100 has an n drift layer 81, a p body layer 82, an n + layer 83, and a p contact region 84.
  • N drift layer 81 is formed on the main surface of single crystal substrate 80 and has n type conductivity.
  • the impurity concentration of n drift layer 81 is preferably lower than the impurity concentration of single crystal substrate 80.
  • the impurity concentration of the n drift layer 81 is preferably 1 ⁇ 10 15 cm ⁇ 3 or more and 5 ⁇ 10 16 cm ⁇ 3 or less.
  • P body layer 82 is provided on n drift layer 81 and has p-type conductivity.
  • the impurity concentration of p body layer 82 is preferably not less than 5 ⁇ 10 15 cm ⁇ 3 and not more than 2 ⁇ 10 18 cm ⁇ 3 , for example, about 1 ⁇ 10 18 cm ⁇ 3 .
  • n + layer 83 functions as a source region and has an n-type conductivity type.
  • N + layer 83 is provided on p body layer 82 so as to be separated from n drift layer 81 by p body layer 82.
  • N + layer 83 forms part of main surface MP of silicon carbide semiconductor layer 100 together with p contact region 84.
  • FIG. 3 is a partial perspective view schematically showing the shape of silicon carbide semiconductor layer 100.
  • a trench TR having a hexagonal shape in plan view is formed on the main surface MP.
  • Trench TR has a bottom BT and a plurality of side walls SW connected to bottom BT.
  • Side wall SW of trench TR is formed in a slope shape inclined with respect to main surface MP, and the cross-sectional shape of trench TR in a cross section parallel to main surface MP is similarly smaller toward bottom BT of trench TR. It has become.
  • Trench TR includes side wall connection corner portion CN1 at the connection portion (valley line portion) between two adjacent side walls SW.
  • Trench TR includes upper end corner portion CN2 at the connection portion (ridge line portion) between side wall SW and main surface MP.
  • FIG. 4 is a partially enlarged view of the gate insulating film 91 in a plane that intersects the sidewall SW in the direction along the main surface MP between the bottom BT and the upper end of the trench TR.
  • side wall connection corner portion CN ⁇ b> 1 is formed so as to protrude toward the silicon carbide semiconductor layer 100 side. Therefore, the thickness of the gate insulating film 91 at the sidewall connection corner portion CN1 is thicker than the thickness of the portion other than the sidewall connection corner portion CN1. That is, there is no portion where the gate insulating film 91 is locally thin in the same plane. Furthermore, the thickness of the gate insulating film 91 can be rather increased in the side wall connection corner portion CN1 where the gate insulating film 91 is conventionally thinned easily. Therefore, silicon carbide semiconductor device 201 can have a high breakdown voltage.
  • the thickness of the gate insulating film 91 at the side wall connection corner portion CN1 is defined as follows.
  • FIG. 5 is a partially enlarged view around the side wall connection corner portion CN1 in a cross section parallel to the main surface MP.
  • a side wall connection corner portion CN1 is formed at a connection portion between two adjacent side walls SW1 and SW2.
  • the gate insulating film 91 has a thickness ta ⁇ b> 1 in a linearly extending portion. Then, two straight lines that are parallel to the sidewall SW1 and sandwich the gate insulating film 91 and two straight lines that are parallel to the sidewall SW2 and sandwich the gate insulating film 91 are considered.
  • tb1 is the thickness of the gate insulating film 91 at the sidewall connection corner portion CN1.
  • the relationship of tb1> ta1 is satisfied by providing the trench TR having a closed shape in plan view.
  • the thickness of the portion of the gate insulating film 91 that contacts one side wall SW1 is the same as the thickness of the portion that contacts the other side wall SW2, but these thicknesses may be different. Good. Even if they are different, the thickness of the gate insulating film 91 at the sidewall connection corner portion CN1 is defined similarly.
  • FIG. 1 again, another configuration of silicon carbide semiconductor device 201 will be described.
  • a gate electrode 92 is provided on the gate insulating film 91 in the trench TR.
  • the upper end of the gate electrode 92 is located below the upper end of the trench TR.
  • the breakdown voltage is further improved in silicon carbide semiconductor device 201.
  • the gate electrode 92 is not in contact with the gate insulating film 91 having a relatively thin thickness located at the upper corner portion CN2. This will be specifically described below.
  • FIG. 6 is a partially enlarged view of a connection portion between main surface MP and side wall SW in FIG.
  • the upper end corner portion CN2 shown in FIG. 6 is formed at the connection portion between the main surface MP and the side wall SW.
  • upper end corner portion CN2 projects outward from the n + layer 83 (silicon carbide semiconductor layer 100) side. Therefore, the thickness of the portion covering gate corner CN2 of gate insulating film 91 is thinner than the thickness of the portion covering main surface MP and the thickness covering the sidewall SW. Therefore, the breakdown voltage can be improved by providing the gate electrode 92 so as not to contact the gate insulating film 91 at the upper corner portion CN2.
  • the portion of the gate insulating film 91 that does not contact the gate electrode 92 does not substantially contribute to the breakdown voltage of the semiconductor device. Therefore, the thickness of this portion can be made thinner than the thickness of the portion in contact with the gate electrode 92 (typically, the thickness of the gate insulating film 91 at the center in the depth direction of the trench TR). .
  • the “thickness of the portion in contact with the upper corner portion CN2” is defined as follows. As shown in FIG. 6, the gate insulating film 91 has a thickness ta ⁇ b> 2 at a portion extending linearly. Consider two straight lines that are parallel to main surface MP and sandwich gate insulating film 91, and two straight lines that are parallel to side wall SW and sandwich gate insulating film 91. Of these straight lines, a gate insulating film on a straight line 20 passing through an intersection A of two straight lines closer to the main surface MP and the side wall SW and an intersection B of two straight lines far from the main surface MP and the side wall SW.
  • a thickness tb2 of 91 is a thickness of the gate insulating film 91 in a portion in contact with the upper corner portion CN2.
  • upper end corner portion CN2 protrudes outward from silicon carbide semiconductor layer 100, so that the relationship of tb2 ⁇ ta2 is satisfied.
  • the thickness of the portion of the gate insulating film 91 in contact with the main surface MP is the same as the thickness of the portion in contact with the side wall SW, but these thicknesses may be different. Even if they are different, the thickness of the portion in contact with the upper corner portion CN2 is defined similarly.
  • silicon carbide semiconductor device 201 has a gate wiring 96 electrically connected to gate electrode 92 on gate electrode 92.
  • the gate wiring 96 is covered with an interlayer insulating film 93.
  • a source electrode 94 is provided in contact with each of n + layer 83 and p contact region 84 at a position adjacent to trench TR.
  • the source wiring 97 is in contact with the interlayer insulating film 93 and is electrically connected to the source electrode 94.
  • the gate wiring 96 and the source wiring 97 are made of a conductor such as aluminum.
  • the drain electrode 98 is provided in contact with the single crystal substrate 80.
  • FIG. 2 is a partial cross-sectional view taken along line II-II in FIG.
  • a region surrounded by an alternate long and short dash line indicates a connection portion 110 between the gate wiring 96 and the gate electrode 92.
  • a region surrounded by a dotted line indicates the position of the connecting portion 120 between the source wiring 97 and the source electrode 94.
  • the gate wiring 96 constitutes a mesh type network by connecting the adjacent gate electrodes 92 while avoiding the connecting portion 120 between the adjacent source wiring 97 and the source electrode 94.
  • Source wiring 97 is arranged on gate wiring 96 via interlayer insulating film 93 and covers the entire top surface of silicon carbide semiconductor device 201.
  • the volume of the source wiring 97 through which more current flows can be increased compared to the gate wiring 96, which can contribute to a reduction in on-resistance of the semiconductor device.
  • the “closed shape in plan view” of the trench TR is not limited to the hexagonal shape.
  • the “closed shape in a plan view” indicates a polygon composed of three or more sides. Therefore, for example, the “closed shape in plan view” of the trench TR may be a quadrangle (rectangle, rhombus, parallelogram, etc.) as shown in FIG.
  • the thickness of the gate insulating film 91 at the side wall connection corner portion CN1 can be made thicker than other portions in the same plane. It is.
  • the cross-sectional shape in a vertical cross section with respect to the main surface MP of the trench TR is not limited thereto, For example, it may be V-shaped or U-shaped.
  • the conductivity type of each layer or region in silicon carbide semiconductor device 201 may also have a polarity different from that described above.
  • FIG. 20 is a flowchart schematically showing a method for manufacturing the silicon carbide semiconductor device of this embodiment.
  • the method for manufacturing the silicon carbide semiconductor device according to this embodiment includes step S1, step S2, step S3 and step S4, and further includes step S5, step S6 and step S7. be able to.
  • step S1 step S2, step S3 and step S4
  • step S5 step S6 and step S7.
  • silicon carbide semiconductor layer 100 having main surface MP is prepared.
  • silicon carbide semiconductor layer 100 is formed on single crystal substrate 80 by epitaxial growth.
  • the single crystal substrate 80 can be obtained by slicing an ingot (not shown) made of hexagonal silicon carbide of polytype 4H, for example.
  • Epitaxial growth of silicon carbide semiconductor layer 100 is, for example, CVD using a mixed gas of silane (SiH 4 ) and propane (C 3 H 8 ) as a source gas and using, for example, hydrogen gas (H 2 ) as a carrier gas. (Chemical Vapor Deposition) method can be used.
  • n drift layer 81 is formed in silicon carbide semiconductor layer 100.
  • n drift layer 81 p body layer 82 and n + layer 83 are formed on n drift layer 81. These can be formed, for example, by ion implantation on the entire surface of n drift layer 81.
  • an impurity for imparting p-type such as aluminum (Al)
  • Al aluminum
  • n + layer 83 an impurity for imparting an n-type such as phosphorus (P) is ion-implanted.
  • epitaxial growth accompanied by addition of impurities may be performed.
  • a resist film 60 is formed on the n + layer 83. Subsequently, as shown in FIG. 11, the resist film 60 is exposed and developed. Thereby, a mask layer 61 having an opening corresponding to a position where the p contact region 84 is to be formed is formed. Next, p contact region 84 is formed by ion implantation through mask layer 61. Thereafter, as shown in FIG. 12, the mask layer 61 is removed.
  • the heat treatment temperature at this time is preferably 1500 ° C. or higher and 1900 ° C. or lower, for example, about 1700 ° C.
  • the heat treatment time can be about 30 minutes, for example.
  • the atmosphere of the heat treatment is preferably an inert gas atmosphere, for example, an argon (Ar) atmosphere.
  • silicon carbide semiconductor layer 100 is prepared.
  • step S ⁇ b> 2 for forming trench TR having a closed shape in plan view is performed on main surface MP of silicon carbide semiconductor layer 100.
  • a mask layer 40 having an opening is formed on main surface MP by photolithography.
  • the mask layer 40 has a closed shape in plan view (not shown).
  • As mask layer 40 for example, a silicon oxide (SiO 2 ) film or the like can be used.
  • the opening is formed corresponding to the position of trench TR.
  • n + layer 83, p body layer 82, and part of n drift layer 81 are removed by etching in the opening of mask layer 40.
  • etching method for example, reactive ion etching (RIE), particularly inductively coupled plasma (ICP) -RIE can be used.
  • ICP-RIE using SF 6 or a mixed gas of SF 6 and O 2 as a reaction gas can be used.
  • trench TQ having a side wall substantially perpendicular to main surface MP is formed in a region where trench TR is to be formed.
  • the trench TQ also has a closed shape in plan view (not shown).
  • thermal etching is performed in trench TQ.
  • the thermal etching can be performed, for example, by heating in an atmosphere containing a reactive gas having at least one or more types of halogen atoms.
  • at least one or more types of halogen atoms include at least one of chlorine (Cl) atoms and fluorine (F) atoms.
  • This atmosphere is, for example, Cl 2 , BCl 3 , SF 6 , or CF 4 .
  • thermal etching is performed using a mixed gas of chlorine gas and oxygen gas as a reaction gas and a heat treatment temperature of, for example, 700 ° C. or more and 1000 ° C. or less.
  • the reaction gas may contain a carrier gas in addition to the above-described chlorine gas and oxygen gas.
  • a carrier gas for example, nitrogen (N 2 ) gas, argon (Ar) gas, helium (He) gas, or the like can be used.
  • the heat treatment temperature is set to 700 ° C. or higher and 1000 ° C. or lower as described above, the etching rate of silicon carbide (SiC) is, for example, about 70 ⁇ m / hour.
  • the mask layer 40 made of silicon oxide (SiO 2 ) has a very high selectivity with respect to SiC, and thus is not substantially etched during the etching of SiC.
  • the trench TR is formed to have the bottom portion BT and the plurality of side walls SW connected to the bottom portion BT by the above-described thermal etching. That is, trench TR is formed to have a closed shape in plan view. A sidewall connection corner portion CN1 is formed at a connection portion between two adjacent sidewalls SW. Thereafter, the mask layer 40 is removed by an arbitrary method such as etching.
  • the closed shape of the trench TR in the plan view is preferably a hexagonal shape or a quadrangular shape from the viewpoint of easy miniaturization of the semiconductor device.
  • step S3 of forming gate insulating film 91 covering bottom BT and sidewall SW of trench TR is performed.
  • the gate insulating film 91 is preferably formed by thermal oxidation.
  • the trench TR has a closed shape in plan view. Therefore, in the present embodiment, the gate insulating film 91 at the side wall connection corner portion CN1 of the trench TR is formed between the bottom portion BT and the upper end of the trench TR in a plane that intersects the side wall SW in the direction along the main surface MP.
  • the thickness is formed to be thicker than the thickness of the gate insulating film 91 in a portion other than the side wall connection corner portion CN1.
  • silicon carbide semiconductor layer 100 is preferably heat-treated at a temperature of 1250 ° C. or higher in an atmosphere containing oxygen. The reason will be described with reference to Table 1.
  • Table 1 shows the results of evaluating the thickness of the formed gate insulating film 91 while changing the temperature during thermal oxidation in the method for manufacturing the silicon carbide semiconductor device of the present embodiment.
  • the thickness is evaluated for each of the bottom portion BT and the sidewall SW.
  • Table 1 shows the results of evaluating the thickness of the formed gate insulating film 91 while changing the temperature during thermal oxidation in the method for manufacturing the silicon carbide semiconductor device of the present embodiment. The thickness is evaluated for each of the bottom portion BT and the sidewall SW.
  • the thickness of the gate insulating film 91 at the bottom BT is 146 mm
  • the thickness of the gate insulating film 91 at the sidewall SW is 311 mm.
  • the value (thickness ratio) obtained by dividing the thickness of the gate insulating film 91 in the bottom portion BT by the thickness of the gate insulating film in the sidewall SW is 0.47.
  • the gate insulating film 91 covering the bottom portion BT has a thickness of 1 ⁇ 2 or less as compared with the portion covering the sidewall SW.
  • the thermal oxidation temperature is 1250 ° C. or higher, the gate insulating film 91 is easily formed uniformly in the trench TR, thereby improving the breakdown voltage.
  • the thermal oxidation temperature is more preferably 1300 ° C. or higher, further preferably 1350 ° C. or higher, and particularly preferably 1400 ° C. or higher.
  • a silicon carbide semiconductor device having a high breakdown voltage can be manufactured by performing thermal oxidation at a temperature of 1250 ° C. or higher.
  • the higher the temperature of thermal oxidation the thicker the gate insulating film 91 at the sidewall connection corner portion CN1 and the thinner the gate insulating film 91 at the upper end corner portion CN2. That is, by adjusting the thermal oxidation temperature, the thickness of the portion of the gate insulating film 91 in contact with the upper corner portion CN2 can be made thinner than the thickness of the gate insulating film 91 at the center in the depth direction of the trench TR. .
  • NO annealing using nitrogen monoxide (NO) gas as the atmospheric gas may be performed.
  • NO nitrogen monoxide
  • the temperature can be set to 1100 ° C. or higher and 1300 ° C. or lower, and the holding time can be set to about 1 hour.
  • nitrogen atoms are introduced into the interface region between gate insulating film 91 and p body layer 82.
  • the formation of interface states in the interface region is suppressed, so that channel mobility can be improved.
  • a gas other than NO gas may be used as the atmospheric gas.
  • Ar annealing using argon (Ar) as an atmospheric gas may be performed.
  • the heating temperature for Ar annealing is preferably higher than the heating temperature for NO annealing and lower than the melting point of the gate insulating film 91.
  • the holding time of Ar annealing is, for example, about 1 hour. Thereby, the formation of interface states in the interface region between gate insulating film 91 and p body layer 82 is further suppressed.
  • other inert gas such as nitrogen gas may be used as the atmospheric gas instead of Ar gas.
  • step S4 for forming gate electrode 92 on gate insulating film 91 is performed.
  • gate electrode 92 is formed on gate insulating film 91 so as to fill the region inside trench TR with gate insulating film 91 interposed therebetween.
  • the formation of the gate electrode 92 can be performed by, for example, forming a conductor or doped polysilicon and performing CMP (Chemical Mechanical Polishing).
  • the gate electrode 92 it is preferable to form the gate electrode 92 so that the upper end of the gate electrode 92 is positioned below the upper end of the trench TR, as shown in FIG.
  • the portion of the gate insulating film 91 that is in contact with the upper corner portion CN2 may be formed thin. Therefore, by positioning the upper end of the gate electrode 92 below the upper end of the trench TR, a high breakdown voltage can be realized without the gate electrode 92 being in contact with the thin portion of the gate insulating film 91.
  • step S5 for forming the gate wiring 96 is performed.
  • an insulating film 95 made of silicon oxide or the like having an opening in a region where the gate wiring 96 is to be formed is formed by, for example, a CVD method.
  • a resist layer having an opening pattern to be the gate wiring 96 is formed, and after depositing Al, the Al on the resist layer is removed together with the resist layer (lift-off), whereby the gate wiring 96 can be formed. it can.
  • the insulating film 95 becomes a part of an interlayer insulating film 93 described later.
  • step S ⁇ b> 6 for forming interlayer insulating film 93 covering gate wiring 96 is performed. Then, etching is performed so that openings are formed in the interlayer insulating film 93 and the gate insulating film 91. Through this opening, each of n + layer 83 and p contact region 84 is exposed on main surface MP. Next, source electrode 94 in contact with each of n + layer 83 and p contact region 84 is formed on main surface MP. Further, in single crystal substrate 80, drain electrode 98 is formed on the back surface opposite to the main surface side where n drift layer 81 is formed.
  • step S ⁇ b> 7 for forming source wiring 97 electrically connected to source electrode 94 is performed on interlayer insulating film 93.
  • the silicon carbide semiconductor device of the present embodiment having a high breakdown voltage can be manufactured.

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Abstract

　炭化珪素半導体装置は、主表面（ＭＰ）を有する炭化珪素半導体層（１００）を備え、炭化珪素半導体層（１００）の主表面（ＭＰ）には、平面視において閉じた形状を有するトレンチ（ＴＲ）が設けられており、トレンチ（ＴＲ）は、底部（ＢＴ）と、底部（ＢＴ）に連なる複数の側壁（ＳＷ）と、複数の側壁（ＳＷ）のうち隣接する２つの側壁（ＳＷ）の接続部に側壁接続角部（ＣＮ１）とを含み、さらに、トレンチ（ＴＲ）の底部（ＢＴ）および側壁（ＳＷ）を覆うゲート絶縁膜（９１）と、ゲート絶縁膜（９１）上に設けられたゲート電極（９２）と、を備え、底部（ＢＴ）とトレンチ（ＴＲ）の上端との間で、トレンチ（ＴＲ）の側壁接続角部（ＣＮ１）でのゲート絶縁膜（９１）の厚さが、側壁接続角部（ＣＮ１）以外の部分でのゲート絶縁膜（９１）の厚さよりも厚い。

Description

炭化珪素半導体装置およびその製造方法
　本発明は、炭化珪素半導体装置に関する。
　炭化珪素半導体装置は、現在主流である珪素半導体装置に比べて、電力損失が少なく、高温動作が可能である等の多くの利点を有しており、次世代の電力用半導体装置として期待されている。従来、半導体装置の構造として、様々な構造が提案されている。たとえば、トレンチゲート構造では、半導体基板にトレンチと呼ばれる溝が設けられる（たとえば、特開平８－３０６９１４号公報（特許文献１）参照。）。
特開平８－３０６９１４号公報
　溝の内部に、ゲート絶縁膜を介してゲート電極を設ける構造は、低オン抵抗化に適しており、高速スイッチング素子として有望である。ところが、この構造では、溝の底面部においてゲート絶縁膜の厚さが薄くなりやすい。そのため、十分なスイッチングスピードを発揮できず、耐圧が低いという問題があった。
　このような問題に対応するため、特許文献１では、基板表面に溝を有する珪素半導体装置において、溝底面のゲート酸化膜を厚膜化することにより、スイッチングスピードの向上と、高耐圧化を図っている。しかしながら、炭化珪素半導体装置では、炭化珪素の比誘電率の高さに起因して、珪素半導体装置におけるよりも強い電界がゲート絶縁膜に印加される。そのため、炭化珪素半導体装置では、溝底面のゲート絶縁膜を厚くしても、未だ十分な耐圧が得られていないのが現状である。
　上記の課題に鑑みて、高耐圧を有する炭化珪素半導体装置を提供することを目的とする。
　本発明の一態様に係る炭化珪素半導体装置は、主表面を有する炭化珪素半導体層を備えている。そして、炭化珪素半導体層の主表面には、平面視において閉じた形状を有するトレンチが設けられている。このトレンチは、底部と、底部に連なる複数の側壁と、複数の側壁のうち隣接する２つの側壁の接続部に側壁接続角部とを含む。さらに、炭化珪素半導体装置は、トレンチの底部および側壁を覆うゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、を備える。そして、トレンチの側壁接続角部でのゲート絶縁膜の厚さが、側壁接続角部以外の部分でのゲート絶縁膜の厚さよりも厚い。
　上記によれば、高耐圧を有する炭化珪素半導体装置を提供することができる。
本発明の一実施形態に係る炭化珪素半導体装置の構成の一例を概略的に示す図である。 図１の線ＩＩ－ＩＩに沿う平面の一例を示す部分平面図である。 図１の炭化珪素半導体装置が有する炭化珪素半導体層の形状の一例を概略的に示す部分斜視図である。 本発明の一実施形態に係るゲート絶縁膜の平面形状の一例を示す図である。 本発明の一実施形態に係る側壁接続角部の周辺を示す部分拡大図である。 本発明の一実施形態に係る上端角部の周辺を示す部分拡大図である。 図１の線ＩＩ－ＩＩに沿う平面の他の一例を示す部分平面図である。 本発明の一実施形態に係る炭化珪素半導体装置の製造過程の一部を概略的に示す部分断面図である。 本発明の一実施形態に係る炭化珪素半導体装置の製造過程の一部を概略的に示す部分断面図である。 本発明の一実施形態に係る炭化珪素半導体装置の製造過程の一部を概略的に示す部分断面図である。 本発明の一実施形態に係る炭化珪素半導体装置の製造過程の一部を概略的に示す部分断面図である。 本発明の一実施形態に係る炭化珪素半導体装置の製造過程の一部を概略的に示す部分断面図である。 本発明の一実施形態に係る炭化珪素半導体装置の製造過程の一部を概略的に示す部分断面図である。 本発明の一実施形態に係る炭化珪素半導体装置の製造過程の一部を概略的に示す部分断面図である。 本発明の一実施形態に係る炭化珪素半導体装置の製造過程の一部を概略的に示す部分断面図である。 本発明の一実施形態に係る炭化珪素半導体装置の製造過程の一部を概略的に示す部分断面図である。 本発明の一実施形態に係る炭化珪素半導体装置の製造過程の一部を概略的に示す部分断面図である。 本発明の一実施形態に係る炭化珪素半導体装置の製造過程の一部を概略的に示す部分断面図である。 本発明の一実施形態に係る炭化珪素半導体装置の製造過程の一部を概略的に示す部分断面図である。 本発明の一実施形態に係る炭化珪素半導体装置の製造方法の概略を示すフローチャートである。
　以下、本発明に係わる一実施形態についてさらに詳細に説明する。なお、以下の図面において同一または相当する部分には同一の参照符号を付し、その説明は繰り返さない。また、本明細書中の結晶学的な記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面｛｝で、それぞれ示すものとする。また、結晶学上の指数が負であることは、通常、”－”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付すことで表現するものとする。
　［本願発明の実施形態の説明］
　まず、本願発明の実施形態（以下、「本実施形態」とも記す）の概要を以下の（１）～（１１）に列記して説明する。
　本発明者は、上記課題を解決するため鋭意研究を行なったところ、トレンチ（溝）の側壁が連なることにより形成されるメサ構造において、側壁と側壁とが接続する部分（稜線部分）では、熱酸化によってゲート絶縁膜を形成する際に、ゲート絶縁膜となるべき酸化珪素（ＳｉＯ2）が高温の影響で軟化、流動しやすく、その結果、この稜線部分ではゲート絶縁膜が薄く形成されるとの知見を得、該知見に基づきさらに研究を重ねることにより本実施形態を完成させるに至った。すなわち、本実施形態に係る炭化珪素半導体装置は、以下の構成を備える。
　（１）本実施形態の炭化珪素半導体装置２０１は、主表面ＭＰを有する炭化珪素半導体層１００を備える。ここで、炭化珪素半導体層１００の主表面ＭＰには、平面視において閉じた形状を有するトレンチＴＲが設けられており、トレンチＴＲは、底部ＢＴと、底部ＢＴに連なる複数の側壁ＳＷと、複数の側壁ＳＷのうち隣接する２つの側壁ＳＷの接続部に側壁接続角部ＣＮ１とを含んでいる。さらに、炭化珪素半導体装置２０１は、トレンチＴＲの底部ＢＴおよび側壁ＳＷを覆うゲート絶縁膜９１と、ゲート絶縁膜９１上に設けられたゲート電極９２と、を備えている。そして、底部ＢＴとトレンチＴＲの上端との間で、トレンチＴＲの側壁接続角部ＣＮ１でのゲート絶縁膜９１の厚さが、側壁接続角部ＣＮ１以外の部分でのゲート絶縁膜９１の厚さよりも厚い。
　以上の構成を備える炭化珪素半導体装置２０１によれば、トレンチＴＲは平面視において閉じた形状を有している。すなわち、トレンチＴＲにおいて、隣接する２つの側壁ＳＷの接続部は、稜線ではなく谷線となっている。この谷線部分は、主表面ＭＰに沿った方向に側壁ＳＷと交差する平面（すなわち、主表面ＭＰに平行な断面）における側壁接続角部ＣＮ１に対応する。これにより、熱酸化時にＳｉＯ2が高温の影響で軟化、流動しても、ＳｉＯ2は側壁接続角部ＣＮ１に集まるように移動するため、側壁接続角部ＣＮ１におけるゲート絶縁膜９１の厚さを、その他の部分に対して厚くすることができる。そのため、同一平面内において、局所的にゲート絶縁膜９１が薄い部分が生じることがなく、高耐圧を示すことができる。
　（２）ゲート電極９２の上端は、トレンチＴＲの上端よりも下に位置することが好ましい。上記のように、平面視において閉じた形状を有するトレンチＴＲにおいて、ゲート絶縁膜９１のうち、主表面ＭＰと側壁ＳＷとの接続部（後述する上端角部ＣＮ２）を覆う部分は、その他の部分に比べ薄くなりやすい。これは、主表面ＭＰに垂直な断面において、当該部分は稜線にあたるからである。したがって、この部分に接しないようにゲート電極９２を設けることにより、より一層高い耐圧を有することができる。
　（３）ゲート絶縁膜９１は、トレンチＴＲの上端と主表面ＭＰとの接続部である上端角部ＣＮ２を覆うように伸び、かつゲート絶縁膜９１の上端角部ＣＮ２に接する部分の厚さは、トレンチＴＲの深さ方向中央でのゲート絶縁膜９１の厚さよりも薄い。これにより、ゲート絶縁膜９１のうち、特に耐圧に寄与する部分の厚さを厚くすることができるため、効率的に耐圧を向上させることができる。
　（４）トレンチＴＲの平面視において閉じた形状は、六角形状または四角形状であることが好ましい。このような形状を採用することにより、側壁接続角部ＣＮ１の厚さをより厚くすることができ、耐圧を向上させることができる。
　（５）炭化珪素半導体装置２０１は、ゲート電極９２と電気的に接続するゲート配線９６と、ゲート配線９６を覆う層間絶縁膜９３と、炭化珪素半導体層１００において、トレンチＴＲに隣接する位置に形成されたソース領域（ｎ＋層８３）と、層間絶縁膜９３上に設けられソース領域と電気的に接続されるソース配線９７と、を備えることが好ましい。これにより、平面視において閉じた形状を有するトレンチＴＲ内にゲート電極９２が設けられた構造において、ゲート配線９６とソース配線９７とを接触させないように配置することができる。
　（６）本実施形態に係る炭化珪素半導体装置２０１は、次のような製造方法によって製造することができる。すなわち、本実施形態に係る炭化珪素半導体装置の製造方法は、主表面ＭＰを有する炭化珪素半導体層１００を準備する工程Ｓ１と、炭化珪素半導体層１００の主表面ＭＰに、平面視において閉じた形状を有するトレンチＴＲを形成する工程Ｓ２と、を備え、トレンチＴＲは、底部ＢＴと、底部ＢＴに連なる複数の側壁ＳＷと、複数の側壁ＳＷのうち隣接する２つの側壁ＳＷの接続部に側壁接続角部ＣＮ１とを含み、さらに、トレンチＴＲの底部ＢＴおよび側壁ＳＷを覆うゲート絶縁膜９１を形成する工程Ｓ３と、ゲート絶縁膜９１上にゲート電極９２を形成する工程Ｓ４と、を備える。
　そして、底部ＢＴとトレンチＴＲの上端との間で、トレンチＴＲの側壁接続角部ＣＮ１でのゲート絶縁膜９１の厚さが、側壁接続角部ＣＮ１以外の部分でのゲート絶縁膜９１の厚さよりも厚く形成される、炭化珪素半導体装置の製造方法である。
　上記の工程を備える製造方法によれば、高耐圧を有する炭化珪素半導体装置２０１を製造することができる。
　（７）本実施形態の炭化珪素半導体装置の製造方法において、ゲート電極９２の上端は、トレンチＴＲの上端よりも下に位置するように形成されることが好ましい。これにより、上端角部ＣＮ２に接しないようにゲート電極９２を設けることができるため、より一層高い耐圧を有する炭化珪素半導体装置を製造することができる。
　（８）本実施形態の炭化珪素半導体装置の製造方法において、ゲート絶縁膜９１は、トレンチＴＲの上端と主表面ＭＰとの接続部である上端角部ＣＮ２を覆うように伸び、かつゲート絶縁膜９１の上端角部ＣＮ２に接する部分の厚さは、トレンチＴＲの深さ方向中央でのゲート絶縁膜９１の厚さよりも薄く形成されることが好ましい。これにより、ゲート絶縁膜９１のうち、特に耐圧に寄与する部分の厚さを厚くすることができるため、効率的に耐圧を向上させた炭化珪素半導体装置を製造することができる。
　（９）本実施形態の炭化珪素半導体装置の製造方法において、トレンチＴＲの平面視において閉じた形状は、六角形状または四角形状に形成されることが好ましい。このような形状を採用することにより、側壁接続角部ＣＮ１の厚さをより厚くすることができ、耐圧を向上させた炭化珪素半導体装置を製造することができる。
　（１０）本実施形態の炭化珪素半導体装置の製造方法は、ゲート電極９２と電気的に接続するゲート配線９６を形成する工程Ｓ５と、ゲート配線９６を覆う層間絶縁膜９３を形成する工程Ｓ６と、を備え、さらに、炭化珪素半導体層１００は、トレンチＴＲに隣接する位置に形成されたソース領域を有し、層間絶縁膜９３上に設けられソース領域と電気的に接続されるソース配線９７を形成する工程Ｓ７を備えることが好ましい。
　これにより、平面視において閉じた形状を有するトレンチＴＲ内にゲート電極９２が設けられた構造において、ゲート配線９６とソース配線９７とを接触させないように配置させた炭化珪素半導体装置を製造することができる。
　（１１）ゲート絶縁膜９１を形成する工程Ｓ３では、酸素を含む雰囲気中において１２５０℃以上の温度で、炭化珪素半導体層１００が熱処理されることにより、ゲート絶縁膜９１が形成されることが好ましい。これにより、熱酸化によるゲート絶縁膜９１の形成において、酸化速度の面方位依存性が低減され、所望の厚さのゲート絶縁膜９１を安定して形成することができる。また、従来このような高温で熱酸化を行なうと、ＳｉＯ2が軟化、流動して、耐圧が低下していたが、本実施形態では側壁接続角部ＣＮ１に集まるようにＳｉＯ2が流動するため、耐圧低下の要因となる部分が生じない。
　［本願発明の実施形態の詳細］
　以下、本実施形態に係る炭化珪素半導体装置について、より詳細に説明するが、本発明の実施形態はこれらに限定されるものではない。
　＜炭化珪素半導体装置＞
　図１は、本実施形態に係る炭化珪素半導体装置２０１の構成を概略的に示す断面図である。図１に示す炭化珪素半導体装置２０１は、トレンチゲート型ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）として構成されている。炭化珪素半導体装置２０１は、単結晶基板８０と、炭化珪素半導体層１００と、ゲート絶縁膜９１と、ゲート電極９２と、層間絶縁膜９３と、ソース電極９４と、ゲート配線９６と、ソース配線９７と、ドレイン電極９８とを有する。単結晶基板８０は炭化珪素からなり、ｎ型の導電型を有する。単結晶基板８０上には、炭化珪素半導体層１００が設けられている。
　炭化珪素半導体層１００は、単結晶基板８０上にエピタキシャル成長させられた炭化珪素層である。炭化珪素半導体層１００は、ポリタイプ４Ｈの六方晶の結晶構造を有する。かかる結晶構造を採用することにより、炭化珪素半導体装置２０１のオン抵抗を低くすることができる。炭化珪素半導体層１００は、ｎドリフト層８１と、ｐボディ層８２と、ｎ＋層８３と、ｐコンタクト領域８４とを有する。
　ｎドリフト層８１は、単結晶基板８０の主面上に形成され、ｎ型の導電型を有する。ｎドリフト層８１の不純物濃度は、単結晶基板８０の不純物濃度よりも低いことが好ましい。ここで、ｎドリフト層８１の不純物濃度は、好ましくは１×１０15ｃｍ-3以上５×１０16ｃｍ-3以下である。
　ｐボディ層８２は、ｎドリフト層８１上に設けられ、ｐ型の導電型を有する。ｐボディ層８２の不純物濃度は、５×１０15ｃｍ-3以上２×１０18ｃｍ-3以下であることが好ましく、たとえば１×１０18ｃｍ-3程度とすることができる。
　ｎ＋層８３は、ソース領域として機能し、ｎ型の導電型を有する。ｎ＋層８３は、ｐボディ層８２によってｎドリフト層８１から隔てられるように、ｐボディ層８２上に設けられている。ｎ＋層８３は、ｐコンタクト領域８４とともに炭化珪素半導体層１００の主表面ＭＰの一部を構成している。
　炭化珪素半導体層１００の主表面ＭＰには、平面視において閉じた形状を有するトレンチＴＲが設けられている。図３は、炭化珪素半導体層１００の形状を概略的に示す部分斜視図である。図３に示すように、本実施形態において、主表面ＭＰには、平面視において六角形状を有するトレンチＴＲが形成されている。トレンチＴＲは、底部ＢＴと底部ＢＴに連なる複数の側壁ＳＷとを有している。トレンチＴＲの側壁ＳＷは、主表面ＭＰに対して傾斜した斜面状に形成されており、主表面ＭＰに平行な断面におけるトレンチＴＲの断面形状は、トレンチＴＲの底部ＢＴへ向かうに従って相似的に小さくなっている。また、図３には図示していないが、側壁ＳＷには、ｎドリフト層８１、ｐボディ層８２およびｎ＋層８３が表出しており、底部ＢＴにはｎドリフト層８１が表出している。さらに、トレンチＴＲの内壁（側壁ＳＷおよび底部ＢＴ）は、ゲート絶縁膜９１に覆われている。そして、トレンチＴＲは、隣接する２つの側壁ＳＷの接続部（谷線部分）に側壁接続角部ＣＮ１を含んでいる。また、トレンチＴＲは、側壁ＳＷと主表面ＭＰとの接続部（稜線部分）に上端角部ＣＮ２を含んでいる。
　図４は、底部ＢＴとトレンチＴＲの上端との間で、主表面ＭＰに沿った方向に側壁ＳＷと交差する平面における、ゲート絶縁膜９１の部分拡大図である。図４に示すように、本実施形態では、側壁接続角部ＣＮ１が、炭化珪素半導体層１００側へ向かって突出するように形成されている。そのため、側壁接続角部ＣＮ１におけるゲート絶縁膜９１の厚さが、側壁接続角部ＣＮ１以外の部分の厚さよりも厚くなっている。すなわち、同一平面内において、ゲート絶縁膜９１が局所的に薄い部分がない。さらに、従来はゲート絶縁膜９１が薄くなりやすい部分であった側壁接続角部ＣＮ１において、ゲート絶縁膜９１の厚さをむしろ厚くすることができる。したがって、炭化珪素半導体装置２０１は、高耐圧を有することができる。
　なお、本実施形態において、「側壁接続角部ＣＮ１でのゲート絶縁膜９１の厚さ」は、次のように定義される。図５は、主表面ＭＰに平行な断面における側壁接続角部ＣＮ１周辺の部分拡大図である。図５では、隣接する２つの側壁ＳＷ１と側壁ＳＷ２の接続部に側壁接続角部ＣＮ１が形成されている。図５に示すように、ゲート絶縁膜９１は、直線状に伸びる部分において、厚さｔａ１を有している。そして、側壁ＳＷ１に平行で、かつゲート絶縁膜９１を挟む２つの直線と、側壁ＳＷ２に平行で、かつゲート絶縁膜９１を挟む２つの直線とを考える。これらの直線のうち側壁ＳＷ１およびＳＷ２に近い側の２つの直線の交点Ａと、側壁ＳＷ１およびＳＷ２から遠い側の２つの直線の交点Ｂとを通る直線１０上でのゲート絶縁膜９１の厚さｔｂ１が、側壁接続角部ＣＮ１でのゲート絶縁膜９１の厚さである。本実施形態では、平面視において閉じた形状を有するトレンチＴＲが設けられることにより、ｔｂ１＞ｔａ１となる関係が満たされている。なお、図５では、ゲート絶縁膜９１のうち一方の側壁ＳＷ１に接する部分の厚さと、他方の側壁ＳＷ２に接する部分の厚さとが同じになっているが、これらの厚さは異なっていてもよい。また、異なっていたとしても、側壁接続角部ＣＮ１でのゲート絶縁膜９１の厚さは、同様に定義されるものとする。
　ここで、再び図１を参照して、炭化珪素半導体装置２０１のその他の構成を説明する。図１に示すように、トレンチＴＲ内において、ゲート絶縁膜９１上にゲート電極９２が設けられている。ここで、ゲート電極９２の上端は、トレンチＴＲの上端よりも下に位置している。これにより、炭化珪素半導体装置２０１ではさらに耐圧が向上している。その理由は、ゲート電極９２が上端角部ＣＮ２に位置する厚さが相対的に薄くなっているゲート絶縁膜９１に接しないためである。以下、具体的に説明する。
　図６は、図１における主表面ＭＰと側壁ＳＷとの接続部の部分拡大図である。図６に示す上端角部ＣＮ２は、主表面ＭＰと側壁ＳＷとの接続部に形成されている。上端角部ＣＮ２は、側壁接続角部ＣＮ１と異なり、ｎ＋層８３（炭化珪素半導体層１００）側から、外に向かって突出している。そのため、ゲート絶縁膜９１のうち上端角部ＣＮ２を覆う部分の厚さは、主表面ＭＰを覆う部分の厚さおよび側壁ＳＷを覆う部分の厚さよりも薄くなっている。したがって、上端角部ＣＮ２のゲート絶縁膜９１に接しないようにゲート電極９２を設けることにより、耐圧を向上させることができる。
　また、この場合、ゲート絶縁膜９１のうちゲート電極９２に接しない部分は、実質的に半導体装置の耐圧に寄与しない。したがって、この部分の厚さを、ゲート電極９２と接する部分の厚さ（典型的には、トレンチＴＲの深さ方向中央でのゲート絶縁膜９１の厚さ）よりも薄くすることも可能である。
　なお、「上端角部ＣＮ２に接する部分の厚さ」とは、次のようにして定義される。図６に示すように、ゲート絶縁膜９１は、直線状に伸びる部分において、厚さｔａ２を有している。そして、主表面ＭＰに平行で、かつゲート絶縁膜９１を挟む２つの直線と、側壁ＳＷに平行で、かつゲート絶縁膜９１を挟む２つの直線とを考える。これらの直線のうち主表面ＭＰおよび側壁ＳＷに近い側の２つの直線の交点Ａと、主表面ＭＰおよび側壁ＳＷから遠い側の２つの直線の交点Ｂとを通る直線２０上でのゲート絶縁膜９１の厚さｔｂ２が、上端角部ＣＮ２に接する部分でのゲート絶縁膜９１の厚さである。前述のように、上端角部ＣＮ２は、炭化珪素半導体層１００から外へ向かって突出しているため、ｔｂ２＜ｔａ２となる関係が満たされることとなる。なお、図６では、ゲート絶縁膜９１のうち主表面ＭＰに接する部分の厚さと、側壁ＳＷに接する部分の厚さとが同じになっているが、これらの厚さは異なっていてもよい。また、異なっていたとしても、上端角部ＣＮ２に接する部分の厚さは同様に定義されるものとする。
　再び図１を参照して、炭化珪素半導体装置２０１は、ゲート電極９２上に、ゲート電極９２と電気的に接続するゲート配線９６とを有している。ゲート配線９６は、層間絶縁膜９３によって覆われている。また、トレンチＴＲに隣接する位置には、ｎ＋層８３およびｐコンタクト領域８４の各々に接してソース電極９４が設けられている。ソース配線９７は層間絶縁膜９３に接しており、ソース電極９４と電気的に接続されている。ゲート配線９６およびソース配線９７は、たとえばアルミニウム等の導体から構成される。また、ドレイン電極９８は、単結晶基板８０に接して設けられている。
　ここで、ゲート配線９６とソース配線９７とは、互いに接触しないように立体交差させられている。図２は、図１の線ＩＩ－ＩＩに沿う部分断面図である。図２中、一点鎖線で囲まれた領域は、ゲート配線９６とゲート電極９２との接続部１１０を示している。また図２中、点線で囲まれた領域は、ソース配線９７とソース電極９４との接続部１２０の位置を示している。ここで、ゲート配線９６は、隣接するソース配線９７とソース電極９４との接続部１２０を避けて、隣接するゲート電極９２同士を接続することにより、メッシュ型のネットワークを構成している。そして、ソース配線９７は、層間絶縁膜９３を介してゲート配線９６上に配置され、炭化珪素半導体装置２０１の上面全体を覆っている。このような構成を採用することにより、ゲート配線９６に比べて、より多くの電流が流れるソース配線９７の体積を大きくすることができるため、半導体装置の低オン抵抗化に寄与することができる。
　以上のように、炭化珪素半導体装置２０１について説明を行なったが、本実施形態において、トレンチＴＲが有する「平面視において閉じた形状」は、六角形状に限定されるものではない。本実施形態において、「平面視において閉じた形状」とは、３以上の辺からなる多角形を示すものである。したがって、たとえば、トレンチＴＲが有する「平面視において閉じた形状」は、図７に示すような四角形（矩形、菱形、平行四辺形等）状であってもよい。平面視において閉じた形状が３以上の辺からなる多角形である限り、側壁接続角部ＣＮ１でのゲート絶縁膜９１の厚さを、同一平面内におけるその他の部分よりも厚くすることができるからである。
　また、図１等では、トレンチＴＲの底部ＢＴが、主表面ＭＰとほぼ平行な面である態様を例示したが、トレンチＴＲの主表面ＭＰに対する垂直断面における断面形状は、これに限定されず、たとえば、Ｖ字形状やＵ字形状であってもよい。さらに、炭化珪素半導体装置２０１における各層または領域の導電型も、上記の説明とは異なる極性であってもよい。
　＜炭化珪素半導体装置の製造方法＞
　以上に説明した本実施形態の炭化珪素半導体装置は、次のような製造方法によって製造することができる。図２０は、本実施形態の炭化珪素半導体装置の製造方法の概略を示すフローチャートである。図２０に示すように、本実施形態に係る炭化珪素半導体装置の製造方法は、工程Ｓ１、工程Ｓ２、工程Ｓ３および工程Ｓ４を備えるものであり、さらに、工程Ｓ５、工程Ｓ６および工程Ｓ７を備えることができる。以下、各工程について説明する。
　＜工程Ｓ１＞
　工程Ｓ１では、主表面ＭＰを有する炭化珪素半導体層１００を準備する。図８を参照して、炭化珪素半導体層１００は、単結晶基板８０上にエピタキシャル成長によって形成される。ここで、単結晶基板８０は、たとえば、ポリタイプ４Ｈの六方晶炭化珪素からなるインゴット（図示せず）をスライスすることによって得ることができる。炭化珪素半導体層１００のエピタキシャル成長は、たとえば、原料ガスとして、シラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとして、たとえば水素ガス（Ｈ2）を用いたＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により行うことができる。この際、不純物として、たとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。これにより、炭化珪素半導体層１００内に、ｎドリフト層８１が形成される。
　次に、図９に示すように、ｎドリフト層８１上に、ｐボディ層８２およびｎ＋層８３が形成される。これらの形成は、たとえばｎドリフト層８１の全面上へのイオン注入によって行なうことができる。ｐボディ層８２を形成するためのイオン注入では、たとえばアルミニウム（Ａｌ）等のｐ型を付与するための不純物がイオン注入される。また、ｎ＋層８３を形成するためのイオン注入では、たとえばリン（Ｐ）等のｎ型を付与するための不純物がイオン注入される。なお、イオン注入の代わりに、不純物の添加を伴うエピタキシャル成長を行なってもよい。
　次に、図１０に示すように、ｎ＋層８３上にレジスト膜６０が形成される。続いて、図１１に示すように、レジスト膜６０に対して露光および現像が行なわれる。これにより、ｐコンタクト領域８４が形成されることとなる位置に対応した開口を有するマスク層６１が形成される。次にマスク層６１を介してイオン注入を行なうことにより、ｐコンタクト領域８４が形成される。その後、図１２に示すように、マスク層６１は除去される。
　次に、不純物を活性化するための熱処理が行なわれる。このときの熱処理温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。熱処理時間は、たとえば３０分程度とすることができる。熱処理の雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばアルゴン（Ａｒ）雰囲気である。以上のようにして、炭化珪素半導体層１００が準備される。
　＜工程Ｓ２＞
　次に、炭化珪素半導体層１００の主表面ＭＰに、平面視において閉じた形状を有するトレンチＴＲを形成する工程Ｓ２が実行される。
　まず、図１３に示すように、主表面ＭＰ上に、開口部を有するマスク層４０がフォトリソグラフィ法によって形成される。このマスク層４０は、平面視において閉じた形状を有するものである（図示せず）。マスク層４０として、たとえば酸化珪素（ＳｉＯ2）膜などを用いることができる。開口部はトレンチＴＲの位置に対応して形成される。
　次に、図１４に示すように、マスク層４０の開口部において、ｎ＋層８３と、ｐボディ層８２と、ｎドリフト層８１の一部とがエッチングにより除去される。エッチングの方法としては、たとえば反応性イオンエッチング（ＲＩＥ）、特に誘導結合プラズマ（ＩＣＰ）-ＲＩＥを用いることができる。具体的には、たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いたＩＣＰ-ＲＩＥを用いることができる。このようなエッチングにより、トレンチＴＲが形成されるべき領域に、主表面ＭＰに対してほぼ垂直な側壁を有するトレンチＴＱが形成される。なお、このトレンチＴＱも平面視において閉じた形状を有するものである（図示せず）。
　次に、図１５を参照して、トレンチＴＱにおいて熱エッチングが行われる。熱エッチングは、たとえば、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中での加熱によって行なうことができる。ここで、少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子およびフッ素（Ｆ）原子の少なくともいずれかを含む。この雰囲気は、たとえば、Ｃｌ2、ＢＣｌ3、ＳＦ6、またはＣＦ4である。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度をたとえば７００℃以上１０００℃以下として、熱エッチングが行われる。
　なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば、窒素（Ｎ2）ガス、アルゴン（Ａｒ）ガス、ヘリウム（Ｈｅ）ガスなどを用いることができる。そして、上述のように熱処理温度を７００℃以上１０００℃以下とした場合、炭化珪素（ＳｉＣ）のエッチング速度は、たとえば約７０μｍ／時になる。また、この場合に、酸化珪素（ＳｉＯ2）から作られたマスク層４０は、ＳｉＣに対する選択比が極めて大きいので、ＳｉＣのエッチング中に実質的にエッチングされない。
　上記の熱エッチングにより、トレンチＴＲは、底部ＢＴと、底部ＢＴに連なる複数の側壁ＳＷとを有するように形成される。すなわち、トレンチＴＲは、平面視において閉じた形状を有するように形成される。そして、隣接する２つの側壁ＳＷの接続部には、側壁接続角部ＣＮ１が形成される。その後、マスク層４０は、エッチングなど任意の方法により除去される。なお、本実施形態においてトレンチＴＲが有する平面視において閉じた形状は、半導体装置を微細化しやすいとの観点から、六角形状または四角形状であることが好ましい。
　＜工程Ｓ３＞
　次に、図１６を参照して、トレンチＴＲの底部ＢＴおよび側壁ＳＷを覆うゲート絶縁膜９１を形成する工程Ｓ３が実行される。ゲート絶縁膜９１は、好ましくは熱酸化により形成される。本実施形態では、トレンチＴＲは平面視において閉じた形状を有する。そのため、本実施形態では、底部ＢＴとトレンチＴＲの上端との間で、主表面ＭＰに沿った方向に側壁ＳＷと交差する平面において、トレンチＴＲの側壁接続角部ＣＮ１でのゲート絶縁膜９１の厚さが、側壁接続角部ＣＮ１以外の部分でのゲート絶縁膜９１の厚さよりも厚く形成される。
　熱酸化によって、ゲート絶縁膜９１を形成する場合、炭化珪素半導体層１００は、酸素を含む雰囲気中において１２５０℃以上の温度で熱処理されることが好ましい。この理由を、表１を用いて説明する。
Figure JPOXMLDOC01-appb-T000001
　表１は、本実施形態の炭化珪素半導体装置の製造方法において、熱酸化時の温度を変化させながら、形成されるゲート絶縁膜９１の厚さを評価した結果である。厚さの評価は、底部ＢＴと側壁ＳＷのそれぞれについて行なっている。表１に示すように、１２００℃で熱酸化を行なった場合、底部ＢＴにおけるゲート絶縁膜９１の厚さは１４６Åであり、側壁ＳＷにおけるゲート絶縁膜９１の厚さは３１１Åである。このとき、底部ＢＴにおけるゲート絶縁膜９１の厚さを、側壁ＳＷにおけるゲート絶縁膜の厚さで除した値（厚さ比）は０．４７である。このように、１２００℃では、底部ＢＴを覆うゲート絶縁膜９１は、側壁ＳＷを覆う部分に比し、１／２以下の厚さである。しかし、熱処理温度が１２５０℃となると、厚さ比は０．６０となり、厚さの差異は小さくなっている。そして、１３００℃、１３５０℃、１４５０℃と温度が上昇するに従い、厚さの差異はさらに小さくなる傾向を示す。したがって、熱酸化温度が１２５０℃以上であることにより、ゲート絶縁膜９１は、トレンチＴＲ内において、均一に形成されやすくなり、これにより耐圧が向上する。なお、熱酸化温度は、より好ましく１３００℃以上であり、さらに好ましくは１３５０℃以上であり、特に好ましくは１４００℃以上である。
　従来、このような高温で熱酸化を行なうと、半導体基板から外に向かって突出した角部でＳｉＯ2が軟化、流動し、局所的にゲート絶縁膜が薄い部分が生じていた。これに対して、本実施形態では、平面視において閉じた形状を有するトレンチＴＲを形成するため、高温下でＳｉＯ2が流動したとしても、ＳｉＯ2は側壁接続角部ＣＮ１に集まるように流動するため、局所的にゲート絶縁膜９１が薄い部分が生じることがない。したがって、本実施形態の炭化珪素半導体装置の製造方法によれば、１２５０℃以上の温度で熱酸化を行なうことにより、高耐圧を有する炭化珪素半導体装置を製造することができる。
　なお、熱酸化の温度を高くする程、側壁接続角部ＣＮ１でのゲート絶縁膜９１の厚さをより厚く、上端角部ＣＮ２でのゲート絶縁膜９１の厚さをより薄くすることができる。すなわち、熱酸化温度を調整することにより、ゲート絶縁膜９１の上端角部ＣＮ２に接する部分の厚さを、トレンチＴＲの深さ方向中央でのゲート絶縁膜９１の厚さよりも薄くすることができる。
　ゲート絶縁膜９１の形成後に、雰囲気ガスとして一酸化窒素（ＮＯ）ガスを用いるＮＯアニールを行なってもよい。アニール条件は、たとえば、温度を１１００℃以上１３００℃以下、保持時間を１時間程度とすることができる。これにより、ゲート絶縁膜９１とｐボディ層８２との界面領域に窒素原子が導入される。その結果、界面領域における界面準位の形成が抑制されることで、チャネル移動度を向上させることができる。なお、このような窒素原子の導入が可能であれば、ＮＯガス以外のガスが雰囲気ガスとして用いられてもよい。
　さらに、ＮＯアニールの後、雰囲気ガスとしてアルゴン（Ａｒ）を用いるＡｒアニールが行われてもよい。Ａｒアニールの加熱温度は、上記ＮＯアニールの加熱温度よりも高く、ゲート絶縁膜９１の融点よりも低いことが好ましい。Ａｒアニールの保持時間は、たとえば１時間程度である。これにより、ゲート絶縁膜９１とｐボディ層８２との界面領域における界面準位の形成がさらに抑制される。なお、雰囲気ガスとして、Ａｒガスに代えて窒素ガスなどの他の不活性ガスが用いられてもよい。
　＜工程Ｓ４＞
　工程Ｓ３により、ゲート絶縁膜９１が形成された後、図１７を参照して、ゲート絶縁膜９１上にゲート電極９２を形成する工程Ｓ４が実行される。具体的には、トレンチＴＲの内部の領域をゲート絶縁膜９１を介して埋めるように、ゲート絶縁膜９１上にゲート電極９２が形成される。ゲート電極９２の形成は、たとえば、導体またはドープトポリシリコンの成膜とＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）とによって行なうことができる。
　このとき、図１７に示すように、ゲート電極９２の上端が、トレンチＴＲの上端よりも下に位置するように、ゲート電極９２を形成することが好ましい。前述のように、ゲート絶縁膜９１の上端角部ＣＮ２に接する部分の厚さは、薄く形成される場合がある。よって、ゲート電極９２の上端を、トレンチＴＲの上端よりも下に位置させることにより、ゲート電極９２がゲート絶縁膜９１の薄い部分に接することがなく、高耐圧を実現できる。
　＜工程Ｓ５＞
　ゲート電極９２が形成された後、図１８を参照して、ゲート配線９６を形成する工程Ｓ５が実行される。まず、ゲート配線９６を形成すべき領域に開口を有する酸化珪素などからなる絶縁膜９５を、たとえばＣＶＤ法によって形成する。次に、ゲート配線９６となるべき開口パターンを有するレジスト層を形成し、Ａｌを蒸着した後、レジスト層とともにレジスト層上のＡｌを除去すること（リフトオフ）により、ゲート配線９６を形成することができる。なお、絶縁膜９５は後述する層間絶縁膜９３の一部となる。
　＜工程Ｓ６＞
　次に、図１９を参照して、ゲート配線９６を覆う層間絶縁膜９３を形成する工程Ｓ６が実行される。そして、層間絶縁膜９３およびゲート絶縁膜９１に開口部が形成されるようにエッチングが行われる。この開口部により主表面ＭＰ上においてｎ＋層８３およびｐコンタクト領域８４の各々が露出される。次に主表面ＭＰ上においてｎ＋層８３およびｐコンタクト領域８４の各々に接するソース電極９４が形成される。さらに、単結晶基板８０において、ｎドリフト層８１が形成された主面側と反対側の裏面上にドレイン電極９８が形成される。
　＜工程Ｓ７＞
　再び図１を参照して、層間絶縁膜９３上に、ソース電極９４と電気的に接続するソース配線９７を形成する工程Ｓ７が実行される。
　以上のようにして、高耐圧を有する本実施形態の炭化珪素半導体装置を製造することができる。
　今回開示された実施形態はすべての点で例示であって制限的なものではないと解されるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１０，２０　直線、４０，６１　マスク層、６０　レジスト膜、８０　単結晶基板、８１　ｎドリフト層、８２　ｐボディ層、８３　ｎ＋層、８４　ｐコンタクト領域、９１　ゲート絶縁膜、９２　ゲート電極、９３　層間絶縁膜、９４　ソース電極、９５　絶縁膜、９６　ゲート配線、９７　ソース配線、９８　ドレイン電極、１００　炭化珪素半導体層、１１０，１２０　接続部、２０１　炭化珪素半導体装置、Ａ，Ｂ　交点、ＴＲ，ＴＱ　トレンチ、ＳＷ，ＳＷ１，ＳＷ２　側壁、ＢＴ　底部、ＣＮ１　側壁接続角部、ＣＮ２　上端角部。

Claims (11)

  1. 　主表面を有する炭化珪素半導体層を備え、
    　前記炭化珪素半導体層の前記主表面には、平面視において閉じた形状を有するトレンチが設けられており、
    　前記トレンチは、底部と、前記底部に連なる複数の側壁と、複数の前記側壁のうち隣接する２つの前記側壁の接続部に側壁接続角部とを含み、さらに、
    　前記トレンチの前記底部および前記側壁を覆うゲート絶縁膜と、
    　前記ゲート絶縁膜上に設けられたゲート電極と、を備え、
    　前記底部と前記トレンチの上端との間で、前記トレンチの前記側壁接続角部での前記ゲート絶縁膜の厚さが、前記側壁接続角部以外の部分での前記ゲート絶縁膜の厚さよりも厚い、炭化珪素半導体装置。
  2. 　前記ゲート電極の上端は、前記トレンチの前記上端よりも下に位置する、請求項１に記載の炭化珪素半導体装置。
  3. 　前記ゲート絶縁膜は、前記トレンチの前記上端と前記主表面との接続部である上端角部を覆うように伸び、かつ前記ゲート絶縁膜の前記上端角部に接する部分の厚さは、前記トレンチの深さ方向中央での前記ゲート絶縁膜の厚さよりも薄い、請求項１または請求項２に記載の炭化珪素半導体装置。
  4. 　前記トレンチの平面視において閉じた前記形状は、六角形状または四角形状である、請求項１～請求項３のいずれか１項に記載の炭化珪素半導体装置。
  5. 　前記ゲート電極と電気的に接続するゲート配線と、
    　前記ゲート配線を覆う層間絶縁膜と、
    　前記炭化珪素半導体層において、前記トレンチに隣接する位置に形成されたソース領域と、
    　前記層間絶縁膜上に設けられ前記ソース領域と電気的に接続されるソース配線と、を備える、請求項１～請求項４のいずれか１項に記載の炭化珪素半導体装置。
  6. 　主表面を有する炭化珪素半導体層を準備する工程と、
    　前記炭化珪素半導体層の前記主表面に、平面視において閉じた形状を有するトレンチを形成する工程と、を備え、
    　前記トレンチは、底部と、前記底部に連なる複数の側壁と、複数の前記側壁のうち隣接する２つの前記側壁の接続部に側壁接続角部とを含み、さらに、
    　前記トレンチの前記底部および前記側壁を覆うゲート絶縁膜を形成する工程と、
    　前記ゲート絶縁膜上にゲート電極を形成する工程と、を備え、
    　前記底部と前記トレンチの上端との間で、前記トレンチの前記側壁接続角部での前記ゲート絶縁膜の厚さが、前記側壁接続角部以外の部分での前記ゲート絶縁膜の厚さよりも厚く形成される、炭化珪素半導体装置の製造方法。
  7. 　前記ゲート電極の上端は、前記トレンチの前記上端よりも下に位置するように形成される、請求項６に記載の炭化珪素半導体装置の製造方法。
  8. 　前記ゲート絶縁膜は、前記トレンチの前記上端と前記主表面との接続部である上端角部を覆うように伸び、かつ前記ゲート絶縁膜の前記上端角部に接する部分の厚さは、前記トレンチの深さ方向中央での前記ゲート絶縁膜の厚さよりも薄く形成される、請求項６または請求項７に記載の炭化珪素半導体装置の製造方法。
  9. 　前記トレンチの平面視において閉じた前記形状は、六角形状または四角形状に形成される、請求項６～請求項８のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  10. 　前記ゲート電極と電気的に接続するゲート配線を形成する工程と、
    　前記ゲート配線を覆う層間絶縁膜を形成する工程と、を備え、さらに、
    　前記炭化珪素半導体層は、前記トレンチに隣接する位置に形成されたソース領域を有し、
    　前記層間絶縁膜上に設けられ前記ソース領域と電気的に接続されるソース配線を形成する工程を備える、請求項６～請求項９のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  11. 　前記ゲート絶縁膜を形成する工程では、酸素を含む雰囲気中において１２５０℃以上の温度で、前記炭化珪素半導体層が熱処理されることにより、前記ゲート絶縁膜が形成される、請求項６～請求項１０のいずれか１項に記載の炭化珪素半導体装置の製造方法。
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