KR20130109168A - 탄화규소 반도체 장치의 제조 방법 - Google Patents

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Abstract

기판면(12B)을 갖는 탄화규소 기판(10)이 준비된다. 기판면(12B)의 일부를 덮도록 절연막(15)이 형성된다. 절연막(15)에 접촉하도록 기판면(12B) 상에 콘택트 전극(16)이 형성된다. 콘택트 전극(16)은 Al, Ti 및 Si원자를 함유한다. 콘택트 전극(16)은, Si원자 및 Ti원자 중 적어도 어느 하나와, Al원자를 함유하는 합금으로 제조된 합금막(50)을 포함한다. 탄화규소 기판(10)과 콘택트 전극(16)이 오믹으로 접속되도록 콘택트 전극(16)이 어닐링된다. 이에 따라, Al원자를 갖는 콘택트 전극이 사용되는 경우에 있어서, 절연막의 절연 신뢰성을 향상시킬 수 있다.

Description

탄화규소 반도체 장치의 제조 방법{METHOD OF MANUFACTURING SILICON CARBIDE SEMICONDUCTOR DEVICE}
본 발명은 탄화규소 반도체 장치의 제조 방법에 관한 것으로서, 보다 특정적으로는, Al원자를 함유하는 콘택트 전극을 갖는 탄화규소 반도체 장치의 제조 방법에 관한 것이다.
국제 공개 제2009/128419호(특허문헌 1)에 의하면, SiC 웨이퍼(탄화규소 기판)에 접촉하여 배치되는 오믹 콘택트 전극의 재료로서, 티탄(Ti) 및 알루미늄(Al)을 함유하는 것이 개시되어 있다. 이 공보에 의하면, 상기 재료의 적용에 의해, SiC 웨이퍼에 대하여 접촉 저항을 저감시킬 수 있다고 되어 있다.
특허문헌 1 : 국제 공개 제2009/128419호
Al원자를 갖는 콘택트 전극이 절연막에 접촉하도록 배치되는 경우, 어닐링 처리시에 콘택트 전극의 Al원자가 절연막 내에 확산됨으로써, 절연막의 절연 신뢰성이 저하되는 경우가 있다. 그래서 본 발명의 목적은, Al원자를 갖는 콘택트 전극이 사용되는 경우에, 절연막의 절연 신뢰성을 향상시킬 수 있는 탄화규소 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 탄화규소 반도체 장치의 제조 방법은, 이하의 공정을 갖는다.
기판면을 갖는 탄화규소 기판이 준비된다. 기판면의 일부를 덮도록 절연막이 형성된다. 절연막에 접촉하도록 기판면 상에 콘택트 전극이 형성된다. 콘택트 전극은 Al, Ti 및 Si원자를 함유한다. 콘택트 전극은, Si원자 및 Ti원자 중 적어도 어느 하나와, Al원자를 함유하는 합금으로 제조된 합금막을 포함한다. 탄화규소 기판과 콘택트 전극이 오믹으로 접속되도록 콘택트 전극이 어닐링된다.
상기 제조 방법에 의하면, 콘택트 전극이 함유하는 Al원자는, 어닐링되기 전에, 원소로서가 아니라, Si원자 및 Ti원자 중 적어도 어느 하나와의 합금으로서 존재한다. 이에 따라, 어닐링 중에 Al원자가 콘택트 전극의 외부에 확산되는 것이 억제된다. 따라서 Al원자가 절연막 내에 확산되는 것이 억제되기 때문에, 절연막의 절연 신뢰성을 높일 수 있다.
바람직하게는 합금막은, 합금으로 제조된 타겟을 이용한 스퍼터법에 의해 형성된다. 이에 따라, Al원소가 합금화되지 않고 존재하는 영역이 생기는 것을 방지할 수 있다.
바람직하게는 합금막은 Si원자를 함유한다. 보다 바람직하게는 합금막은 Ti원자를 함유한다. 이에 따라, 어닐링 중에 Al원자가 콘택트 전극의 외부에 확산되는 것이 보다 확실하게 억제된다.
바람직하게는 절연막은 산화규소막 및 질화규소막 중 적어도 어느 하나를 포함한다. 산화규소막은, 예컨대 SiO2막이다. 질화규소막은, 예컨대 SiN막이다.
상기 제조 방법은, 절연막 상에 게이트 전극을 형성하는 공정을 더 가져도 좋다. 이 경우, 절연막이 게이트 절연막으로서 사용되기 때문에, 게이트 전극과 탄화규소 기판 사이의 전류 누설을 억제할 수 있다.
절연막은 층간 절연막이어도 좋다. 이 경우, 층간 절연막 내의 전류 누설의 발생을 억제할 수 있다.
이상의 설명으로부터 분명한 바와 같이, 본 발명에 의하면, 탄화규소 반도체 장치에 있어서 Al원자를 갖는 콘택트 전극이 사용되는 경우에, 절연막의 절연 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시형태 1에서의 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 구성을 도시하는 개략 단면도이다.
도 2는 도 1의 MOSFET의 제조 방법의 개략을 도시하는 흐름도이다.
도 3은 도 2의 오믹 전극 형성 공정을 도시하는 흐름도이다.
도 4는 도 1의 MOSFET의 제조 방법의 제1 공정을 도시하는 개략 단면도이다.
도 5는 도 1의 MOSFET의 제조 방법의 제2 공정을 도시하는 개략 단면도이다.
도 6은 도 1의 MOSFET의 제조 방법의 제3 공정을 도시하는 개략 단면도이다.
도 7은 도 1의 MOSFET의 제조 방법의 제4 공정을 도시하는 개략 단면도이다.
도 8은 도 1의 MOSFET의 제조 방법의 제5 공정을 도시하는 개략 단면도이다.
도 9는 도 1의 MOSFET의 제조 방법의 제6 공정을 도시하는 개략 단면도이다.
도 10은 본 발명의 실시형태 2에서의 JFET(Junction Field Effect Transistor)의 구성을 도시하는 개략 단면도이다.
도 11은 도 10의 JFET의 제조 방법의 개략을 도시하는 흐름도이다.
도 12는 도 10의 JFET의 제조 방법의 제1 공정을 도시하는 개략 단면도이다.
도 13은 도 10의 JFET의 제조 방법의 제2 공정을 도시하는 개략 단면도이다.
도 14는 도 10의 JFET의 제조 방법의 제3 공정을 도시하는 개략 단면도이다.
도 15는 도 10의 JFET의 제조 방법의 제4 공정을 도시하는 개략 단면도이다.
도 16은 도 10의 JFET의 제조 방법의 제5 공정을 도시하는 개략 단면도이다.
도 17은 도 10의 JFET의 제조 방법의 제6 공정을 도시하는 개략 단면도이다.
도 18은 본 발명의 실시형태 3에서의 MOSFET의 제조 방법의 오믹 전극 형성 공정을 도시하는 흐름도이다.
도 19는 본 발명의 실시형태 3에서의 MOSFET의 제조 방법의 제1 공정을 도시하는 개략 단면도이다.
도 20은 본 발명의 실시형태 3에서의 MOSFET의 제조 방법의 제2 공정을 도시하는 개략 단면도이다.
도 21은 본 발명의 실시형태 3에서의 MOSFET의 제조 방법의 제3 공정을 도시하는 개략 단면도이다.
도 22는 본 발명의 실시형태 4에서의 JFET의 제조 방법의 제1 공정을 도시하는 개략 단면도이다.
도 23은 본 발명의 실시형태 4에서의 JFET의 제조 방법의 제2 공정을 도시하는 개략 단면도이다.
이하, 도면에 기초하여 본 발명의 실시형태를 설명한다. 또, 이하의 도면에 있어서 동일 또는 상당하는 부분에는 동일한 참조 번호를 붙이고, 그 설명은 반복하지 않는다.
(실시형태 1)
우선 본 실시형태에서의 MOSFET(산화막 전계 효과 트랜지스터)의 구성에 관해 설명한다.
도 1을 참조하여, MOSFET(1)(탄화규소 반도체 장치)는 탄화규소 기판(10)을 갖는다. 탄화규소 기판(10)은, n+ 기판(11)과, n- SiC층(12)과, p 보디(13)와, n+ 소스 영역(14)과, p+ 영역(18)을 갖는다.
n+ 기판(11)은, 탄화규소(SiC)로 이루어진다, 도전형이 n형인 기판이다. n+ 기판(11)은, 고농도의 n형 불순물(도전형이 n형인 불순물), 예컨대 N(질소)를 포함한다.
n- SiC층(12)은, SiC로 이루어지며, 도전형이 n형인 반도체층이다. n- SiC층(12)은, n+ 기판(11)의 한쪽의 주면(11A) 상에, 예컨대 10 ㎛ 정도의 두께로 형성되어 있다. n- SiC층(12)에 포함되는 n형 불순물은, 예컨대 N(질소)이고, n+ 기판(11)에 포함되는 n형 불순물보다 낮은 농도, 예컨대 5×1015 cm-3의 농도로 포함되어 있다.
한쌍의 p 보디(13)는 p형의 도전형을 갖는다. 한쌍의 p 보디(13)는, n- SiC층(12)에 있어서, n+ 기판(11)측의 주면인 제1 주면(12A)과는 반대측의 주면인 제2 주면(12B)(기판면)을 포함하도록 서로 분리되어 형성되어 있다. p 보디(13)에 포함되는 p형 불순물은, 예컨대 Al(알루미늄), B(붕소) 등이고, n+ 기판(11)에 포함되는 n형 불순물보다 낮은 농도, 예컨대 1×1017 cm-3의 농도로 포함되어 있다.
n+ 소스 영역(14)은 n형의 도전형을 갖는다. n+ 소스 영역(14)은, 제2 주면(12B)을 포함하고, 또한 p 보디(13)에 둘러싸이도록, 한쌍의 p 보디(13)의 각각의 내부에 형성되어 있다. n+ 소스 영역(14)은, n형 불순물, 예컨대 P(인) 등을 n- SiC층(12)에 포함되는 n형 불순물보다 높은 농도, 예컨대 1×1020 cm-3의 농도로 포함한다.
p+ 영역(18)은 p형의 도전형을 갖는다. p+ 영역(18)은, 한쌍의 p 보디(13) 중 한쪽의 p 보디(13)의 내부에 형성된 n+ 소스 영역(14)으로부터 보아, 다른 쪽의 p 보디(13)의 내부에 형성된 n+ 소스 영역(14)과는 반대측에, 제2 주면(12B)을 포함하도록 형성되어 있다. p+ 영역(18)은, p형 불순물, 예컨대 Al, B 등을 p 보디(13)에 포함되는 p형 불순물보다 높은 농도, 예컨대 1×1020 cm-3의 농도로 포함한다.
또한 MOSFET(1)는, 게이트 절연막으로서의 게이트 산화막(15)(절연막)과, 게이트 전극(17)과, 한쌍의 소스 콘택트 전극(16)과, 소스 배선(19)과, 드레인 전극(20)과, 패시베이션막(21)을 구비하고 있다.
게이트 산화막(15)은, 제2 주면(12B)에 접촉하고, 한쪽의 n+ 소스 영역(14)의 상부 표면에서부터 다른 쪽의 n+ 소스 영역(14)의 상부 표면까지 연장되도록 n- SiC층(12)의 제2 주면(12B) 상에 형성되어 있다. 게이트 산화막(15)은, 바람직하게는 산화규소막 및 질화규소막 중 적어도 어느 하나를 포함하고, 예컨대 이산화규소(SiO2)로 이루어져 있다.
게이트 전극(17)은, 한쪽의 n+ 소스 영역(14) 위에서부터 다른 쪽의 n+ 소스 영역(14) 위까지 연장되도록, 게이트 산화막(15)에 접촉하여 배치되어 있다. 또한, 게이트 전극(17)은, 폴리실리콘, Al 등의 도전체로 이루어져 있다.
소스 콘택트 전극(16)은, 한쌍의 n+ 소스 영역(14) 위의 각각에서부터, 게이트 산화막(15)으로부터 멀어지는 방향으로 p+ 영역(18) 위까지 연장되며, 제2 주면(12B)에 접촉하여 배치되어 있다. 그리고, 소스 콘택트 전극(16)은, 티탄(Ti)원자, 알루미늄(Al)원자, 규소(Si)원자 및 탄소(C)원자를 함유하고, 잔부 불가피적 불순물로 이루어져 있다. 여기서, 불가피적 불순물에는, 제조 공정에 있어서 불가피하게 혼입되는 산소(O)원자가 포함된다. 그리고, 소스 콘택트 전극(16)은, n+ 소스 영역(14) 및 p+ 영역(18)이 형성된 n- SiC층(12)과의 계면을 포함하는 영역에, 알루미늄원자와 티탄원자를 함유하고 있다.
소스 배선(19)은, 소스 콘택트 전극(16)에 접촉하여 형성되어 있고, Al 등의 도전체로 이루어져 있다. 그리고, 소스 배선(19)은, 소스 콘택트 전극(16)을 통해 n+ 소스 영역(14)과 전기적으로 접속되어 있다. 이 소스 배선(19)과 소스 콘택트 전극(16)은, 소스 전극(22)을 구성한다.
드레인 전극(20)은, n+ 기판(11)에 있어서 n- SiC층(12)이 형성되는 측의 주면인 한쪽의 주면(11A)과는 반대측의 주면인 다른 쪽의 주면(11B)에 접촉하여 형성되어 있다. 이 드레인 전극(20)은, 예컨대 상기 소스 콘택트 전극(16)과 동일한 구성을 갖고 있어도 좋고, Ni 등, n+ 기판(11)과 오믹 콘택트 가능한 다른 재료로 이루어져 있어도 좋다. 이에 따라, 드레인 전극(20)은 n+ 기판(11)과 전기적으로 접속되어 있다.
패시베이션막(21)은, 한쪽의 소스 배선(19) 위에서부터 게이트 전극(17) 위를 지나, 다른 쪽의 소스 배선(19) 위까지 연장되도록 형성되어 있다. 이 패시베이션막(21)은, 예컨대 SiO2로 이루어져 있고, 소스 배선(19) 및 게이트 전극(17)을 외부와 전기적으로 절연하고, MOSFET(1)를 보호하는 기능을 갖고 있다.
또, 일반적으로, n형 SiC 영역에 접촉하는 전극의 재료로는, Ni이 채용되는 경우가 많다. 또한, 예컨대 SiC를 소재로서 사용한 DMOS(Double-diffused MOSFET)형의 종형(縱型) MOSFET에 있어서는, Ni로 이루어지는 전극이 p형 SiC 영역 및 n형 SiC 영역의 양쪽에 접촉하는 구조가 채용된다. 이것은, DMOS형의 종형 MOSFET에 있어서는 p형 영역 및 n형 영역의 양쪽에 접촉하는 전극이 필요해지는 바, Ni로 이루어지는 전극은, p형 SiC 영역과도 10-2 Ω·cm2 정도의 접촉 저항률로 접촉 가능하기 때문이다. 그러나, 이 10-2 Ω·cm2라는 접촉 저항률은, 오믹 콘택트 전극으로서 사용 가능한 수치이기는 하지만, Ti/Al로 이루어지는 전극이 p형 SiC 영역과 10-3 Ω·cm2 정도의 접촉 저항률로 접촉 가능한 것을 고려하면, 충분히 낮다고는 할 수 없다.
한편, Ti/Al로 이루어지는 전극을 채용한 경우, p형 SiC 영역과의 접촉 저항은 충분히 억제되지만, n형 SiC 영역과의 접촉 저항률은 10-3 Ω·cm2 정도가 된다. 이 10-3 Ω·cm2라는 접촉 저항률도, 오믹 콘택트 전극으로서 사용 가능한 수치이기는 하지만, Ni로 이루어지는 전극이 n형 SiC 영역과 10-6 Ω·cm2 정도의 접촉 저항률로 접촉 가능한 것을 고려하면, Ti/Al로 이루어지는 전극과 n형 SiC 영역의 접촉 저항은, 충분히 낮다고는 할 수 없다.
이에 반하여 소스 콘택트 전극(16)은, Ti원자, Al원자, 및 Si원자를 함유하는 오믹 콘택트 전극인 것에 의해, p형 SiC 영역 및 n형 SiC 영역 중 어느 것에 대해서도 접촉 저항이 충분히 낮다. 그리고, 소스 콘택트 전극(16)은, n+ 소스 영역(14)에 접촉하는 영역에서부터 p+ 영역(18)에 접촉하는 영역까지 연장되도록 배치되어 있다. 그 결과, MOSFET(1)는, 제조 공정의 공정수의 저감이나 집적도의 향상을 가능하게 하는 반도체 장치로 되어 있다.
보다 구체적으로는, DMOS 구조를 갖는 본 실시형태에서의 MOSFET(1)에서는, n+ 소스 영역(14)과 p 보디(13)를 동전위로 유지할 필요가 있다. 그 때문에, 소스 콘택트 전극(16)에 대해서는, 접촉 저항을 저감하면서, n+ 소스 영역(14) 및 p 보디(13)의 양쪽에 전기적으로 접속될 것이 요구된다. 또한, MOSFET(1)에 있어서는, 온저항을 저감시키기 위해, n+ 소스 영역(14)과 소스 콘택트 전극(16)을 접촉 저항을 억제하면서 전기적으로 접속할 필요가 있다. 이들 요구에 응하면서, 제조 공정의 공정수의 저감이나 집적도의 향상을 달성하기 위해서는, 접촉 저항을 저감하면서 n+ 소스 영역(14)에 접촉하는 영역에서부터 p 보디(13)에 접촉하는 영역까지 연장되는 소스 콘택트 전극(16)이 필요해진다. 소스 콘택트 전극(16)은, 상기 구성을 가짐으로써 n+ 소스 영역(14) 및 p+ 영역(18)(p 보디(13))의 양쪽에 대하여 낮은 접촉 저항으로 접촉하고 있다. 그 결과, MOSFET(1)는, 고효율화를 달성하면서, 제조 공정의 공정수의 저감이나 집적도의 향상이 가능한 반도체 장치로 되어 있다.
다음에 MOSFET(1)의 동작에 관해 설명한다. 게이트 전극(17)에 임계치 이하의 전압을 부여한 상태, 즉 오프 상태에서는, 게이트 산화막(15)의 바로 아래에 위치하는 p 보디(13)와 n- SiC층(12) 사이가 역바이어스가 되고, 비도통 상태가 된다. 한편, 게이트 전극(17)에 정(正)의 전압을 인가해 나가면, p 보디(13)의 게이트 산화막(15)과 접촉하는 부근인 채널 영역(13A)에 있어서, 반전층이 형성된다. 그 결과, n+ 소스 영역(14)과 n- SiC층(12)이 전기적으로 접속되고, 소스 전극(22)과 드레인 전극(20) 사이에 전류가 흐른다.
다음에, 실시형태 1에서의 MOSFET(1)의 제조 방법에 관해 설명한다.
도 4 및 도 5를 참조하여, 우선 기판 준비 공정(S10)(도 2)에 의해 탄화규소 기판(10)이 준비된다.
구체적으로는, 우선 n+ SiC 기판(11) 상에서의 에피택셜 성장에 의해, n+ SiC 기판(11)의 한쪽의 주면(11A) 상에 n- SiC층(12)이 형성된다. 에피택셜 성장은, 예컨대 원료 가스로서 SiH4(실란)와 C3H8(프로판)의 혼합 가스를 채용하여 실시할 수 있다. 이 때, n형 불순물로서, 예컨대 N를 도입한다. 이에 따라, n+ SiC 기판(11)에 포함되는 n형 불순물보다 낮은 농도의 n형 불순물을 포함하는 n- SiC층(12)을 형성할 수 있다.
다음으로 제2 주면(12B) 상에, 예컨대 CVD(Chemical Vapor Deposition ; 화학 증착법)에 의해 SiO2로 이루어지는 산화막이 형성된다. 그리고, 산화막 상에 레지스트가 도포된 후, 노광 및 현상이 행해져, 원하는 p 보디(13)의 형상에 따른 영역에 개구를 갖는 레지스트막이 형성된다. 그리고, 상기 레지스트막을 마스크로서 사용하여, 예컨대 RIE(Reactive Ion Etching ; 반응성 이온 에칭)에 의해 산화막이 부분적으로 제거됨으로써, n- SiC층(12) 상에 개구 패턴을 갖는 산화막으로 이루어지는 마스크층이 형성된다. 그 후, 상기 레지스트막을 제거한 후에, 이 마스크층을 마스크로서 사용하여, Al 등의 p형 불순물을 n- SiC층(12)에 이온 주입함으로써, n- SiC층(12)에 p 보디(13)가 형성된다. 다음으로, 마스크로서 사용된 상기 산화막이 제거된 후에, 원하는 n+ 소스 영역(14)의 형상에 따른 영역에 개구를 갖는 마스크층이 형성된다. 그리고, 이 마스크층을 마스크로서 사용하여, P 등의 n형 불순물이 n- SiC층(12)에 이온 주입에 의해 도입됨으로써 n+ 소스 영역(14)이 형성된다. 다음으로, 원하는 p+ 영역(18)의 형상에 따른 영역에 개구를 갖는 마스크층이 형성되고, 이것을 마스크로서 사용하여, Al, B 등의 p형 불순물이 n- SiC층(12)에 이온 주입에 의해 도입됨으로써 p+ 영역(18)이 형성된다.
다음으로, 상기 이온 주입에 의해 도입된 불순물을 활성화시키는 열처리가 실시된다. 구체적으로는, 이온 주입이 실시된 n- SiC층(12)이, 예컨대 Ar(아르곤) 분위기 내에서 1700℃ 정도로 가열되어, 30분간 정도 유지된다.
이상에 의해, 제2 주면(12B)을 갖는 탄화규소 기판(10)(도 5)이 준비된다.
도 6 및 도 7을 참조하여, 게이트 절연막 형성 공정(S70)(도 2)에 의해 게이트 산화막(15)(절연막)이 형성된다. 구체적으로는, 우선, 상기 공정이 실시되어 원하는 이온 주입 영역을 포함하는 n- SiC층(12)이 형성된 n+ 기판(11)이 열산화된다. 열산화는, 예컨대 산소 분위기 내에서 1300℃ 정도로 가열하여, 40분간 정도 유지함으로써 실시할 수 있다. 이에 따라 제2 주면(12B) 상에, 이산화규소(SiO2)로 이루어지는 열산화막(15A)(예컨대, 두께 50 nm 정도)이 형성된다. 열산화막(15A) 상에 레지스트가 도포된 후, 노광 및 현상이 행해져, 소스 콘택트 전극(16)(도 1 참조)을 형성해야 하는 영역에 따른 개구(91A)를 갖는 레지스트막(91)이 형성된다. 그리고, 상기 레지스트막(91)을 마스크로서 사용하여, 예컨대 RIE에 의해 열산화막(15A)이 부분적으로 제거된다. 이에 따라, 제2 주면(12B)의 일부를 덮는 게이트 산화막(15)이 형성된다.
도 7∼도 9를 참조하여, 오믹 전극 형성 공정(S80)(도 2)이 행해진다.
구체적으로는, 합금막 형성 공정(S81)(도 3)에 의해, Si원자, Ti원자, 및 Al원자를 함유하는 합금으로 제조된 합금막(50)이 형성된다. 즉, 제2 주면(12B) 상 및 n+ 기판(11)의 n- SiC층(12)과는 반대측의 주면 상에, 합금막(50)이 형성된다. 합금막의 형성은, 바람직하게는, 스퍼터링 타겟(90)을 이용한 스퍼터법에 의해 행해진다. 스퍼터링 타겟(90)은, Al원자, Si원자, 및 Ti원자를 함유하는 합금으로 제조되어 있다. 다음으로 레지스트막(91)이 제거됨으로써, 레지스트막(91) 상의 합금막(50)이 제거(리프트 오프)되어, 도 8에 도시한 바와 같이, 게이트 산화막(15)으로부터 노출되는 제2 주면(12B) 상 및 n+ 기판(11)의 n- SiC층(12)과는 반대측의 주면 상에, 합금막(50)이 잔존한다. 이에 따라, 한쌍의 n+ 소스 영역(14) 위의 각각에서부터, 게이트 산화막(15)으로부터 멀어지는 방향으로 p+ 영역(18) 위까지 연장되고, 제2 주면(12B)에 접촉하여 배치되는 소스 콘택트 전극(16), 및 n+ 기판(11)에 있어서 n- SiC층(12)이 형성되는 측의 주면인 한쪽의 주면(11A)과는 반대측의 주면인 다른 쪽의 주면(11B)에 접촉하여 배치되는 드레인 전극(20)이 형성된다. 소스 콘택트 전극(16)은, 게이트 산화막(15)에 접촉하도록 제2 주면(12B) 상에 형성된다.
다음으로 오믹 접속 공정(S84)(도 3)에 있어서, 어닐링에 의해, 합금막(50)과 탄화규소 기판(10)의 전기적 접속이 오믹이 된다. 구체적으로는, Ar 등의 불활성 가스 분위기 내에서, 550℃ 이상 1200℃ 이하의 온도, 바람직하게는 900℃ 이상 1100℃ 이하의 온도, 예컨대 1000℃로 가열되어, 10분간 이하의 시간, 예컨대 2분간 유지되는 어닐링이 실시된다. 이에 따라, 합금막(50)에 포함되는 Ti원자, Al원자, Si원자, 및 탄화규소 기판(10)에 포함되는 Si원자 및 C원자가 합금화된다. 이 때, 불활성 가스, 특히 Ar 또는/및 N2와, 수소의 혼합 가스 내에 있어서 n+ 기판(11)이 가열되는 것이 바람직하다. 이에 따라, 제조 비용을 억제하면서, n+ 소스 영역(14) 및 p 보디(13)(p+ 영역(18))와의 접촉 저항을 한층 더 확실하게 저감한 소스 콘택트 전극(16)을 제작할 수 있다.
다시 도 1을 참조하여, 게이트 전극 형성 공정(S100)(도 2)에 의해 게이트 전극(17)이 형성된다. 이 공정에서는, 예컨대 도전체인 폴리실리콘, Al 등으로 이루어지는 게이트 전극(17)이, 한쪽의 n+ 소스 영역(14) 위에서부터 다른 쪽의 n+ 소스 영역(14) 위까지 연장되고, 게이트 산화막(15)에 접촉하도록 형성된다. 게이트 전극의 소재로서 폴리실리콘을 채용하는 경우, 상기 폴리실리콘은, P가 1×1020 cm-3를 초과하는 높은 농도로 포함되는 것으로 할 수 있다.
다음으로 소스 배선 형성 공정(S110)(도 2)에 의해 소스 배선(19)이 형성된다. 이 공정에서는, 예컨대 증착법에 의해, 도전체인 Al로 이루어지는 소스 배선(19)이, 소스 콘택트 전극(16)의 상부 표면 상에 형성된다. 이에 따라 소스 전극(22)이 완성된다.
다음으로 패시베이션막 형성 공정(S120)에 의해 패시베이션막(21)이 형성된다. 이 공정에서는, 한쪽의 소스 배선(19) 위에서부터 게이트 전극(17) 위를 지나, 다른 쪽의 소스 배선(19) 위까지 연장되도록, 예컨대 SiO2로 이루어지는 이 패시베이션막(21)이 형성된다. 이 패시베이션막(21)은, 예컨대 CVD법에 의해 형성할 수 있다.
이상에 의해 MOSFET(1)가 완성된다.
본 실시형태의 제조 방법에 의하면, 소스 콘택트 전극(16)이 포함하는 Al원자는, 소스 콘택트 전극(16)이 어닐링되기 전에, 원소로서가 아니라, Si원자 및 Ti원자와의 합금으로서 존재한다. 이에 따라, 어닐링 중에 Al원자가 소스 콘택트 전극(16)의 외부에 확산되는 것이 억제된다. 따라서 Al원자가 게이트 산화막(15) 내에 확산되는 것이 억제되기 때문에, 게이트 산화막(15)의 신뢰성을 높일 수 있다.
또한 합금막(50)은, 합금으로 제조된 스퍼터링 타겟(90)을 이용한 스퍼터법에 의해 형성된다. 이에 따라, 형성되는 막 중에 있어서, Al원소가 합금화되지 않고 존재하는 영역이 생기는 것을 억제할 수 있다.
또 도 6의 공정에 있어서 열산화막(15A)을 대신해서 다른 재료로 제조된 절연막이 형성되어도 좋고, 예컨대 질화규소막이 형성되어도 좋다.
(실시형태 2)
우선 본 실시형태에서의 JFET(접합형 전계 효과 트랜지스터)의 구성에 관해 설명한다.
도 10을 참조하여, JFET(3)(탄화규소 반도체 장치)는, 오믹 콘택트 전극의 구성에 있어서, 상기 실시형태 1에서의 MOSFET(1)와 동일한 구성을 갖고, 동일한 효과를 발휘한다. 구체적으로는, JFET(3)는, 탄화규소 기판(30)을 갖는다. 탄화규소 기판(30)은, n형 기판(31)과, 제1 p형 층(32)과, n형 층(33)과, 제2 p형 층(34)을 갖는다. n형 기판(31)은, SiC로 이루어지고, n형의 도전형을 갖는다. 제1 p형 층(32)은 n형 기판(31) 상에 형성되어 있다. n형 층(33)은 제1 p형 층(32) 상에 형성되어 있다. 제2 p형 층(34)은 n형 층(33) 상에 형성되어 있다. 제1 p형 층(32)은, 예컨대 두께 10 ㎛ 정도, p형 불순물의 농도 7.5×1015 cm-3 정도, n형 층(33)은, 예컨대 두께 0.45 ㎛ 정도, n형 불순물의 농도 2×1017 cm-3 정도, 제2 p형 층(34)은, 예컨대 두께 0.25 ㎛ 정도, p형 불순물의 농도 2×1017 cm-3 정도로 할 수 있다.
제2 p형 층(34) 및 n형 층(33)에는, n형 층(33)보다 고농도의 도전형이 n형인 불순물(n형 불순물)을 포함하는(예컨대, 1×1020 cm-3 정도) 제1 n형 영역(35) 및 제2 n형 영역(37)이 형성되고, 제1 n형 영역(35) 및 제2 n형 영역(37) 사이에 끼워지도록, 제1 p형 층(32) 및 제2 p형 층(34)보다 고농도의 도전형이 p형인 불순물(p형 불순물)을 포함하는(예컨대, 1×1018 cm-3 정도) 제1 p형 영역(36)이 형성되어 있다. 즉, 제1 n형 영역(35), 제1 p형 영역(36) 및 제2 n형 영역(37)은, 각각 제2 p형 층(34)을 관통하여 n형 층(33)에 이르도록 형성되어 있다. 또한, 제1 n형 영역(35), 제1 p형 영역(36) 및 제2 n형 영역(37)의 바닥부는, 제1 p형 층(32)의 상부 표면(제1 p형 층(32)과 n형 층(33)의 경계부)으로부터 간격을 두고 배치되어 있다.
또한, 제1 n형 영역(35)으로부터 보아 제1 p형 영역(36)과 반대측에는, 제2 p형 층(34)의 상부 표면(34A)(n형 층(33)의 측과는 반대측의 주면)으로부터 제2 p형 층(34)을 관통하여 n형 층(33)에 이르도록, 홈부(71)가 형성되어 있다. 즉, 홈부(71)의 바닥면(71A)은, 제1 p형 층(32)과 n형 층(33)의 계면으로부터 간격을 두고, n형 층(33)의 내부에 위치하고 있다. 또한, 홈부(71)의 바닥면(71A)으로부터 n형 층(33)을 관통하여, 제1 p형 층(32)에 이르도록, 제1 p형 층(32) 및 제2 p형 층(34)보다 고농도의 p형 불순물을 포함하는(예컨대, 1×1018 cm-3 정도) 제2 p형 영역(43)이 형성되어 있다. 이 제2 p형 영역(43)의 바닥부는, n형 기판(31)의 상부 표면(n형 기판(31)과 제1 p형 층(32)의 경계부)으로부터 간격을 두고 배치되어 있다.
또한, 제1 n형 영역(35), 제1 p형 영역(36), 제2 n형 영역(37) 및 제2 p형 영역(43)의 상부 표면에 접촉하도록, 오믹 콘택트 전극으로서의 소스 콘택트 전극(39), 게이트 콘택트 전극(41), 드레인 콘택트 전극(42) 및 전위 유지 콘택트 전극(44)이 각각 형성되어 있다. 그리고, 소스 콘택트 전극(39), 게이트 콘택트 전극(41), 드레인 콘택트 전극(42) 및 전위 유지 콘택트 전극(44)은, 실시형태 1에서의 소스 콘택트 전극(16)과 동일한 특징을 갖고 있다.
오믹 콘택트 전극인 소스 콘택트 전극(39), 게이트 콘택트 전극(41), 드레인 콘택트 전극(42) 및 전위 유지 콘택트 전극(44)과 인접하는 다른 오믹 콘택트 전극 사이에는, 층간 절연막으로서의 산화막(38)(절연막)이 형성되어 있다. 보다 구체적으로는, 층간 절연막으로서의 산화막(38)이, 제2 p형 층(34)의 상부 표면(34A), 홈부(71)의 바닥면(71A) 및 측벽(71B)에 있어서, 소스 콘택트 전극(39), 게이트 콘택트 전극(41), 드레인 콘택트 전극(42) 및 전위 유지 콘택트 전극(44)이 형성되어 있는 영역 이외의 영역 전체를 덮도록 형성되어 있다. 이에 따라, 인접하는 오믹 콘택트 전극의 사이가 절연되어 있다.
또한, 소스 콘택트 전극(39), 게이트 콘택트 전극(41) 및 드레인 콘택트 전극(42)의 상부 표면에 접촉하도록, 소스 배선(45), 게이트 배선(46) 및 드레인 배선(47)이 각각 형성되고, 각 오믹 콘택트 전극과 전기적으로 접속되어 있다. 소스 배선(45)은, 전위 유지 콘택트 전극(44)의 상부 표면에도 접촉하고, 전위 유지 콘택트 전극(44)과도 전기적으로 접속되어 있다. 즉, 소스 배선(45)은, 소스 콘택트 전극(39)의 상부 표면 위에서부터 전위 유지 콘택트 전극(44)의 상부 표면 위까지 연장되도록 형성되어 있고, 이에 따라, 전위 유지 콘택트 전극(44)은, 소스 콘택트 전극(39)과 동전위로 유지되어 있다. 소스 배선(45), 게이트 배선(46) 및 드레인 배선(47)은, 예컨대 Al 등의 도전체로 구성되어 있다. 소스 콘택트 전극(39) 및 소스 배선(45)은 소스 전극(61)을 구성하고, 게이트 콘택트 전극(41) 및 게이트 배선(46)은 게이트 전극(62)을 구성하고, 드레인 콘택트 전극(42) 및 드레인 배선(47)은 드레인 전극(63)을 구성한다. 또한, 소스 전극(61), 게이트 전극(62), 드레인 전극(63) 및 산화막(38)의 상부 표면을 덮도록, 패시베이션막(64)이 형성되어 있다. 이 패시베이션막(64)은, 예컨대 SiO2로 이루어져 있고, 소스 전극(61), 게이트 전극(62) 및 드레인 전극(63)을 외부와 전기적으로 절연하고, JFET(3)를 보호하는 기능을 갖고 있다.
즉 JFET(3)는, 탄화규소 기판(30)과, 탄화규소 기판(30)에 접촉하여 배치되고, Ti, Al, Si 및 C를 함유하고, 잔부 불가피적 불순물로 이루어지는 오믹 콘택트 전극으로서의 소스 콘택트 전극(39), 게이트 콘택트 전극(41), 드레인 콘택트 전극(42) 및 전위 유지 콘택트 전극(44)을 구비하고 있다. 탄화규소 기판(30)은, 도전형이 n형인 제1 n형 영역(35) 및 제2 n형 영역(37)과, 도전형이 p형인 제1 p형 영역(36) 및 제2 p형 영역(43)을 포함한다. 또한, 상기 오믹 콘택트 전극 중, 소스 콘택트 전극(39) 및 드레인 콘택트 전극(42)은, 각각 제1 n형 영역(35) 및 제2 n형 영역(37)과 접촉해 있고, 게이트 콘택트 전극(41) 및 전위 유지 콘택트 전극(44)은, 각각 제1 p형 영역(36) 및 제2 p형 영역(43)과 접촉해 있다. 그리고, 소스 콘택트 전극(39), 게이트 콘택트 전극(41), 드레인 콘택트 전극(42) 및 전위 유지 콘택트 전극(44)은, 실시형태 1에서의 소스 콘택트 전극(16)과 동일한 특징을 갖고 있다.
JFET(3)에 있어서는, 실시형태 1에서의 소스 콘택트 전극(16)과 동일한 특징을 갖는 소스 콘택트 전극(39) 및 드레인 콘택트 전극(42)이, 각각 n형 영역으로서의 제1 n형 영역(35) 및 제2 n형 영역(37)에 접촉하고, 또한 소스 콘택트 전극(39) 및 드레인 콘택트 전극(42)과 동일 재료로 이루어지는 게이트 콘택트 전극(41)이, p형 영역으로서의 제1 p형 영역(36) 및 제2 p형 영역(43)과 접촉하여 배치되어 있다. 이에 따라, JFET(3)는, 제조 공정에서의 공정수의 저감이나 집적도의 향상이 가능한 반도체 장치로 되어 있다.
만일, 제1 n형 영역(35) 및 제2 n형 영역(37)에 접촉하여 배치되는 소스 콘택트 전극(39) 및 드레인 콘택트 전극(42)을 구성하는 재료를 Ni로 하고, 제1 p형 영역(36)에 접촉하여 배치되는 게이트 콘택트 전극(41)을 구성하는 재료를 Ti/Al로 한 경우, 이하와 같은 문제가 발생한다. 즉 이 가정하에서는, 소스 콘택트 전극(39) 및 드레인 콘택트 전극(42)을 형성하기 위한 마스크를 형성한 후, 이들 전극을 증착 등에 의해 형성한다. 그 후, 상기 마스크를 제거한 후에, 다시 게이트 콘택트 전극(41)을 형성하기 위한 마스크를 형성하고, 이 전극을 증착 등에 의해 형성할 필요가 있다. 이러한 제조 프로세스를 채용한 경우, 공정수가 증가하고, 2회에 걸친 마스크 형성에서의 위치 맞춤의 오차에 기인하여, 집적도의 향상이 저해된다. 이에 반하여, 본 실시형태에서의 JFET(3)에 있어서는, 소스 콘택트 전극(39), 게이트 콘택트 전극(41) 및 드레인 콘택트 전극(42)을 동일 재료로 형성할 수 있기 때문에, 1회의 마스크 형성에 의해 일괄해서 이들 전극을 형성할 수 있다. 그 결과, 본 실시형태에서의 JFET(3)에 의하면, 제조 공정의 공정수의 저감이나 집적도의 향상을 도모할 수 있다.
다음에, JFET(3)의 동작에 관해 설명한다. 도 10을 참조하여, 게이트 전극(62)의 전압이 0 V인 상태에서는, n형 층(33)에 있어서, 제1 p형 영역(36)과 제2 n형 영역(37) 사이에 끼워진 영역 및 상기 끼워진 영역과 제1 p형 층(32) 사이에 끼워진 영역(드리프트 영역), 및 제1 p형 영역(36)과 제1 p형 층(32) 사이에 끼워진 영역(채널 영역)은 공핍화되어 있지 않고, 제1 n형 영역(35)과 제2 n형 영역(37)은 n형 층(33)을 통해 전기적으로 접속된 상태로 되어 있다. 그 때문에, 제1 n형 영역(35)으로부터 제2 n형 영역(37)을 향하여 전자가 이동함으로써 전류가 흐른다.
한편, 게이트 콘택트 전극(41)에 부(負)의 전압을 인가해 나가면, 전술한 채널 영역 및 드리프트 영역의 공핍화가 진행되고, 제1 n형 영역(35)과 제2 n형 영역(37)은 전기적으로 차단된 상태가 된다. 그 때문에, 제1 n형 영역(35)으로부터 제2 n형 영역(37)을 향하여 전자가 이동할 수 없어, 전류는 흐르지 않는다.
다음에, 실시형태 2에서의 JFET(3)의 제조 방법에 관해 설명한다.
도 12∼도 14를 참조하여, 우선 기판 준비 공정(S210)(도 11)에 의해 탄화규소 기판(30)이 준비된다.
구체적으로는, 우선 n형 기판(31) 상에, n형 기판(31)의 한쪽의 주면 상에, SiC로 이루어지는 제1 p형 층(32), n형 층(33) 및 제2 p형 층(34)이 순차 형성된다. 이 형성에는, 예컨대 기상 에피택셜 성장법이 이용된다. 기상 에피택셜 성장에 있어서는, 예컨대 재료 가스로서 실란(SiH4) 가스 및 프로판(C3H8) 가스를 사용하고, 캐리어 가스로서 수소(H2) 가스를 채용할 수 있다. 또한, p형 층을 형성하기 위한 p형 불순물원으로는, 예컨대 디보란(B2H6)이나 트리메틸알루미늄(TMA)을, n형 층을 형성하기 위한 n형 불순물로는, 예컨대 질소(N2)를 채용할 수 있다. 이에 따라, Al, B 등의 p형 불순물을 포함하는 제1 p형 층(32) 및 제2 p형 층(34), N 등의 n형 불순물을 포함하는 n형 층(33)이 형성된다.
다음으로, 제2 p형 층(34)의 상부 표면(34A)으로부터 제2 p형 층(34)을 관통하여 n형 층(33)에 이르도록, 홈부(71)가 형성된다. 홈부(71)는 바닥면(71A) 및 측벽(71B)을 갖는다. 홈부(71)의 형성은, 예컨대 원하는 홈부(71)의 형성 위치에 개구를 갖는 마스크층을 제2 p형 층(34)의 상부 표면(34A) 상에 형성한 후, SF6 가스를 사용한 드라이 에칭에 의해 실시할 수 있다.
다음으로, 이온 주입이 행해진다. 구체적으로는, 우선, 제2 p형 층(34)의 상부 표면(34A) 및 홈부(71)의 바닥면 상에, 예컨대 CVD에 의해 SiO2로 이루어지는 산화막이 형성된다. 그리고, 산화막 상에 레지스트가 도포된 후, 노광 및 현상이 행해져, 원하는 제1 n형 영역(35) 및 제2 n형 영역(37)의 형상에 따른 영역에 개구를 갖는 레지스트막이 형성된다. 그리고, 상기 레지스트막을 마스크로서 사용하여, 예컨대 RIE에 의해 산화막이 부분적으로 제거됨으로써, 제2 p형 층(34)의 상부 표면(34A) 상에 개구 패턴을 갖는 산화막으로 이루어지는 마스크층이 형성된다. 그 후, 상기 레지스트막을 제거한 후에, 이 마스크층을 마스크로서 사용하여, n형 층(33) 및 제2 p형 층(34)에 이온 주입이 실시된다. 주입되는 이온종은, 예컨대 P, N 등으로 할 수 있다. 이에 따라, 제2 p형 층(34)을 관통하여 n형 층(33)에 이르는 제1 n형 영역(35) 및 제2 n형 영역(37)이 형성된다.
또한, 제1 n형 영역(35) 및 제2 n형 영역(37)의 형성에 사용된 마스크층이 제거된 후에, 동일한 순서에 의해, 제2 p형 층(34)의 상부 표면(34A) 및 홈부(71)의 바닥면(71A) 상에, 원하는 제1 p형 영역(36) 및 제2 p형 영역(43)의 형상에 따른 영역에 개구를 갖는 마스크층이 형성된다. 그리고, 이 마스크층을 마스크로서 사용하여, 제1 p형 층(32), n형 층(33) 및 제2 p형 층(34)에 이온 주입이 실시된다. 주입되는 이온종은, 예컨대 Al, B 등으로 할 수 있다. 이에 따라, 제2 p형 층(34)을 관통하여 n형 층(33)에 이르는 제1 p형 영역(36), 및 홈부(71)의 바닥면(71A)으로부터 n형 층(33)을 관통하여, 제1 p형 층(32)에 이르는 제2 p형 영역(43)이 형성된다.
다음으로, 불순물의 활성화를 위한 열처리가 실시된다. 구체적으로는, 상기이온 주입이 완료된 제1 p형 층(32), n형 층(33) 및 제2 p형 층(34)을 갖는 n형 기판(31)이, 예컨대 아르곤 등의 불활성 가스 분위기 내에서 1700℃로 가열되어, 30분간 유지된다. 이에 따라 불순물이 활성화되어, n형 불순물 혹은 p형 불순물로서 기능하는 것이 가능해진다.
이상에 의해, 상부 표면(34A)과 바닥면(71A)과 측벽(71B)을 갖는 기판면(80)을 갖는 탄화규소 기판(30)(도 14)이 준비된다.
도 15 및 도 16을 참조하여, 다음으로 산화막 형성 공정(S260)(도 11)에 의해 산화막(38)이 형성된다.
구체적으로는, 우선, 예컨대 산소 분위기 내에서 1300℃ 정도로 가열하여, 90분간 정도 유지하는 열산화 처리가 실시됨으로써, 제2 p형 층(34)의 상부 표면(34A)과, 홈부(71)의 바닥면(71A) 및 측벽(71B)을 덮는 절연막으로서의 산화막(38)(필드 산화막)이 형성된다. 산화막(38)의 두께는, 예컨대 0.1 ㎛ 정도이다.
다음으로 산화막(38) 상에 레지스트가 도포된 후, 노광 및 현상이 행해져, 소스 콘택트 전극(39), 게이트 콘택트 전극(41), 드레인 콘택트 전극(42) 및 전위 유지 콘택트 전극(44)(도 10 참조)을 형성해야 하는 영역에 따른 개구(91A)를 갖는 레지스트막(91)이 형성된다. 그리고, 상기 레지스트막(91)을 마스크로서 사용하여, 예컨대 RIE에 의해 산화막(38)이 부분적으로 제거된다.
이상에 의해, 기판면(80)(도 15)의 일부를 덮는 산화막(38)(도 16)이 형성된다.
다음으로 오믹 전극 형성 공정(S270)(도 11)이 행해진다. 이 공정(S270)은, 실시형태 1에서의 공정(S80)과 동일하게 실시할 수 있다. 구체적으로는, 우선 실시형태 1의 공정(S81)(도 3)과 동일하게, 합금막(50)이, 레지스트막(91) 상 및 상기 레지스트막(91)으로부터 노출되는 영역에 형성된다. 또한, 레지스트막(91)이 제거됨으로써, 레지스트막(91) 상의 합금막(50)이 제거(리프트 오프)되어, 제1 n형 영역(35), 제1 p형 영역(36), 제2 n형 영역(37) 및 제2 p형 영역(43) 상에 접촉하도록, 합금막(50)이 잔존한다.
또한 도 17을 참조하여, 실시형태 1에서의 오믹 접속 공정(S84)(도 3)과 동일하게, 어닐링에 의해, 합금막(50)과 탄화규소 기판(10)의 전기적 접속이 오믹이 된다. 구체적으로는, Ar 등의 불활성 가스 분위기 내에서, 550℃ 이상 1200℃ 이하의 온도, 바람직하게는 900℃ 이상 1100℃ 이하의 온도, 예컨대 1000℃로 가열하여, 10분간 이하의 시간, 예컨대 2분간 유지하는 어닐링이 실시된다. 이에 따라, 합금막(50)에 포함되는 Ti원자, Al원자, Si원자, 및 n형 층(33) 또는 제2 p형 층(34)에 포함되는 Si원자 및 C원자가 합금화된다. 그 결과, 제1 n형 영역(35), 제1 p형 영역(36), 제2 n형 영역(37) 및 제2 p형 영역(43)의 상부 표면에 접촉하도록, 오믹 콘택트 전극으로서의 소스 콘택트 전극(39), 게이트 콘택트 전극(41), 드레인 콘택트 전극(42) 및 전위 유지 콘택트 전극(44)이 각각 형성된다. 여기서, 상기 어닐링은, 불활성 가스, 특히 Ar 또는/및 N2와, 수소의 혼합 가스 내에 있어서 실시되는 것이 바람직하다. 이에 따라, 제조 비용을 억제하면서, 접촉 저항을 억제한 소스 콘택트 전극(39), 게이트 콘택트 전극(41) 및 드레인 콘택트 전극(42)을 제작할 수 있다.
다시 도 10을 참조하여, 배선 형성 공정(S280)(도 11)이 실시된다. 구체적으로는, 소스 콘택트 전극(39), 게이트 콘택트 전극(41) 및 드레인 콘택트 전극(42)의 상부 표면에 각각 접촉하는 소스 배선(45), 게이트 배선(46) 및 드레인 배선(47)이 형성된다. 소스 배선(45), 게이트 배선(46) 및 드레인 배선(47)은, 예컨대 소스 배선(45), 게이트 배선(46) 및 드레인 배선(47)을 형성해야 하는 원하는 영역에 개구를 갖는 레지스트층을 형성하고, Al을 증착한 후, 레지스트층과 함께 레지스트층 상의 Al을 제거하는 것(리프트 오프)에 의해 형성할 수 있다.
다음으로 패시베이션막 형성 공정(S290)(도 11)이 실시된다. 구체적으로는, 소스 전극(61), 게이트 전극(62), 드레인 전극(63) 및 산화막(38)의 상부 표면을 덮도록, 예컨대 SiO2로 이루어지는 패시베이션막(64)이 형성된다. 이 패시베이션막(64)의 형성은, 예컨대 CVD에 의해 실시할 수 있다.
이상에 의해 JFET(3)가 완성된다. 여기서, 상기 본 실시형태에서의 반도체 장치로서의 JFET(3)의 제조 방법에 있어서는, 소스 콘택트 전극(39), 게이트 콘택트 전극(41) 및 드레인 콘택트 전극(42)을 동일한 재료로 형성할 수 있기 때문에, 1회의 마스크 형성에 의해 동시에 이들 전극을 형성할 수 있다.
본 실시형태의 제조 방법에 의하면, 소스 콘택트 전극(39), 게이트 콘택트 전극(41) 및 드레인 콘택트 전극(42)의 각각이 포함하는 Al원자는, 이들 전극이 어닐링되기 전에, 원소로서가 아니라, Si원자 및 Ti원자와의 합금으로서 존재한다. 이에 따라, 어닐링중에 Al원자가 이들 전극의 외부에 확산되는 것이 억제된다. 따라서 Al원자가 산화막(38) 내에 확산되는 것이 억제되기 때문에, 산화막(38)의 신뢰성을 높일 수 있다.
또 도 15의 공정에 있어서 산화막(38)을 대신해서 다른 재료로 제조된 절연막이 형성되어도 좋고, 예컨대 질화규소막이 형성되어도 좋다.
(실시형태 3)
본 실시형태에 있어서도 실시형태 1과 거의 동일한 MOSFET(1)가 제조된다. 우선 실시형태 1과 동일하게 게이트 절연막 형성 공정(S70)(도 2)에 의해 게이트 산화막(15)(절연막)이 형성된다.
도 19를 참조하여, Al-Si 합금막 형성 공정(S82)(도 18)에 의해, Al원자 및 Si원자를 함유하는 합금으로 제조된 합금막(59)이 형성된다. 즉, 제2 주면(12B) 상 및 n+ 기판(11)의 n- SiC층(12)과는 반대측의 주면 상에, 합금막(59)이 형성된다. 합금막의 형성은, 바람직하게는, 스퍼터링 타겟(99)을 이용한 스퍼터법에 의해 행해진다. 스퍼터링 타겟(99)은, Al원자 및 Si원자를 함유하는 합금으로 제조되어 있다.
도 20을 참조하여, 다음으로 Ti막 형성 공정(S83)(도 18)에 의해, 합금막(59) 상에 Ti막(53)이 형성된다. 이에 따라, 합금막(59) 및 Ti막(53)을 갖는 적층막(50V)이 형성된다.
또한 도 21을 참조하여, 다음으로 레지스트막(91)이 제거됨으로써, 레지스트막(91) 상의 적층막(50V)이 제거(리프트 오프)되어, 게이트 산화막(15)으로부터 노출되는 제2 주면(12B) 상 및 n+ 기판(11)의 n- SiC층(12)과는 반대측의 주면 상에, 적층막(50V)이 잔존한다. 이에 따라, 도 1에 도시한 바와 같이, 한쌍의 n+ 소스 영역(14) 위의 각각에서부터, 게이트 산화막(15)으로부터 멀어지는 방향으로 p+ 영역(18) 위까지 연장되고, 제2 주면(12B)에 접촉하여 배치되는 소스 콘택트 전극(16), 및 n+ 기판(11)에 있어서 n- SiC층(12)이 형성되는 측의 주면인 한쪽의 주면(11A)과는 반대측의 주면인 다른 쪽의 주면(11B)에 접촉하여 배치되는 드레인 전극(20)이 형성된다. 소스 콘택트 전극(16)은, 게이트 산화막(15)에 접촉하도록 제2 주면(12B) 상에 형성된다.
다음으로 오믹 접속 공정(S84)(도 18)에 있어서, 어닐링에 의해, 적층막(50V)과 탄화규소 기판(10)의 전기적 접속이 오믹이 된다. 구체적으로는, Ar 등의 불활성 가스 분위기 내에서, 550℃ 이상 1200℃ 이하의 온도, 바람직하게는 900℃ 이상 1100℃ 이하의 온도, 예컨대 1000℃로 가열되어, 10분간 이하의 시간, 예컨대 2분간 유지되는 어닐링이 실시된다. 이에 따라, 적층막(50V)에 포함되는 Ti원자, Al원자, Si원자, 및 탄화규소 기판(10)에 포함되는 Si원자 및 C원자가 합금화된다. 이 때, 불활성 가스, 특히 Ar 또는/및 N2와, 수소의 혼합 가스 내에 있어서 n+ 기판(11)이 가열되는 것이 바람직하다. 이에 따라, 제조 비용을 억제하면서, n+ 소스 영역(14) 및 p 보디(13)(p+ 영역(18))와의 접촉 저항을 한층 더 확실하게 저감한 소스 콘택트 전극(16)를 제작할 수 있다.
본 실시형태에 의해서도 실시형태 1과 거의 동일한 효과를 얻을 수 있다.
또한 본 실시형태에 의하면, 합금막(59)을 Ti막(53)이 피복함으로써, 합금막(59) 내의 Al원자가 산화되는 것을 방지할 수 있다. 이에 따라 상기 효과를 보다 높일 수 있다.
또, Al-Si 합금막(59) 및 Ti막(53)의 각각을 대신해서, Al-Ti 합금막 및 Si막이 사용되어도 좋다.
(실시형태 4)
본 실시형태에 있어서도 실시형태 2(도 10)와 거의 동일한 JFET(3)가 제조된다.
도 22를 참조하여, 우선 실시형태 2와 동일하게 산화막 형성 공정(S260)(도 11)에 의해 산화막(38)이 형성된다. 다음으로 실시형태 3과 동일한 스퍼터링 타겟(99)을 이용한 스퍼터법에 의해 합금막(59)이 형성된다.
도 23을 참조하여, 실시형태 3과 동일하게, 합금막(59) 상에 Ti막(53)이 형성됨으로써, 합금막(59) 및 Ti막(53)을 갖는 적층막(50V)이 형성된다. 다음으로 레지스트막(91)이 제거됨으로써, 레지스트막(91) 상의 적층막(50V)이 제거(리프트 오프)되어, 제1 n형 영역(35), 제1 p형 영역(36), 제2 n형 영역(37) 및 제2 p형 영역(43) 상에 접촉하도록, 적층막(50V)이 잔존한다.
다음으로 어닐링에 의해, 적층막(50V)과 탄화규소 기판(30)의 전기적 접속이 오믹이 된다. 구체적으로는, Ar 등의 불활성 가스 분위기 내에서, 550℃ 이상 1200℃ 이하의 온도, 바람직하게는 900℃ 이상 1100℃ 이하의 온도, 예컨대 1000℃로 가열되어, 10분간 이하의 시간, 예컨대 2분간 유지되는 어닐링이 실시된다. 이에 따라, 적층막(50V)에 포함되는 Ti원자, Al원자, Si원자, 및 탄화규소 기판(30)에 포함되는 Si원자 및 C원자가 합금화된다. 여기서, 상기 어닐링은, 불활성 가스, 특히 Ar 또는/및 N2와, 수소의 혼합 가스 내에 있어서 실시되는 것이 바람직하다. 이에 따라, 제조 비용을 억제하면서, 접촉 저항을 억제한 소스 콘택트 전극(39), 게이트 콘택트 전극(41) 및 드레인 콘택트 전극(42)(도 10)을 제작할 수 있다.
이 후, 실시형태 2와 동일한 공정을 거쳐, JFET(3)가 완성된다.
본 실시형태에 의해서도 실시형태 2와 거의 동일한 효과를 얻을 수 있다.
또한 본 실시형태에 의하면, 합금막(59)을 Ti막(53)이 피복함으로써, 합금막(59) 내의 Al원자가 산화되는 것을 방지할 수 있다. 이에 따라 상기 효과를 보다 높일 수 있다.
또, Al-Si 합금막(59) 및 Ti막(53)의 각각을 대신해서, Al-Ti 합금막 및 Si막이 사용되어도 좋다.
또 상기 각 실시형태에서의 n형과 p형이 교체된 구성이 이용되어도 좋다. 또한 상기에 있어서는, 본 발명의 반도체 장치의 일례로서, MOSFET 및 JFET에 관해 설명했지만, IGBT(Insulated Gate Bipolar Transistor, 절연 게이트 바이폴라 트랜지스터), 바이폴라 트랜지스터 등 다른 반도체 장치가 제조되어도 좋다.
이번에 개시된 실시형태는 모든 점에서 예시이고, 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 청구범위에 의해 나타내어지고, 청구범위와 균등한 의미, 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
1 : MOSFET(탄화규소 반도체 장치), 3 : JFET(탄화규소 반도체 장치), 10, 30 : 탄화규소 기판, 11 : n+ 기판, 12 : n- SiC층, 12B : 제2 주면(기판면), 13 : p 보디, 13A : 채널 영역, 14 : n+ 소스 영역, 15 : 게이트 산화막(절연막), 15A : 열산화막, 16 : 소스 콘택트 전극, 17 : 게이트 전극, 18 : p+ 영역, 19 : 소스 배선, 20 : 드레인 전극, 21 : 패시베이션막, 22 : 소스 전극, 31 : n형 기판, 32 : 제1 p형 층, 33 : n형 층, 34 : 제2 p형 층, 35 : 제1 n형 영역, 36 : 제1 p형 영역, 37 : 제2 n형 영역, 38 : 산화막(절연막), 39 : 소스 콘택트 전극, 41 : 게이트 콘택트 전극, 42 : 드레인 콘택트 전극, 43 : 제2 p형 영역, 44 : 전위 유지 콘택트 전극, 45 : 소스 배선, 46 : 게이트 배선, 47 : 드레인 배선, 50, 59 : 합금막, 50V : 적층막, 53 : Ti막, 61 : 소스 전극, 62 : 게이트 전극, 63 : 드레인 전극, 64 : 패시베이션막, 71 : 홈부, 71A : 바닥면, 71B : 측벽, 80 : 기판면, 90, 99 : 스퍼터링 타겟, 91 : 레지스트막, 91A : 개구

Claims (7)

  1. 기판면(12B)을 갖는 탄화규소 기판(10)을 준비하는 공정과,
    상기 기판면의 일부를 덮도록 절연막(15)을 형성하는 공정과,
    상기 절연막에 접촉하도록 상기 기판면 상에 콘택트 전극(16)을 형성하는 공정을 포함하고,
    상기 콘택트 전극은 Al, Ti 및 Si원자를 함유하고, 상기 콘택트 전극을 형성하는 공정은, Si원자 및 Ti원자 중 한쪽과, Al원자를 함유하는 합금으로 제조된 합금막(59)을 형성하는 공정과, 상기 합금막 상에 Si원자 및 Ti원자 중 다른 쪽의 막을 형성하는 공정을 포함하고,
    상기 탄화규소 기판과 상기 콘택트 전극이 오믹(ohmic)으로 접속되도록 상기 콘택트 전극을 어닐링하는 공정을 더 포함하는 탄화규소 반도체 장치(1)의 제조 방법.
  2. 제1항에 있어서, 상기 합금막은, 상기 합금으로 제조된 타겟(90)을 이용한 스퍼터법에 의해 형성되는 것인 탄화규소 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 합금막은 Si원자를 함유하는 것인 탄화규소 반도체 장치의 제조 방법.
  4. 제3항에 있어서, 상기 합금막은 Ti원자를 함유하는 것인 탄화규소 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 절연막은 산화규소막 및 질화규소막 중 적어도 어느 하나를 포함하는 것인 탄화규소 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 절연막 상에 게이트 전극(17)을 형성하는 공정을 더 포함하는 탄화규소 반도체 장치의 제조 방법.
  7. 제1항에 있어서, 상기 절연막은 층간 절연막(38)인 것인 탄화규소 반도체 장치의 제조 방법.
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