WO2012096070A1 - 炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置の製造方法 Download PDF

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山田　俊介
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Definitions

  • the present invention relates to a method of manufacturing a silicon carbide semiconductor device, and more particularly to a method of manufacturing a silicon carbide semiconductor device having a contact electrode containing Al atoms.
  • Patent Document 1 titanium (Ti) and aluminum (Al) are contained as a material of the ohmic contact electrode disposed in contact with the SiC wafer (silicon carbide substrate) Is disclosed. According to this publication, it is supposed that the contact resistance can be reduced to the SiC wafer by the application of the above-mentioned material.
  • an object of the present invention is to provide a method of manufacturing a silicon carbide semiconductor device capable of improving the insulation reliability of an insulating film when a contact electrode having Al atoms is used.
  • the method for manufacturing a silicon carbide semiconductor device of the present invention has the following steps.
  • a silicon carbide substrate having a substrate surface is prepared.
  • An insulating film is formed to cover a part of the substrate surface.
  • a contact electrode is formed on the substrate surface to be in contact with the insulating film.
  • the contact electrode contains Al, Ti and Si atoms.
  • the contact electrode includes an alloy film made of an alloy containing at least one of Si atoms and Ti atoms and Al atoms.
  • the contact electrode is annealed such that the silicon carbide substrate and the contact electrode are ohmically connected.
  • the Al atoms contained in the contact electrode are present not as elements but as an alloy with at least one of Si atoms and Ti atoms. This suppresses the diffusion of Al atoms to the outside of the contact electrode during annealing. Thus, the diffusion of Al atoms into the insulating film is suppressed, so that the insulation reliability of the insulating film can be enhanced.
  • the alloy film is formed by sputtering using a target made of an alloy. This can prevent the formation of a region where the Al element is present without being alloyed.
  • the alloy film contains Si atoms. More preferably, the alloy film contains Ti atoms. This more reliably suppresses the diffusion of Al atoms to the outside of the contact electrode during annealing.
  • the insulating film includes at least one of a silicon oxide film and a silicon nitride film.
  • the silicon oxide film is, for example, a SiO 2 film.
  • the silicon nitride film is, for example, a SiN film.
  • the manufacturing method may further include the step of forming a gate electrode on the insulating film.
  • the insulating film is used as a gate insulating film, current leakage between the gate electrode and the silicon carbide substrate can be suppressed.
  • the insulating film may be an interlayer insulating film. In this case, the occurrence of current leak in the interlayer insulating film can be suppressed.
  • the insulation reliability of the insulating film can be improved.
  • FIG. 7 is a schematic cross-sectional view showing a first step of a method of manufacturing the MOSFET of FIG. 1; It is a schematic sectional drawing which shows the 2nd process of the manufacturing method of MOSFET of FIG. It is a schematic sectional drawing which shows the 3rd process of the manufacturing method of MOSFET of FIG. It is a schematic sectional drawing which shows the 4th process of the manufacturing method of MOSFET of FIG.
  • FIG. 11 is a schematic cross-sectional view showing a first step of a method of manufacturing the JFET of FIG. 10;
  • FIG. 11 is a schematic cross-sectional view showing a second step of the method of manufacturing the JFET of FIG. 10.
  • FIG. 11 is a schematic cross-sectional view showing a third step of the method of manufacturing the JFET of FIG. 10.
  • FIG. 11 is a schematic cross-sectional view showing a fourth step of the method of manufacturing the JFET of FIG. 10.
  • FIG. 11 is a schematic cross-sectional view showing a fifth step of the method of manufacturing the JFET of FIG. 10.
  • FIG. 11 is a schematic cross-sectional view showing a sixth step of the method of manufacturing the JFET in FIG. 10.
  • It is a flowchart which shows the ohmic electrode formation process in the manufacturing method of MOSFET in Embodiment 3 of this invention.
  • FIG. 17 is a schematic cross-sectional view showing a first step of a method of manufacturing the MOSFET in the third embodiment of the present invention.
  • FIG. 17 is a schematic cross-sectional view showing a second step of the method of manufacturing the MOSFET in the third embodiment of the present invention.
  • FIG. 21 is a schematic cross-sectional view showing a third step of the method of manufacturing the MOSFET in the third embodiment of the present invention.
  • FIG. 21 is a schematic cross-sectional view showing a first step of a method of manufacturing JFET in the fourth embodiment of the present invention.
  • FIG. 21 is a schematic cross-sectional view showing a second step of the method of manufacturing JFET in the fourth embodiment of the present invention.
  • Embodiment 1 First, the configuration of a MOSFET (oxide film field effect transistor) in the present embodiment will be described.
  • MOSFET oxide film field effect transistor
  • MOSFET 1 silicon carbide semiconductor device
  • Silicon carbide substrate 10 has an n + substrate 11, an n ⁇ SiC layer 12, a p body 13, an n + source region 14 and a p + region 18.
  • the n + substrate 11 is a substrate made of silicon carbide (SiC) and having n conductivity type.
  • the n + substrate 11 contains a high concentration n-type impurity (an impurity whose conductivity type is n-type), for example, N (nitrogen).
  • the n ⁇ SiC layer 12 is a semiconductor layer made of SiC and having a conductivity type of n type.
  • the n ⁇ SiC layer 12 is formed on one main surface 11 A of the n + substrate 11 with a thickness of, for example, about 10 ⁇ m.
  • the n-type impurity contained in n - SiC layer 12 is, for example, N (nitrogen), and is contained at a lower concentration than the n-type impurity contained in n + substrate 11, for example, at a concentration of 5 ⁇ 10 15 cm -3. There is.
  • the pair of p bodies 13 have p type conductivity.
  • the pair of p bodies 13 has a second main surface 12B (substrate surface) which is a main surface opposite to the first main surface 12A which is the main surface on the n + substrate 11 side in the n ⁇ SiC layer 12 It is formed separately from each other to be included.
  • the p-type impurity contained in p body 13 is, for example, Al (aluminum), B (boron) or the like, and has a concentration lower than that of the n-type impurity contained in n + substrate 11, eg, 1 ⁇ 10 17 cm ⁇ 3 . Is included.
  • the n + source region 14 has n type conductivity.
  • the n + source region 14 is formed in each of the pair of p bodies 13 so as to include the second major surface 12 B and be surrounded by the p bodies 13.
  • the n + source region 14 contains an n-type impurity such as P (phosphorus) at a concentration higher than that of the n-type impurity contained in the n ⁇ SiC layer 12, for example, 1 ⁇ 10 20 cm ⁇ 3 .
  • the p + region 18 has p type conductivity.
  • the p + region 18 contains a p-type impurity such as Al or B at a concentration higher than that of the p-type impurity contained in the p body 13, for example, 1 ⁇ 10 20 cm ⁇ 3 .
  • the MOSFET 1 further includes a gate oxide film 15 (insulating film) as a gate insulating film, a gate electrode 17, a pair of source contact electrodes 16, a source wiring 19, a drain electrode 20, and a passivation film 21. .
  • a gate oxide film 15 is in contact with second main surface 12B, n so as to extend from the upper surface of one n + source region 14 to the top surface of the other n + source regions 14 - SiC layer 12 It is formed on the second major surface 12B.
  • Gate oxide film 15 preferably includes at least one of a silicon oxide film and a silicon nitride film, and is made of, for example, silicon dioxide (SiO 2 ).
  • Gate electrode 17 is disposed in contact with gate oxide film 15 so as to extend from above one n + source region 14 to above the other n + source region 14.
  • the gate electrode 17 is made of a conductor such as polysilicon or Al.
  • Source contact electrode 16 extends from on each of the pair of n + source regions 14 to p + region 18 in a direction away from gate oxide film 15 and is disposed in contact with second major surface 12 B ing.
  • the source contact electrode 16 contains titanium (Ti) atoms, aluminum (Al) atoms, silicon (Si) atoms and carbon (C) atoms, with the balance being unavoidable impurities.
  • the unavoidable impurities include oxygen (O) atoms which are inevitably mixed in the manufacturing process.
  • the source contact electrode 16 contains aluminum atoms and titanium atoms in a region including the interface with the n ⁇ SiC layer 12 in which the source region 14 and the p + region 18 are formed.
  • Source interconnection 19 is formed in contact with source contact electrode 16 and made of a conductor such as Al. Source interconnection 19 is electrically connected to n + source region 14 via source contact electrode 16. Source interconnection 19 and source contact electrode 16 constitute source electrode 22.
  • Drain electrode 20 is formed in contact with the other main surface 11B which is the main surface on the opposite side to one main surface 11A which is the main surface on the side where n - SiC layer 12 is formed in n + substrate 11 ing.
  • the drain electrode 20 may have, for example, the same configuration as that of the source contact electrode 16 described above, or may be made of another material such as Ni, which can be in ohmic contact with the n + substrate 11. Thus, the drain electrode 20 is electrically connected to the n + substrate 11.
  • the passivation film 21 is formed to extend from above the one source wiring 19 to above the gate electrode 17 and onto the other source wiring 19.
  • Passivation film 21 is made of, for example, SiO 2 and has functions of electrically insulating source interconnection 19 and gate electrode 17 from the outside and protecting MOSFET 1.
  • Ni is often employed as a material of the electrode in contact with the n-type SiC region.
  • a vertical MOSFET of DMOS (Double-diffused MOSFET) type using SiC as a material a structure in which an electrode made of Ni is in contact with both a p-type SiC region and an n-type SiC region is adopted.
  • DMOS type vertical MOSFET requires an electrode in contact with both the p-type region and the n-type region, and an electrode made of Ni is about 10 ⁇ 2 ⁇ ⁇ cm 2 in both the p-type SiC region It is because contact is possible with the contact resistivity of.
  • the contact resistivity of 10 -2 ⁇ ⁇ cm 2 is a value that can be used as an ohmic contact electrode
  • the contact made of Ti / Al is in contact with the p-type SiC region and about 10 -3 ⁇ ⁇ cm 2 It is not sufficiently low considering that it can be contacted by resistivity.
  • the contact resistance with the p-type SiC region is sufficiently suppressed, but the contact resistivity with the n-type SiC region is about 10 ⁇ 3 ⁇ ⁇ cm 2 .
  • the contact resistivity of 10 -3 ⁇ ⁇ cm 2 is also a value that can be used as an ohmic contact electrode, the electrode made of Ni contacts the n-type SiC region at a contact resistivity of about 10 -6 ⁇ ⁇ cm 2.
  • the contact resistance between the electrode made of Ti / Al and the n-type SiC region is not sufficiently low.
  • source contact electrode 16 is an ohmic contact electrode containing Ti atoms, Al atoms, and Si atoms, so that the contact resistance is sufficiently sufficient for both p-type SiC region and n-type SiC region. Low.
  • the source contact electrode 16 is arranged to extend from the region in contact with the n + source region 14 to the region in contact with the p + region 18.
  • the MOSFET 1 is a semiconductor device capable of reducing the number of manufacturing processes and improving the degree of integration.
  • n + source region 14 and p body 13 need to be held at the same potential. Therefore, source contact electrode 16 is required to be electrically connected to both n + source region 14 and p body 13 while reducing the contact resistance. Furthermore, in the MOSFET 1, in order to reduce the on resistance, it is necessary to electrically connect the n + source region 14 and the source contact electrode 16 while suppressing the contact resistance. In order to achieve the reduction of the number of steps of the manufacturing process and the improvement of the degree of integration while meeting these requirements, the contact resistance is reduced and the region contacting the n + source region 14 to the region contacting the p body 13 The source contact electrode 16 extending to the top is required.
  • Source contact electrode 16 is in contact with both n + source region 14 and p + region 18 (p body 13) with low contact resistance by having the above configuration.
  • the MOSFET 1 is a semiconductor device capable of reducing the number of manufacturing steps and improving the degree of integration while achieving high efficiency.
  • silicon carbide substrate 10 is prepared by substrate preparation step S10 (FIG. 2).
  • the first epitaxial growth on n + SiC substrate 11, n on one main surface 11A of n + SiC substrate 11 - SiC layer 12 is formed.
  • the epitaxial growth can be performed, for example, using a mixed gas of SiH 4 (silane) and C 3 H 8 (propane) as a source gas.
  • SiH 4 silane
  • C 3 H 8 propane
  • N is introduced as an n-type impurity.
  • n including n-type impurity of lower concentration than the n-type impurity contained in n + SiC substrate 11 - it is possible to form a SiC layer 12.
  • an oxide film made of SiO 2 is formed on second main surface 12B, for example, by CVD (Chemical Vapor Deposition; chemical vapor deposition). Then, after a resist is applied on the oxide film, exposure and development are performed, and a resist film having an opening in a region corresponding to the desired shape of the p body 13 is formed. Then, using the resist film as a mask, the oxide film is partially removed by, for example, RIE (Reactive Ion Etching; reactive ion etching), whereby an oxide film having an opening pattern on n ⁇ SiC layer 12 is obtained. Mask layer is formed.
  • RIE reactive Ion Etching
  • reactive ion etching reactive ion etching
  • the p-type impurity such as Al n - by implanting ions into the SiC layer 12, n - p body 13 in the SiC layer 12 is formed Be done.
  • a mask layer having an opening in a region corresponding to the shape of the desired n + source region 14 is formed.
  • an n + source region 14 is formed by introducing an n type impurity such as P into the n ⁇ SiC layer 12 by ion implantation.
  • a mask layer having an opening in a region corresponding to the shape of the desired p + region 18 is formed, and using this as a mask, p-type impurities such as Al and B are ion-implanted into n ⁇ SiC layer 12 By being introduced, p + region 18 is formed.
  • n - SiC layer 12 subjected to ion implantation is heated, for example, to about 1700 ° C. in an Ar (argon) atmosphere, and held for about 30 minutes.
  • Ar argon
  • silicon carbide substrate 10 (FIG. 5) having second main surface 12B is prepared.
  • gate oxide film 15 (insulating film) is formed in gate insulating film forming step S70 (FIG. 2). Specifically, first, the above process is performed to thermally oxidize the n + substrate 11 on which the n ⁇ SiC layer 12 including the desired ion implantation region is formed. Thermal oxidation can be performed, for example, by heating to about 1300 ° C. in an oxygen atmosphere and holding for about 40 minutes. Thereby, a thermal oxide film 15A (about 50 nm thick, for example) made of silicon dioxide (SiO 2 ) is formed on the second major surface 12B.
  • the thermal oxide film 15A After the resist is applied on the thermal oxide film 15A, exposure and development are performed to form a resist film 91 having an opening 91A corresponding to the area where the source contact electrode 16 (see FIG. 1) is to be formed. Then, using the resist film 91 as a mask, the thermal oxide film 15A is partially removed by RIE, for example. Thereby, the gate oxide film 15 which covers a part of 2nd main surface 12B is formed.
  • ohmic electrode formation step S80 (FIG. 2) is performed. Specifically, an alloy film 50 made of an alloy containing Si atoms, Ti atoms, and Al atoms is formed by the alloy film forming step S81 (FIG. 3). That is, the alloy film 50 is formed on the second major surface 12 B and on the major surface of the n + substrate 11 opposite to the n ⁇ SiC layer 12.
  • the formation of the alloy film is preferably performed by sputtering using a sputtering target 90.
  • the sputtering target 90 is made of an alloy containing Al atoms, Si atoms, and Ti atoms.
  • Source contacts extending from on each of the pair of n + source regions 14 to over p + regions 18 in a direction away from gate oxide film 15 and in contact with second main surface 12 B
  • the electrode 16 and the n + substrate 11 are disposed in contact with the other main surface 11B which is the main surface opposite to the one main surface 11A which is the main surface on which the n ⁇ SiC layer 12 is formed
  • the drain electrode 20 is formed.
  • Source contact electrode 16 is formed on second major surface 12 B to be in contact with gate oxide film 15.
  • the electrical connection between the alloy film 50 and the silicon carbide substrate 10 is made ohmic by annealing. Specifically, it is heated to a temperature of 550 ° C. to 1200 ° C., preferably 900 ° C. to 1100 ° C., for example 1000 ° C. in an inert gas atmosphere such as Ar, for a time of 10 minutes or less, eg 2 An anneal that is held for a minute is performed. Thereby, Ti atoms, Al atoms, Si atoms contained in the alloy film 50, and Si atoms and C atoms contained in the silicon carbide substrate 10 are alloyed.
  • n + substrate 11 be heated in a mixed gas of an inert gas, particularly Ar or / and N 2 , and hydrogen.
  • source contact electrode 16 can be manufactured with the contact resistance to n + source region 14 and p body 13 (p + region 18) reduced more reliably while suppressing the manufacturing cost.
  • gate electrode 17 is formed by gate electrode formation step S100 (FIG. 2).
  • a gate electrode 17 made of Al is, as well as extending over one n + source region 14 to above the other n + source regions 14, the gate oxide film 15 Formed to be in contact.
  • the polysilicon can be contained at a high concentration of P exceeding 1 ⁇ 10 20 cm ⁇ 3 .
  • source wiring 19 is formed by source wiring formation step S110 (FIG. 2).
  • source interconnection 19 made of Al, which is a conductor, is formed on the upper surface of source contact electrode 16 by, for example, vapor deposition.
  • the source electrode 22 is completed.
  • the passivation film 21 is formed by the passivation film forming step S120.
  • passivation film 21 made of, for example, SiO 2 is formed to extend from above one source line 19 to above gate electrode 17 and onto the other source line 19.
  • Passivation film 21 can be formed, for example, by the CVD method.
  • the MOSFET 1 is completed.
  • the Al atoms contained in the source contact electrode 16 exist not as an element but as an alloy with Si atoms and Ti atoms before the source contact electrode 16 is annealed. This suppresses the diffusion of Al atoms to the outside of source contact electrode 16 during annealing. Thus, the diffusion of Al atoms into the gate oxide film 15 is suppressed, and the reliability of the gate oxide film 15 can be enhanced.
  • the alloy film 50 is formed by sputtering using a sputtering target 90 made of an alloy. Thereby, it is possible to suppress the formation of a region in which Al element is present without being alloyed in the formed film.
  • an insulating film made of another material may be formed instead of thermal oxide film 15A.
  • a silicon nitride film may be formed.
  • JFET 3 silicon carbide semiconductor device
  • JFET 3 has the same configuration as that of MOSFET 1 in the first embodiment in the configuration of the ohmic contact electrode, and exhibits the same effect.
  • JFET 3 has silicon carbide substrate 30.
  • Silicon carbide substrate 30 has an n-type substrate 31, a first p-type layer 32, an n-type layer 33, and a second p-type layer 34.
  • the n-type substrate 31 is made of SiC and has n-type conductivity.
  • the first p-type layer 32 is formed on the n-type substrate 31.
  • the n-type layer 33 is formed on the first p-type layer 32.
  • the p-type layer 34 is formed on the n-type layer 33.
  • the first p-type layer 32 has, for example, a thickness of about 10 ⁇ m, the concentration of p-type impurities is about 7.5 ⁇ 10 15 cm ⁇ 3 , the n-type layer 33 has, for example, a thickness of about 0.45 ⁇ m, and the concentration of n-type impurities 2 ⁇ 10 17 cm -3 or so, the second p-type layer 34 may be, for example, thickness 0.25 ⁇ m approximately, the concentration of approximately 2 ⁇ 10 17 cm -3 of p-type impurity.
  • Second p-type layer 34 and n-type layer 33 contain an impurity (n-type impurity) whose conductivity type is higher than n-type layer 33 (for example, about 1 ⁇ 10 20 cm ⁇ 3 )
  • the first p-type layer 32 and the first p-type layer 32 are formed so as to be sandwiched between the first n-type region 35 and the second n-type region 37 while the first n-type region 35 and the second n-type region 37 are formed.
  • a first p-type region 36 is formed (for example, about 1 ⁇ 10 18 cm ⁇ 3 ) containing an impurity (p-type impurity) whose conductivity type is higher than that of the second p-type layer 34 (p type). .
  • the first n-type region 35, the first p-type region 36, and the second n-type region 37 are formed to penetrate the second p-type layer 34 and reach the n-type layer 33, respectively.
  • the bottoms of the first n-type region 35, the first p-type region 36 and the second n-type region 37 are the upper surface of the first p-type layer 32 (the first p-type layer 32 and the n-type It is spaced apart from the boundary with the layer 33).
  • the upper surface 34A of the second p-type layer 34 (a main surface on the opposite side to the n-type layer 33 side)
  • a groove 71 is formed so as to penetrate the second p-type layer 34 from the surface) to the n-type layer 33.
  • the bottom surface 71A of the groove 71 is located inside the n-type layer 33 at a distance from the interface between the first p-type layer 32 and the n-type layer 33.
  • a second p-type region 43 containing impurities (for example, about 1 ⁇ 10 18 cm ⁇ 3 ) is formed. The bottom of the second p-type region 43 is spaced from the top surface of the n-type substrate 31 (the boundary between the n-type substrate 31 and the first p-type layer 32).
  • a source contact electrode as an ohmic contact electrode is brought into contact with the upper surfaces of first n-type region 35, first p-type region 36, second n-type region 37 and second p-type region 43.
  • 39, a gate contact electrode 41, a drain contact electrode 42, and a potential holding contact electrode 44 are formed.
  • the source contact electrode 39, the gate contact electrode 41, the drain contact electrode 42, and the potential holding contact electrode 44 have features similar to those of the source contact electrode 16 in the first embodiment.
  • oxide film 38 (insulating film as an interlayer insulating film ) Is formed. More specifically, oxide film 38 as an interlayer insulating film is formed on source contact electrode 39, gate contact electrode 41, and drain contact on upper surface 34A of second p-type layer 34 and bottom surface 71A and sidewall 71B of groove 71. It is formed to cover the entire area other than the area where the electrode 42 and the potential holding contact electrode 44 are formed. Thereby, the adjacent ohmic contact electrodes are insulated.
  • source interconnection 45, gate interconnection 46 and drain interconnection 47 are respectively formed to be in contact with the upper surfaces of source contact electrode 39, gate contact electrode 41 and drain contact electrode 42, and are electrically connected to each ohmic contact electrode It is done.
  • Source interconnection 45 is also in contact with the upper surface of potential holding contact electrode 44 and is also electrically connected to potential holding contact electrode 44. That is, source interconnection 45 is formed to extend from the upper surface of source contact electrode 39 to the upper surface of potential holding contact electrode 44, whereby potential holding contact electrode 44 is a source contact electrode. It is held at the same potential as 39.
  • Source interconnection 45, gate interconnection 46 and drain interconnection 47 are made of a conductor such as Al.
  • Source contact electrode 39 and source interconnection 45 constitute source electrode 61
  • gate contact electrode 41 and gate interconnection 46 constitute gate electrode 62
  • drain contact electrode 42 and drain interconnection 47 constitute drain electrode 63.
  • a passivation film 64 is formed to cover the upper surfaces of the source electrode 61, the gate electrode 62, the drain electrode 63, and the oxide film 38.
  • the passivation film 64 is made of, for example, SiO 2 and has functions of electrically insulating the source electrode 61, the gate electrode 62 and the drain electrode 63 from the outside and protecting the JFET 3.
  • JFET 3 is arranged in contact with silicon carbide substrate 30 and silicon carbide substrate 30, contains Ti, Al, Si and C, and source contact electrode 39 as an ohmic contact electrode composed of the remaining unavoidable impurities, and gate contact An electrode 41, a drain contact electrode 42, and a potential holding contact electrode 44 are provided.
  • Silicon carbide substrate 30 includes first n-type region 35 and second n-type region 37 having n-type conductivity, and first p-type region 36 and second p-type having p-type conductivity. And a region 43.
  • source contact electrode 39 and drain contact electrode 42 are in contact with first n-type region 35 and second n-type region 37, respectively, and gate contact electrode 41 and potential holding contact
  • the electrode 44 is in contact with the first p-type region 36 and the second p-type region 43, respectively.
  • the source contact electrode 39, the gate contact electrode 41, the drain contact electrode 42, and the potential holding contact electrode 44 have features similar to those of the source contact electrode 16 in the first embodiment.
  • source contact electrode 39 and drain contact electrode 42 having features similar to those of source contact electrode 16 in the first embodiment are a first n-type region 35 and a second n-type region as n-type regions, respectively. 37 and made of the same material as the source contact electrode 39 and the drain contact electrode 42 is in contact with the first p-type region 36 and the second p-type region 43 as p-type regions. It is arranged.
  • the JFET 3 is a semiconductor device capable of reducing the number of steps in the manufacturing process and improving the degree of integration.
  • the material forming the source contact electrode 39 and the drain contact electrode 42 disposed in contact with the first n-type region 35 and the second n-type region 37 is Ni, and the first p-type region 36 is in contact
  • Ti / Al is used as the material of the gate contact electrode 41 to be disposed
  • the following problems occur. That is, under this assumption, after forming a mask for forming the source contact electrode 39 and the drain contact electrode 42, these electrodes are formed by vapor deposition or the like. Thereafter, after the mask is removed, it is necessary to form a mask for forming the gate contact electrode 41 and to form the electrode by vapor deposition or the like.
  • source contact electrode 39, gate contact electrode 41 and drain contact electrode 42 can be formed of the same material, so these electrodes are collectively formed by one mask formation. Can be formed. As a result, according to the JFET 3 in the present embodiment, it is possible to reduce the number of manufacturing steps and improve the degree of integration.
  • n-type layer 33 in a state where the voltage of gate electrode 62 is 0 V, in n-type layer 33, a region sandwiched by first p-type region 36 and second n-type region 37 and the region A region (drift region) sandwiched between the region and the first p-type layer 32, and a region (channel region) sandwiched between the first p-type region 36 and the first p-type layer 32 are depleted.
  • the first n-type region 35 and the second n-type region 37 are electrically connected to each other through the n-type layer 33. Therefore, a current flows by moving electrons from the first n-type region 35 toward the second n-type region 37.
  • first n-type region 35 and second n-type region 37 are electrically connected. It is blocked by the Therefore, electrons can not move from the first n-type region 35 toward the second n-type region 37, and no current flows.
  • silicon carbide substrate 30 is prepared by substrate preparation step S210 (FIG. 11).
  • a first p-type layer 32, an n-type layer 33 and a second p-type layer 34 made of SiC are sequentially It is formed.
  • a vapor phase epitaxial growth method is used for this formation.
  • silane (SiH 4 ) gas and propane (C 3 H 8 ) gas can be used as a material gas
  • hydrogen (H 2 ) gas can be employed as a carrier gas.
  • a p-type impurity source for forming a p-type layer for example, diborane (B 2 H 6 ) or trimethylaluminum (TMA), and for an n-type impurity for forming an n-type layer, for example N 2
  • B 2 H 6 diborane
  • TMA trimethylaluminum
  • N 2 n-type impurity for forming an n-type layer
  • the first p-type layer 32 and the second p-type layer 34 containing p-type impurities such as Al and B, and the n-type layer 33 containing n-type impurities such as N are formed.
  • a groove 71 is formed so as to penetrate the second p-type layer 34 from the upper surface 34A of the second p-type layer 34 to reach the n-type layer 33.
  • the groove portion 71 has a bottom surface 71A and a side wall 71B.
  • the formation of groove 71 is performed by dry etching using SF 6 gas, for example, after forming a mask layer having an opening at the desired formation position of groove 71 on upper surface 34 A of second p-type layer 34. Can.
  • ion implantation is performed. Specifically, first, on the upper surface 34A of the second p-type layer 34 and the bottom of the groove 71, an oxide film made of SiO 2 is formed by CVD, for example. Then, after a resist is applied on the oxide film, exposure and development are performed, and a resist film having an opening in a region corresponding to the shape of the desired first n-type region 35 and second n-type region 37 Is formed. Then, using the resist film as a mask, the oxide film is partially removed by RIE, for example, to form a mask layer made of an oxide film having an opening pattern on the upper surface 34A of the second p-type layer 34. It is formed.
  • the resist film is removed, and ion implantation is performed on the n-type layer 33 and the second p-type layer 34 using the mask layer as a mask.
  • the ion species to be implanted can be, for example, P, N or the like. As a result, a first n-type region 35 and a second n-type region 37 which penetrate the second p-type layer 34 and reach the n-type layer 33 are formed.
  • the upper surface 34A of the second p-type layer 34 and the groove are similarly processed.
  • a mask layer having an opening in a region corresponding to the shape of the desired first p-type region 36 and second p-type region 43 is formed.
  • ion implantation is performed on the first p-type layer 32, the n-type layer 33 and the second p-type layer 34 using the mask layer as a mask.
  • the ion species to be implanted can be, for example, Al, B or the like.
  • the second p-type region 43 is formed.
  • the n-type substrate 31 having the first p-type layer 32, the n-type layer 33, and the second p-type layer 34 completed with the above ion implantation is, for example, 1700 in an inert gas atmosphere such as argon. Heat to ° C and hold for 30 minutes.
  • the impurity is activated and can function as an n-type impurity or a p-type impurity.
  • silicon carbide substrate 30 (FIG. 14) having substrate surface 80 having upper surface 34A, bottom surface 71A and side wall 71B is prepared.
  • oxide film 38 is formed by an oxide film forming step S260 (FIG. 11).
  • thermal oxidation treatment is first performed, for example, by heating to about 1300 ° C. in an oxygen atmosphere and holding for about 90 minutes, whereby the upper surface 34 A of the second p-type layer 34 and the groove 71 are formed.
  • An oxide film 38 (field oxide film) is formed as an insulating film covering the bottom surface 71A and the side wall 71B.
  • the thickness of oxide film 38 is, for example, about 0.1 ⁇ m.
  • oxide film 38 After a resist is applied on oxide film 38, exposure and development are performed to form source contact electrode 39, gate contact electrode 41, drain contact electrode 42 and potential holding contact electrode 44 (see FIG. 10). A resist film 91 having an opening 91A corresponding to the region is formed. Then, oxide film 38 is partially removed, for example, by RIE using resist film 91 as a mask.
  • step S270 (FIG. 11) is performed.
  • This step (S270) can be performed in the same manner as the step (S80) in the first embodiment. Specifically, first, as in step S81 (FIG. 3) of the first embodiment, the alloy film 50 is formed on the resist film 91 and a region exposed from the resist film 91.
  • the alloy film 50 on the resist film 91 is removed (lifted off), and the first n-type region 35, the first p-type region 36, and the second n-type region The alloy film 50 remains so as to be in contact on the 37 and the second p-type region 43.
  • the electrical connection between alloy film 50 and silicon carbide substrate 10 is made ohmic by annealing. Specifically, heating is performed at a temperature of 550 ° C. to 1200 ° C., preferably 900 ° C. to 1100 ° C., for example 1000 ° C. in an inert gas atmosphere such as Ar, for a time of 10 minutes or less, for example 2 Annealing to hold for a minute is performed.
  • the source contact as an ohmic contact electrode is brought into contact with the upper surfaces of first n-type region 35, first p-type region 36, second n-type region 37 and second p-type region 43.
  • An electrode 39, a gate contact electrode 41, a drain contact electrode 42, and a potential holding contact electrode 44 are formed, respectively.
  • the annealing is preferably performed in a mixed gas of an inert gas, in particular Ar or / and N 2 and hydrogen.
  • the source contact electrode 39, the gate contact electrode 41 and the drain contact electrode 42 in which the contact resistance is suppressed can be manufactured while suppressing the manufacturing cost.
  • a wiring formation step S280 (FIG. 11) is performed. Specifically, source interconnection 45, gate interconnection 46 and drain interconnection 47 in contact with the upper surfaces of source contact electrode 39, gate contact electrode 41 and drain contact electrode 42 are formed. Source interconnection 45, gate interconnection 46 and drain interconnection 47 are formed, for example, of a resist layer having an opening in a desired region where source interconnection 45, gate interconnection 46 and drain interconnection 47 are to be formed, Al is deposited, and then resist layer It can form by removing Al on a resist layer (lift off).
  • passivation film formation step S290 (FIG. 11) is performed.
  • passivation film 64 made of, for example, SiO 2 is formed to cover the upper surfaces of source electrode 61, gate electrode 62, drain electrode 63, and oxide film 38.
  • the formation of passivation film 64 can be performed, for example, by CVD.
  • JFET 3 is completed.
  • source contact electrode 39, gate contact electrode 41 and drain contact electrode 42 can be formed of the same material, so a single mask can be used. The formation can simultaneously form these electrodes.
  • the Al atoms contained in each of the source contact electrode 39, the gate contact electrode 41 and the drain contact electrode 42 are not elements but Si atoms before these electrodes are annealed. And as an alloy with Ti atoms. This suppresses the diffusion of Al atoms to the outside of these electrodes during annealing. Thus, the diffusion of Al atoms into the oxide film 38 is suppressed, and the reliability of the oxide film 38 can be enhanced.
  • an insulating film made of another material may be formed instead of oxide film 38.
  • a silicon nitride film may be formed.
  • MOSFET 1 substantially the same as that of the first embodiment is manufactured.
  • the gate oxide film 15 (insulating film) is formed by the gate insulating film forming step S70 (FIG. 2).
  • an Al--Si alloy film forming step S82 (FIG. 18) forms an alloy film 59 made of an alloy containing Al atoms and Si atoms. That is, the alloy film 59 is formed on the second major surface 12 B and on the major surface of the n + substrate 11 opposite to the n ⁇ SiC layer 12.
  • the formation of the alloy film is preferably performed by sputtering using a sputtering target 99.
  • the sputtering target 99 is made of an alloy containing Al atoms and Si atoms.
  • Ti film 53 is formed on alloy film 59 by a Ti film forming step S83 (FIG. 18). Thereby, a laminated film 50V having the alloy film 59 and the Ti film 53 is formed.
  • laminated film 50 V on resist film 91 is removed (lifted off), and on second main surface 12 B exposed from gate oxide film 15.
  • the laminated film 50 V remains on the main surface of the n + substrate 11 opposite to the n ⁇ SiC layer 12. As a result, as shown in FIG. 1, it extends from above each of the pair of n + source regions 14 to above p + region 18 in a direction away from gate oxide film 15 and contacts second main surface 12B.
  • Source contact electrode 16 to be arranged, and the other main surface 11B which is the main surface on the opposite side to one main surface 11A which is the main surface on the side where n - SiC layer 12 is formed in n + substrate 11
  • a drain electrode 20 is formed to be disposed in contact with.
  • Source contact electrode 16 is formed on second major surface 12 B to be in contact with gate oxide film 15.
  • the electrical connection between the laminated film 50V and the silicon carbide substrate 10 is made ohmic by annealing. Specifically, it is heated to a temperature of 550 ° C. to 1200 ° C., preferably 900 ° C. to 1100 ° C., for example 1000 ° C. in an inert gas atmosphere such as Ar, for a time of 10 minutes or less, eg 2 An anneal that is held for a minute is performed. Thereby, Ti atoms, Al atoms, Si atoms contained in the laminated film 50V, and Si atoms and C atoms contained in the silicon carbide substrate 10 are alloyed.
  • n + substrate 11 be heated in a mixed gas of an inert gas, particularly Ar or / and N 2 , and hydrogen.
  • source contact electrode 16 can be manufactured with the contact resistance to n + source region 14 and p body 13 (p + region 18) reduced more reliably while suppressing the manufacturing cost.
  • substantially the same effect as that of the first embodiment can be obtained. Furthermore, according to the present embodiment, by covering the alloy film 59 with the Ti film 53, oxidation of Al atoms in the alloy film 59 can be prevented. This can further enhance the above effect.
  • Al—Si alloy film 59 and the Ti film 53 instead of each of the Al—Si alloy film 59 and the Ti film 53, an Al—Ti alloy film and a Si film may be used.
  • Embodiment 4 Also in this embodiment, a JFET 3 substantially similar to that of the second embodiment (FIG. 10) is manufactured.
  • the oxide film 38 is formed in the oxide film forming step S260 (FIG. 11) as in the second embodiment.
  • the alloy film 59 is formed by sputtering using the same sputtering target 99 as that of the third embodiment.
  • Ti film 53 is formed on alloy film 59, whereby laminated film 50V having alloy film 59 and Ti film 53 is formed.
  • the laminated film 50V on the resist film 91 is removed (lifted off), and the first n-type region 35, the first p-type region 36, and the second n-type region
  • the laminated film 50V remains so as to be in contact on the 37 and the second p-type region 43.
  • the electrical connection between laminated film 50V and silicon carbide substrate 30 is made ohmic by annealing. Specifically, it is heated to a temperature of 550 ° C. to 1200 ° C., preferably 900 ° C. to 1100 ° C., for example 1000 ° C. in an inert gas atmosphere such as Ar, for a time of 10 minutes or less, eg 2 An anneal that is held for a minute is performed. Thereby, Ti atoms, Al atoms, Si atoms contained in the laminated film 50 V, and Si atoms and C atoms contained in the silicon carbide substrate 30 are alloyed.
  • the annealing is preferably performed in a mixed gas of an inert gas, in particular Ar or / and N 2 and hydrogen.
  • an inert gas in particular Ar or / and N 2 and hydrogen.
  • JFET 3 is completed. Also in the present embodiment, substantially the same effect as in the second embodiment can be obtained.
  • the alloy film 59 by covering the alloy film 59 with the Ti film 53, oxidation of Al atoms in the alloy film 59 can be prevented. This can further enhance the above effect.
  • Al—Si alloy film 59 and the Ti film 53 instead of each of the Al—Si alloy film 59 and the Ti film 53, an Al—Ti alloy film and a Si film may be used.
  • a configuration in which the n-type and the p-type in each of the above embodiments are interchanged may be used.
  • MOSFETs and JFETs have been described above as an example of the semiconductor device of the present invention, other semiconductor devices such as IGBTs (Insulated Gate Bipolar Transistors, Insulated Gate Bipolar Transistors), bipolar transistors, etc. may be manufactured.

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Abstract

　基板面（１２Ｂ）を有する炭化珪素基板（１０）が準備される。基板面（１２Ｂ）の一部を覆うように絶縁膜（１５）が形成される。絶縁膜（１５）に接触するように基板面（１２Ｂ）上にコンタクト電極（１６）が形成される。コンタクト電極（１６）はＡｌ、ＴｉおよびＳｉ原子を含有する。コンタクト電極（１６）は、Ｓｉ原子およびＴｉ原子の少なくともいずれかと、Ａｌ原子とを含有する合金から作られた合金膜（５０）を含む。炭化珪素基板（１０）とコンタクト電極（１６）とがオーミックに接続されるようにコンタクト電極（１６）がアニールされる。これにより、Ａｌ原子を有するコンタクト電極が用いられる場合において、絶縁膜の絶縁信頼性を向上させることができる。

Description

炭化珪素半導体装置の製造方法
　本発明は炭化珪素半導体装置の製造方法に関し、より特定的には、Ａｌ原子を含有するコンタクト電極を有する炭化珪素半導体装置の製造方法に関する。
　国際公開第２００９／１２８４１９号（特許文献１）によれば、ＳｉＣウェハ（炭化珪素基板）に接触して配置されるオーミックコンタクト電極の材料として、チタン（Ｔｉ）およびアルミニウム（Ａｌ）を含有するものが開示されている。この公報によれば、上記材料の適用により、ＳｉＣウェハに対して接触抵抗を低減することができるとされている。
国際公開第２００９／１２８４１９号
　Ａｌ原子を有するコンタクト電極が絶縁膜に接触するように配置される場合、アニール処理の際にコンタクト電極のＡｌ原子が絶縁膜中へ拡散することで、絶縁膜の絶縁信頼性が低下することがある。そこで本発明の目的は、Ａｌ原子を有するコンタクト電極が用いられる場合に、絶縁膜の絶縁信頼性を向上させることができる炭化珪素半導体装置の製造方法を提供することである。
　本発明の炭化珪素半導体装置の製造方法は、以下の工程を有する。
　基板面を有する炭化珪素基板が準備される。基板面の一部を覆うように絶縁膜が形成される。絶縁膜に接触するように基板面上にコンタクト電極が形成される。コンタクト電極はＡｌ、ＴｉおよびＳｉ原子を含有する。コンタクト電極は、Ｓｉ原子およびＴｉ原子の少なくともいずれかと、Ａｌ原子とを含有する合金から作られた合金膜を含む。炭化珪素基板とコンタクト電極とがオーミックに接続されるようにコンタクト電極がアニールされる。
　上記製造方法によれば、コンタクト電極が含むＡｌ原子は、アニールされる前に、元素としてではなく、Ｓｉ原子およびＴｉ原子の少なくともいずれかとの合金として存在する。これにより、アニール中にＡｌ原子がコンタクト電極の外部へ拡散することが抑制される。よってＡｌ原子が絶縁膜中に拡散することが抑制されるので、絶縁膜の絶縁信頼性を高めることができる。
　好ましくは合金膜は、合金から作られたターゲットを用いたスパッタ法によって形成される。これにより、Ａｌ元素が合金化されずに存在する領域が生じることを防止することができる。
　好ましくは合金膜はＳｉ原子を含有する。より好ましくは合金膜はＴｉ原子を含有する。これにより、アニール中にＡｌ原子がコンタクト電極の外部へ拡散することがより確実に抑制される。
　好ましくは絶縁膜は酸化珪素膜および窒化珪素膜の少なくともいずれかを含む。酸化珪素膜は、たとえばＳｉＯ2膜である。窒化珪素膜は、たとえばＳｉＮ膜である。
　上記製造方法は、絶縁膜上にゲート電極を形成する工程をさらに有してもよい。この場合、絶縁膜がゲート絶縁膜として用いられるので、ゲート電極と炭化珪素基板との間の電流リークを抑制することができる。
　絶縁膜は層間絶縁膜であってもよい。この場合、層間絶縁膜内の電流リークの発生を抑制することができる。
　以上の説明から明らかなように、本発明によれば、炭化珪素半導体装置においてＡｌ原子を有するコンタクト電極が用いられる場合に、絶縁膜の絶縁信頼性を向上させることができる。
本発明の実施の形態１におけるＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）の構成を示す概略断面図である。 図１のＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。 図２のオーミック電極形成工程を示すフローチャートである。 図１のＭＯＳＦＥＴの製造方法の第１工程を示す概略断面図である。 図１のＭＯＳＦＥＴの製造方法の第２工程を示す概略断面図である。 図１のＭＯＳＦＥＴの製造方法の第３工程を示す概略断面図である。 図１のＭＯＳＦＥＴの製造方法の第４工程を示す概略断面図である。 図１のＭＯＳＦＥＴの製造方法の第５工程を示す概略断面図である。 図１のＭＯＳＦＥＴの製造方法の第６工程を示す概略断面図である。 本発明の実施の形態２におけるＪＦＥＴ（Ｊｕｎｃｔｉｏｎ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）の構成を示す概略断面図である。 図１０のＪＦＥＴの製造方法の概略を示すフローチャートである。 図１０のＪＦＥＴの製造方法の第１工程を示す概略断面図である。 図１０のＪＦＥＴの製造方法の第２工程を示す概略断面図である。 図１０のＪＦＥＴの製造方法の第３工程を示す概略断面図である。 図１０のＪＦＥＴの製造方法の第４工程を示す概略断面図である。 図１０のＪＦＥＴの製造方法の第５工程を示す概略断面図である。 図１０のＪＦＥＴの製造方法の第６工程を示す概略断面図である。 本発明の実施の形態３におけるＭＯＳＦＥＴの製造方法におけるオーミック電極形成工程を示すフローチャートである。 本発明の実施の形態３におけるＭＯＳＦＥＴの製造方法の第１工程を示す概略断面図である。 本発明の実施の形態３におけるＭＯＳＦＥＴの製造方法の第２工程を示す概略断面図である。 本発明の実施の形態３におけるＭＯＳＦＥＴの製造方法の第３工程を示す概略断面図である。 本発明の実施の形態４におけるＪＦＥＴの製造方法の第１工程を示す概略断面図である。 本発明の実施の形態４におけるＪＦＥＴの製造方法の第２工程を示す概略断面図である。
　以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
　（実施の形態１）
　まず本実施の形態におけるＭＯＳＦＥＴ（酸化膜電界効果トランジスタ）の構成について説明する。
　図１を参照して、ＭＯＳＦＥＴ１（炭化珪素半導体装置）は炭化珪素基板１０を有する。炭化珪素基板１０は、ｎ＋基板１１と、ｎ－ＳｉＣ層１２と、ｐボディ１３と、ｎ＋ソース領域１４と、ｐ＋領域１８とを有する。
　ｎ＋基板１１は、炭化珪素（ＳｉＣ）からなる、導電型がｎ型の基板である。ｎ＋基板１１は、高濃度のｎ型不純物（導電型がｎ型である不純物）、たとえばＮ（窒素）を含んでいる。
　ｎ－ＳｉＣ層１２は、ＳｉＣからなる、導電型がｎ型の半導体層である。ｎ－ＳｉＣ層１２は、ｎ＋基板１１の一方の主面１１Ａ上に、たとえば１０μｍ程度の厚みで形成されている。ｎ－ＳｉＣ層１２に含まれるｎ型不純物は、たとえばＮ（窒素）であり、ｎ＋基板１１に含まれるｎ型不純物よりも低い濃度、たとえば５×１０１５ｃｍ－３の濃度で含まれている。
　一対のｐボディ１３はｐ型の導電型を有する。一対のｐボディ１３は、ｎ－ＳｉＣ層１２において、ｎ＋基板１１側の主面である第１の主面１２Ａとは反対側の主面である第２の主面１２Ｂ（基板面）を含むように互いに分離して形成されている。ｐボディ１３に含まれるｐ型不純物は、たとえばＡｌ（アルミニウム）、Ｂ（ボロン）などであり、ｎ＋基板１１に含まれるｎ型不純物よりも低い濃度、たとえば１×１０１７ｃｍ－３の濃度で含まれている。
　ｎ＋ソース領域１４はｎ型の導電型を有する。ｎ＋ソース領域１４は、第２の主面１２Ｂを含み、かつｐボディ１３に取り囲まれるように、一対のｐボディ１３のそれぞれの内部に形成されている。ｎ＋ソース領域１４は、ｎ型不純物、たとえばＰ（リン）などをｎ－ＳｉＣ層１２に含まれるｎ型不純物よりも高い濃度、たとえば１×１０２０ｃｍ－３の濃度で含んでいる。
　ｐ＋領域１８はｐ型の導電型を有する。ｐ＋領域１８は、一対のｐボディ１３のうち一方のｐボディ１３の内部に形成されたｎ＋ソース領域１４から見て、他方のｐボディ１３の内部に形成されたｎ＋ソース領域１４とは反対側に、第２の主面１２Ｂを含むように形成されている。ｐ＋領域１８は、ｐ型不純物、たとえばＡｌ、Ｂなどをｐボディ１３に含まれるｐ型不純物よりも高い濃度、たとえば１×１０２０ｃｍ－３の濃度で含んでいる。
　またＭＯＳＦＥＴ１は、ゲート絶縁膜としてのゲート酸化膜１５（絶縁膜）と、ゲート電極１７と、一対のソースコンタクト電極１６と、ソース配線１９と、ドレイン電極２０と、パシベーション膜２１とを備えている。
　ゲート酸化膜１５は、第２の主面１２Ｂに接触し、一方のｎ＋ソース領域１４の上部表面から他方のｎ＋ソース領域１４の上部表面にまで延在するようにｎ－ＳｉＣ層１２の第２の主面１２Ｂ上に形成されている。ゲート酸化膜１５は、好ましくは酸化珪素膜および窒化珪素膜の少なくともいずれかを含み、たとえば二酸化珪素（ＳｉＯ２）からなっている。
　ゲート電極１７は、一方のｎ＋ソース領域１４上から他方のｎ＋ソース領域１４上にまで延在するように、ゲート酸化膜１５に接触して配置されている。また、ゲート電極１７は、ポリシリコン、Ａｌなどの導電体からなっている。
　ソースコンタクト電極１６は、一対のｎ＋ソース領域１４上のそれぞれから、ゲート酸化膜１５から離れる向きにｐ＋領域１８上にまで延在するとともに、第２の主面１２Ｂに接触して配置されている。そして、ソースコンタクト電極１６は、チタン（Ｔｉ）原子、アルミニウム（Ａｌ）原子、珪素（Ｓｉ）原子および炭素（Ｃ）原子を含有し、残部不可避的不純物からなっている。ここで、不可避的不純物には、製造工程において不可避に混入する酸素（Ｏ）原子が含まれる。そして、ソースコンタクト電極１６は、ソース領域１４およびｐ＋領域１８が形成されたｎ－ＳｉＣ層１２との界面を含む領域に、アルミニウム原子とチタン原子とを含有している。
　ソース配線１９は、ソースコンタクト電極１６に接触して形成されており、Ａｌなどの導電体からなっている。そして、ソース配線１９は、ソースコンタクト電極１６を介してｎ＋ソース領域１４と電気的に接続されている。このソース配線１９とソースコンタクト電極１６とは、ソース電極２２を構成する。
　ドレイン電極２０は、ｎ＋基板１１においてｎ－ＳｉＣ層１２が形成される側の主面である一方の主面１１Ａとは反対側の主面である他方の主面１１Ｂに接触して形成されている。このドレイン電極２０は、たとえば上記ソースコンタクト電極１６と同様の構成を有していてもよいし、Ｎｉなど、ｎ＋基板１１とオーミックコンタクト可能な他の材料からなっていてもよい。これにより、ドレイン電極２０はｎ＋基板１１と電気的に接続されている。
　パシベーション膜２１は、一方のソース配線１９上からゲート電極１７上を通り、他方のソース配線１９上にまで延在するように形成されている。このパシベーション膜２１は、たとえばＳｉＯ２からなっており、ソース配線１９およびゲート電極１７を外部と電気的に絶縁するとともに、ＭＯＳＦＥＴ１を保護する機能を有している。
　なお、一般に、ｎ型ＳｉＣ領域に接触する電極の材料としては、Ｎｉが採用される場合が多い。また、たとえばＳｉＣを素材として用いたＤＭＯＳ（Ｄｏｕｂｌｅ－ｄｉｆｆｕｓｅｄ　ＭＯＳＦＥＴ）型の縦型ＭＯＳＦＥＴにおいては、Ｎｉからなる電極がｐ型ＳｉＣ領域およびｎ型ＳｉＣ領域の両方に接触する構造が採用される。これは、ＤＭＯＳ型の縦型ＭＯＳＦＥＴにおいてはｐ型領域およびｎ型領域の両方に接触する電極が必要とされるところ、Ｎｉからなる電極は、ｐ型ＳｉＣ領域とも１０－２Ω・ｃｍ２程度の接触抵抗率で接触可能であるためである。しかし、この１０－２Ω・ｃｍ２という接触抵抗率は、オーミックコンタクト電極として使用可能な数値ではあるものの、Ｔｉ／Ａｌからなる電極がｐ型ＳｉＣ領域と１０－３Ω・ｃｍ２程度の接触抵抗率で接触可能であることを考慮すると、十分に低いとはいえない。
　一方、Ｔｉ／Ａｌからなる電極を採用した場合、ｐ型ＳｉＣ領域との接触抵抗は十分に抑制されるが、ｎ型ＳｉＣ領域との接触抵抗率は１０－３Ω・ｃｍ２程度となる。この１０－３Ω・ｃｍ２という接触抵抗率も、オーミックコンタクト電極として使用可能な数値ではあるものの、Ｎｉからなる電極がｎ型ＳｉＣ領域と１０－６Ω・ｃｍ２程度の接触抵抗率で接触可能であることを考慮すると、Ｔｉ／Ａｌからなる電極とｎ型ＳｉＣ領域との接触抵抗は、十分に低いとはいえない。
　これに対してソースコンタクト電極１６は、Ｔｉ原子、Ａｌ原子、およびＳｉ原子を含有するオーミックコンタクト電極であることにより、ｐ型ＳｉＣ領域およびｎ型ＳｉＣ領域のいずれに対しても接触抵抗が十分に低い。そして、ソースコンタクト電極１６は、ｎ＋ソース領域１４に接触する領域からｐ＋領域１８に接触する領域にまで延在するように配置されている。その結果、ＭＯＳＦＥＴ１は、製造工程の工程数の低減や集積度の向上を可能とする半導体装置となっている。
　より具体的には、ＤＭＯＳ構造を有する本実施の形態におけるＭＯＳＦＥＴ１では、ｎ＋ソース領域１４とｐボディ１３とを同電位に保持する必要がある。そのため、ソースコンタクト電極１６に対しては、接触抵抗を低減しつつ、ｎ＋ソース領域１４およびｐボディ１３の両方に電気的に接続されることが求められる。さらに、ＭＯＳＦＥＴ１においては、オン抵抗を低減するため、ｎ＋ソース領域１４とソースコンタクト電極１６とを接触抵抗を抑制しつつ電気的に接続する必要がある。これらの要求に応えつつ、製造工程の工程数の低減や集積度の向上を達成するためには、接触抵抗を低減しつつｎ＋ソース領域１４に接触する領域からｐボディ１３に接触する領域にまで延在するソースコンタクト電極１６が必要となる。ソースコンタクト電極１６は、上記構成を有することによりｎ＋ソース領域１４およびｐ＋領域１８（ｐボディ１３）の両方に対して低い接触抵抗で接触している。その結果、ＭＯＳＦＥＴ１は、高効率化を達成しつつ、製造工程の工程数の低減や集積度の向上が可能な半導体装置となっている。
　次にＭＯＳＦＥＴ１の動作について説明する。ゲート電極１７に閾値以下の電圧を与えた状態、すなわちオフ状態では、ゲート酸化膜１５の直下に位置するｐボディ１３とｎ－ＳｉＣ層１２との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極１７に正の電圧を印加していくと、ｐボディ１３のゲート酸化膜１５と接触する付近であるチャネル領域１３Ａにおいて、反転層が形成される。その結果、ｎ＋ソース領域１４とｎ－ＳｉＣ層１２とが電気的に接続され、ソース電極２２とドレイン電極２０との間に電流が流れる。
　次に、実施の形態１におけるＭＯＳＦＥＴ１の製造方法について説明する。
　図４および図５を参照して、まず基板準備工程Ｓ１０（図２）によって炭化珪素基板１０が準備される。
　具体的には、まずｎ＋ＳｉＣ基板１１上におけるエピタキシャル成長により、ｎ＋ＳｉＣ基板１１の一方の主面１１Ａ上にｎ－ＳｉＣ層１２が形成される。エピタキシャル成長は、たとえば原料ガスとしてＳｉＨ４（シラン）とＣ３Ｈ８（プロパン）との混合ガスを採用して実施することができる。このとき、ｎ型不純物として、たとえばＮを導入する。これにより、ｎ＋ＳｉＣ基板１１に含まれるｎ型不純物よりも低い濃度のｎ型不純物を含むｎ－ＳｉＣ層１２を形成することができる。
　次に第２の主面１２Ｂ上に、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ；化学蒸着法）によりＳｉＯ２からなる酸化膜が形成される。そして、酸化膜の上にレジストが塗布された後、露光および現像が行なわれ、所望のｐボディ１３の形状に応じた領域に開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ；反応性イオンエッチング）により酸化膜が部分的に除去されることによって、ｎ－ＳｉＣ層１２上に開口パターンを有する酸化膜からなるマスク層が形成される。その後、上記レジスト膜を除去した上で、このマスク層をマスクとして用いて、Ａｌなどのｐ型不純物をｎ－ＳｉＣ層１２にイオン注入することにより、ｎ－ＳｉＣ層１２にｐボディ１３が形成される。次に、マスクとして使用された上記酸化膜が除去された上で、所望のｎ＋ソース領域１４の形状に応じた領域に開口を有するマスク層が形成される。そして、このマスク層をマスクとして用いて、Ｐなどのｎ型不純物がｎ－ＳｉＣ層１２にイオン注入により導入されることによりｎ＋ソース領域１４が形成される。次に、所望のｐ＋領域１８の形状に応じた領域に開口を有するマスク層が形成され、これをマスクとして用いて、Ａｌ、Ｂなどのｐ型不純物がｎ－ＳｉＣ層１２にイオン注入により導入されることによりｐ＋領域１８が形成される。
　次に、上記イオン注入によって導入された不純物を活性化させる熱処理が実施される。具体的には、イオン注入が実施されたｎ－ＳｉＣ層１２が、たとえばＡｒ（アルゴン）雰囲気中において１７００℃程度に加熱され、３０分間程度保持される。
　以上により、第２の主面１２Ｂを有する炭化珪素基板１０（図５）が準備される。
　図６および図７を参照して、ゲート絶縁膜形成工程Ｓ７０（図２）によって、ゲート酸化膜１５（絶縁膜）が形成される。具体的には、まず、上記工程が実施されて所望のイオン注入領域を含むｎ－ＳｉＣ層１２が形成されたｎ＋基板１１が熱酸化される。熱酸化は、たとえば酸素雰囲気中で１３００℃程度に加熱し、４０分間程度保持することにより実施することができる。これにより第２の主面１２Ｂ上に、二酸化珪素（ＳｉＯ２）からなる熱酸化膜１５Ａ（たとえば厚み５０ｎｍ程度）が形成される。熱酸化膜１５Ａ上にレジストが塗布された後、露光および現像が行なわれ、ソースコンタクト電極１６（図１参照）を形成すべき領域に応じた開口９１Ａを有するレジスト膜９１が形成される。そして、当該レジスト膜９１をマスクとして用いて、たとえばＲＩＥにより熱酸化膜１５Ａが部分的に除去される。これにより、第２の主面１２Ｂの一部を覆うゲート酸化膜１５が形成される。
　図７～図９を参照して、オーミック電極形成工程Ｓ８０（図２）が行われる。
　具体的には、合金膜形成工程Ｓ８１（図３）によって、Ｓｉ原子、Ｔｉ原子、およびＡｌ原子とを含有する合金から作られた合金膜５０が形成される。すなわち、第２の主面１２Ｂ上およびｎ＋基板１１のｎ－ＳｉＣ層１２とは反対側の主面上に、合金膜５０が形成される。合金膜の形成は、好ましくは、スパッタリングターゲット９０を用いたスパッタ法によって行なわれる。スパッタリングターゲット９０は、Ａｌ原子、Ｓｉ原子、およびＴｉ原子を含有する合金から作られている。次にレジスト膜９１が除去されることにより、レジスト膜９１上の合金膜５０が除去（リフトオフ）されて、図８に示すように、ゲート酸化膜１５から露出する第２の主面１２Ｂ上およびｎ＋基板１１のｎ－ＳｉＣ層１２とは反対側の主面上に、合金膜５０が残存する。これにより、一対のｎ＋ソース領域１４上のそれぞれから、ゲート酸化膜１５から離れる向きにｐ＋領域１８上にまで延在するとともに、第２の主面１２Ｂに接触して配置されるソースコンタクト電極１６、およびｎ＋基板１１においてｎ－ＳｉＣ層１２が形成される側の主面である一方の主面１１Ａとは反対側の主面である他方の主面１１Ｂに接触して配置されるドレイン電極２０が形成される。ソースコンタクト電極１６は、ゲート酸化膜１５に接触するように第２の主面１２Ｂ上に形成される。
　次にオーミック接続工程Ｓ８４（図３）において、アニールによって、合金膜５０と炭化珪素基板１０との電気的接続がオーミックとされる。具体的には、Ａｒなどの不活性ガス雰囲気中において、５５０℃以上１２００℃以下の温度、好ましくは９００℃以上１１００℃以下の温度、たとえば１０００℃に加熱され、１０分間以下の時間、たとえば２分間保持されるアニールが実施される。これにより、合金膜５０に含まれるＴｉ原子、Ａｌ原子、Ｓｉ原子、および炭化珪素基板１０に含まれるＳｉ原子およびＣ原子が合金化される。この際、不活性ガス、特にＡｒまたは／およびＮ２と、水素との混合ガス中においてｎ＋基板１１が加熱されることが好ましい。これにより、製造コストを抑制しつつ、ｎ＋ソース領域１４およびｐボディ１３（ｐ＋領域１８）との接触抵抗を一層確実に低減したソースコンタクト電極１６を作製することができる。
　再び図１を参照して、ゲート電極形成工程Ｓ１００（図２）によってゲート電極１７が形成される。この工程では、たとえば導電体であるポリシリコン、Ａｌなどからなるゲート電極１７が、一方のｎ＋ソース領域１４上から他方のｎ＋ソース領域１４上にまで延在するとともに、ゲート酸化膜１５に接触するように形成される。ゲート電極の素材としてポリシリコンを採用する場合、当該ポリシリコンは、Ｐが１×１０２０ｃｍ－３を超える高い濃度で含まれるものとすることができる。
　次にソース配線形成工程Ｓ１１０（図２）によってソース配線１９が形成される。この工程では、たとえば蒸着法により、導電体であるＡｌからなるソース配線１９が、ソースコンタクト電極１６の上部表面上に形成される。これによりソース電極２２が完成する。
　次にパシベーション膜形成工程Ｓ１２０によってパシベーション膜２１が形成される。この工程では、一方のソース配線１９上からゲート電極１７上を通り、他方のソース配線１９上にまで延在するように、たとえばＳｉＯ２からなるこのパシベーション膜２１が形成される。このパシベーション膜２１は、たとえばＣＶＤ法により形成することができる。
　以上によりＭＯＳＦＥＴ１が完成する。
　本実施の形態の製造方法によれば、ソースコンタクト電極１６が含むＡｌ原子は、ソースコンタクト電極１６がアニールされる前に、元素としてではなく、Ｓｉ原子およびＴｉ原子との合金として存在する。これにより、アニール中にＡｌ原子がソースコンタクト電極１６の外部へ拡散することが抑制される。よってＡｌ原子がゲート酸化膜１５中に拡散することが抑制されるので、ゲート酸化膜１５の信頼性を高めることができる。
　また合金膜５０は、合金から作られたスパッタリングターゲット９０を用いたスパッタ法によって形成される。これにより、形成される膜中において、Ａｌ元素が合金化されずに存在する領域が生じることを抑制することができる。
　なお図６の工程において熱酸化膜１５Ａの代わりに他の材料から作られた絶縁膜が形成されてもよく、たとえば窒化珪素膜が形成されてもよい。
　（実施の形態２）
　まず本実施の形態におけるＪＦＥＴ（接合型電界効果トランジスタ）の構成について説明する。
　図１０を参照して、ＪＦＥＴ３（炭化珪素半導体装置）は、オーミックコンタクト電極の構成において、上記実施の形態１におけるＭＯＳＦＥＴ１と同様の構成を有し、同様の効果を奏する。具体的には、ＪＦＥＴ３は、炭化珪素基板３０を有する。炭化珪素基板３０は、ｎ型基板３１と、第１のｐ型層３２と、ｎ型層３３と、第２のｐ型層３４とを有する。ｎ型基板３１は、ＳｉＣからなり、ｎ型の導電型を有する。第１のｐ型層３２はｎ型基板３１上に形成されている。ｎ型層３３は第１のｐ型層３２上に形成されている。ｐ型層３４はｎ型層３３上に形成されている。第１のｐ型層３２は、たとえば厚み１０μｍ程度、ｐ型不純物の濃度７．５×１０１５ｃｍ－３程度、ｎ型層３３は、たとえば厚み０．４５μｍ程度、ｎ型不純物の濃度２×１０１７ｃｍ－３程度、第２のｐ型層３４は、たとえば厚み０．２５μｍ程度、ｐ型不純物の濃度２×１０１７ｃｍ－３程度とすることができる。
　第２のｐ型層３４およびｎ型層３３には、ｎ型層３３よりも高濃度の導電型がｎ型である不純物（ｎ型不純物）を含む（たとえば１×１０２０ｃｍ－３程度）第１のｎ型領域３５および第２のｎ型領域３７が形成されるとともに、第１のｎ型領域３５および第２のｎ型領域３７に挟まれるように、第１のｐ型層３２および第２のｐ型層３４よりも高濃度の導電型がｐ型である不純物（ｐ型不純物）を含む（たとえば１×１０１８ｃｍ－３程度）第１のｐ型領域３６が形成されている。すなわち、第１のｎ型領域３５、第１のｐ型領域３６および第２のｎ型領域３７は、それぞれ第２のｐ型層３４を貫通してｎ型層３３に至るように形成されている。また、第１のｎ型領域３５、第１のｐ型領域３６および第２のｎ型領域３７の底部は、第１のｐ型層３２の上部表面（第１のｐ型層３２とｎ型層３３との境界部）から間隔を隔てて配置されている。
　また、第１のｎ型領域３５から見て第１のｐ型領域３６とは反対側には、第２のｐ型層３４の上部表面３４Ａ（ｎ型層３３の側とは反対側の主面）から第２のｐ型層３４を貫通してｎ型層３３に至るように、溝部７１が形成されている。つまり、溝部７１の底面７１Ａは、第１のｐ型層３２とｎ型層３３との界面から間隔を隔て、ｎ型層３３の内部に位置している。さらに、溝部７１の底面７１Ａからｎ型層３３を貫通し、第１のｐ型層３２に至るように、第１のｐ型層３２および第２のｐ型層３４よりも高濃度のｐ型不純物を含む（たとえば１×１０１８ｃｍ－３程度）第２のｐ型領域４３が形成されている。この第２のｐ型領域４３の底部は、ｎ型基板３１の上部表面（ｎ型基板３１と第１のｐ型層３２との境界部）から間隔を隔てて配置されている。
　さらに、第１のｎ型領域３５、第１のｐ型領域３６、第２のｎ型領域３７および第２のｐ型領域４３の上部表面に接触するように、オーミックコンタクト電極としてのソースコンタクト電極３９、ゲートコンタクト電極４１、ドレインコンタクト電極４２および電位保持コンタクト電極４４がそれぞれ形成されている。そして、ソースコンタクト電極３９、ゲートコンタクト電極４１、ドレインコンタクト電極４２および電位保持コンタクト電極４４は、実施の形態１におけるソースコンタクト電極１６と同様の特徴を有している。
　オーミックコンタクト電極であるソースコンタクト電極３９、ゲートコンタクト電極４１、ドレインコンタクト電極４２および電位保持コンタクト電極４４と隣接する他のオーミックコンタクト電極との間には、層間絶縁膜としての酸化膜３８（絶縁膜）が形成されている。より具体的には、層間絶縁膜としての酸化膜３８が、第２のｐ型層３４の上部表面３４Ａ、溝部７１の底面７１Ａおよび側壁７１Ｂにおいて、ソースコンタクト電極３９、ゲートコンタクト電極４１、ドレインコンタクト電極４２および電位保持コンタクト電極４４が形成されている領域以外の領域全体を覆うように形成されている。これにより、隣り合うオーミックコンタクト電極の間が絶縁されている。
　さらに、ソースコンタクト電極３９、ゲートコンタクト電極４１およびドレインコンタクト電極４２の上部表面に接触するように、ソース配線４５、ゲート配線４６およびドレイン配線４７がそれぞれ形成され、各オーミックコンタクト電極と電気的に接続されている。ソース配線４５は、電位保持コンタクト電極４４の上部表面にも接触し、電位保持コンタクト電極４４とも電気的に接続されている。つまり、ソース配線４５は、ソースコンタクト電極３９の上部表面上から電位保持コンタクト電極４４の上部表面上にまで延在するように形成されており、これにより、電位保持コンタクト電極４４は、ソースコンタクト電極３９と同電位に保持されている。ソース配線４５、ゲート配線４６およびドレイン配線４７は、たとえばＡｌなどの導電体から構成されている。ソースコンタクト電極３９およびソース配線４５はソース電極６１を構成し、ゲートコンタクト電極４１およびゲート配線４６はゲート電極６２を構成し、ドレインコンタクト電極４２およびドレイン配線４７はドレイン電極６３を構成する。さらに、ソース電極６１、ゲート電極６２、ドレイン電極６３および酸化膜３８の上部表面を覆うように、パシベーション膜６４が形成されている。このパシベーション膜６４は、たとえばＳｉＯ２からなっており、ソース電極６１、ゲート電極６２およびドレイン電極６３を外部と電気的に絶縁するとともに、ＪＦＥＴ３を保護する機能を有している。
　すなわちＪＦＥＴ３は、炭化珪素基板３０と、炭化珪素基板３０に接触して配置され、Ｔｉ、Ａｌ、ＳｉおよびＣを含有し、残部不可避的不純物からなるオーミックコンタクト電極としてのソースコンタクト電極３９、ゲートコンタクト電極４１、ドレインコンタクト電極４２および電位保持コンタクト電極４４とを備えている。炭化珪素基板３０は、導電型がｎ型である第１のｎ型領域３５および第２のｎ型領域３７と、導電型がｐ型である第１のｐ型領域３６および第２のｐ型領域４３とを含んでいる。また、上記オーミックコンタクト電極のうち、ソースコンタクト電極３９およびドレインコンタクト電極４２は、それぞれ第１のｎ型領域３５および第２のｎ型領域３７と接触しており、ゲートコンタクト電極４１および電位保持コンタクト電極４４は、それぞれ第１のｐ型領域３６および第２のｐ型領域４３と接触している。そして、ソースコンタクト電極３９、ゲートコンタクト電極４１、ドレインコンタクト電極４２および電位保持コンタクト電極４４は、実施の形態１におけるソースコンタクト電極１６と同様の特徴を有している。
　ＪＦＥＴ３においては、実施の形態１におけるソースコンタクト電極１６と同様の特徴を有するソースコンタクト電極３９およびドレインコンタクト電極４２が、それぞれｎ型領域としての第１のｎ型領域３５および第２のｎ型領域３７に接触し、かつソースコンタクト電極３９およびドレインコンタクト電極４２と同一材料からなるゲートコンタクト電極４１が、ｐ型領域としての第１のｐ型領域３６および第２のｐ型領域４３と接触して配置されている。これにより、ＪＦＥＴ３は、製造工程における工程数の低減や集積度の向上が可能な半導体装置となっている。
　仮に、第１のｎ型領域３５および第２のｎ型領域３７に接触して配置されるソースコンタクト電極３９およびドレインコンタクト電極４２を構成する材料をＮｉとし、第１のｐ型領域３６に接触して配置されるゲートコンタクト電極４１を構成する材料をＴｉ／Ａｌとした場合、以下のような問題が生じる。すなわちこの仮定の下では、ソースコンタクト電極３９およびドレインコンタクト電極４２を形成するためのマスクを形成した後、これらの電極を蒸着等により形成する。その後、当該マスクを除去した上で、さらにゲートコンタクト電極４１を形成するためのマスクを形成し、この電極を蒸着等により形成する必要がある。このような製造プロセスを採用した場合、工程数が増加するとともに、２回にわたるマスク形成における位置あわせの誤差に起因して、集積度の向上が阻害される。これに対し、本実施の形態におけるＪＦＥＴ３においては、ソースコンタクト電極３９、ゲートコンタクト電極４１およびドレインコンタクト電極４２を同一材料で形成することができるため、１回のマスク形成により一括してこれらの電極を形成することができる。その結果、本実施の形態におけるＪＦＥＴ３によれば、製造工程の工程数の低減や集積度の向上を図ることができる。
　次に、ＪＦＥＴ３の動作について説明する。図１０を参照して、ゲート電極６２の電圧が０Ｖの状態では、ｎ型層３３において、第１のｐ型領域３６と第２のｎ型領域３７とで挟まれた領域および当該挟まれた領域と第１のｐ型層３２とで挟まれた領域（ドリフト領域）、ならびに第１のｐ型領域３６と第１のｐ型層３２とで挟まれた領域（チャネル領域）は空乏化されておらず、第１のｎ型領域３５と第２のｎ型領域３７とはｎ型層３３を介して電気的に接続された状態となっている。そのため、第１のｎ型領域３５から第２のｎ型領域３７に向かって電子が移動することにより電流が流れる。
　一方、ゲートコンタクト電極４１に負の電圧を印加していくと、上述のチャネル領域およびドリフト領域の空乏化が進行し、第１のｎ型領域３５と第２のｎ型領域３７とは電気的に遮断された状態となる。そのため、第１のｎ型領域３５から第２のｎ型領域３７に向かって電子が移動することができず、電流は流れない。
　次に、実施の形態２におけるＪＦＥＴ３の製造方法について説明する。
　図１２～図１４を参照して、まず基板準備工程Ｓ２１０（図１１）によって炭化珪素基板３０が準備される。
　具体的には、まずｎ型基板３１上に、ｎ型基板３１の一方の主面上に、ＳｉＣからなる第１のｐ型層３２、ｎ型層３３および第２のｐ型層３４が順次形成される。この形成には、たとえば気相エピタキシャル成長法が用いられる。気相エピタキシャル成長においては、たとえば材料ガスとしてシラン（ＳｉＨ４）ガスおよびプロパン（Ｃ３Ｈ８）ガスを用い、キャリアガスとして水素（Ｈ２）ガスを採用することができる。また、ｐ型層を形成するためのｐ型不純物源としては、たとえばジボラン（Ｂ２Ｈ６）やトリメチルアルミニウム（ＴＭＡ）を、ｎ型層を形成するためのｎ型不純物としては、たとえば窒素（Ｎ２）を採用することができる。これにより、Ａｌ、Ｂなどのｐ型不純物を含む第１のｐ型層３２および第２のｐ型層３４、Ｎなどのｎ型不純物を含むｎ型層３３が形成される。
　次に、第２のｐ型層３４の上部表面３４Ａから第２のｐ型層３４を貫通してｎ型層３３に至るように、溝部７１が形成される。溝部７１は底面７１Ａおよび側壁７１Ｂを有する。溝部７１の形成は、たとえば所望の溝部７１の形成位置に開口を有するマスク層を第２のｐ型層３４の上部表面３４Ａ上に形成した後、ＳＦ６ガスを用いたドライエッチングにより実施することができる。
　次に、イオン注入が行われる。具体的には、まず、第２のｐ型層３４の上部表面３４Ａおよび溝部７１の底面上に、たとえばＣＶＤによりＳｉＯ２からなる酸化膜が形成される。そして、酸化膜の上にレジストが塗布された後、露光および現像が行なわれ、所望の第１のｎ型領域３５および第２のｎ型領域３７の形状に応じた領域に開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いて、たとえばＲＩＥにより酸化膜が部分的に除去されることにより、第２のｐ型層３４の上部表面３４Ａ上に開口パターンを有する酸化膜からなるマスク層が形成される。その後、上記レジスト膜を除去した上で、このマスク層をマスクとして用いて、ｎ型層３３および第２のｐ型層３４にイオン注入が実施される。注入されるイオン種は、たとえばＰ、Ｎなどとすることができる。これにより、第２のｐ型層３４を貫通してｎ型層３３に至る第１のｎ型領域３５および第２のｎ型領域３７が形成される。
　さらに、第１のｎ型領域３５および第２のｎ型領域３７の形成に用いられたマスク層が除去された上で、同様の手順により、第２のｐ型層３４の上部表面３４Ａおよび溝部７１の底面７１Ａ上に、所望の第１のｐ型領域３６および第２のｐ型領域４３の形状に応じた領域に開口を有するマスク層が形成される。そして、このマスク層をマスクとして用いて、第１のｐ型層３２、ｎ型層３３および第２のｐ型層３４にイオン注入が実施される。注入されるイオン種は、たとえばＡｌ、Ｂなどとすることができる。これにより、第２のｐ型層３４を貫通してｎ型層３３に至る第１のｐ型領域３６、および溝部７１の底面７１Ａからｎ型層３３を貫通し、第１のｐ型層３２に至る第２のｐ型領域４３が形成される。
　次に、不純物の活性化のための熱処理が実施される。具体的には、上記イオン注入が完了した第１のｐ型層３２、ｎ型層３３および第２のｐ型層３４を有するｎ型基板３１が、たとえばアルゴンなどの不活性ガス雰囲気中で１７００℃に加熱され、３０分間保持される。これにより不純物が活性化し、ｎ型不純物あるいはｐ型不純物として機能することが可能となる。
　以上により、上部表面３４Ａと底面７１Ａと側壁７１Ｂとを有する基板面８０を有する炭化珪素基板３０（図１４）が準備される。
　図１５および図１６を参照して、次に酸化膜形成工程Ｓ２６０（図１１）によって酸化膜３８が形成される。
　具体的には、まず、たとえば酸素雰囲気中で１３００℃程度に加熱し、９０分間程度保持する熱酸化処理が実施されることにより、第２のｐ型層３４の上部表面３４Ａと、溝部７１の底面７１Ａおよび側壁７１Ｂを覆う絶縁膜としての酸化膜３８（フィールド酸化膜）が形成される。酸化膜３８の厚みは、たとえば０．１μｍ程度である。
　次に酸化膜３８上にレジストが塗布された後、露光および現像が行なわれ、ソースコンタクト電極３９、ゲートコンタクト電極４１、ドレインコンタクト電極４２および電位保持コンタクト電極４４（図１０参照）を形成すべき領域に応じた開口９１Ａを有するレジスト膜９１が形成される。そして、当該レジスト膜９１をマスクとして用いて、たとえばＲＩＥにより酸化膜３８が部分的に除去される。
　以上により、基板面８０（図１５）の一部を覆う酸化膜３８（図１６）が形成される。
　次にオーミック電極形成工程Ｓ２７０（図１１）が行われる。この工程（Ｓ２７０）は、実施の形態１における工程（Ｓ８０）と同様に実施することができる。具体的には、まず実施の形態１の工程Ｓ８１（図３）と同様に、合金膜５０が、レジスト膜９１上および当該レジスト膜９１から露出する領域に形成される。さらに、レジスト膜９１が除去されることにより、レジスト膜９１上の合金膜５０が除去（リフトオフ）されて、第１のｎ型領域３５、第１のｐ型領域３６、第２のｎ型領域３７および第２のｐ型領域４３上に接触するように、合金膜５０が残存する。
　さらに図１７を参照して、実施の形態１におけるオーミック接続工程Ｓ８４（図３）と同様に、アニールによって、合金膜５０と炭化珪素基板１０との電気的接続がオーミックとされる。具体的には、Ａｒなどの不活性ガス雰囲気中において、５５０℃以上１２００℃以下の温度、好ましくは９００℃以上１１００℃以下の温度、たとえば１０００℃に加熱し、１０分間以下の時間、たとえば２分間保持するアニールが実施される。これにより、合金膜５０に含まれるＴｉ原子、Ａｌ原子、Ｓｉ原子、およびｎ型層３３または第２のｐ型層３４に含まれるＳｉ原子およびＣ原子が合金化される。その結果、第１のｎ型領域３５、第１のｐ型領域３６、第２のｎ型領域３７および第２のｐ型領域４３の上部表面に接触するように、オーミックコンタクト電極としてのソースコンタクト電極３９、ゲートコンタクト電極４１、ドレインコンタクト電極４２および電位保持コンタクト電極４４がそれぞれ形成される。ここで、上記アニールは、不活性ガス、特にＡｒまたは／およびＮ２と、水素との混合ガス中において実施されることが好ましい。これにより、製造コストを抑制しつつ、接触抵抗を抑制したソースコンタクト電極３９、ゲートコンタクト電極４１およびドレインコンタクト電極４２を作製することができる。
　再び図１０を参照して、配線形成工程Ｓ２８０（図１１）が実施される。具体的には、ソースコンタクト電極３９、ゲートコンタクト電極４１およびドレインコンタクト電極４２の上部表面にそれぞれ接触するソース配線４５、ゲート配線４６およびドレイン配線４７が形成される。ソース配線４５、ゲート配線４６およびドレイン配線４７は、たとえばソース配線４５、ゲート配線４６およびドレイン配線４７を形成すべき所望の領域に開口を有するレジスト層を形成し、Ａｌを蒸着した後、レジスト層とともにレジスト層上のＡｌを除去すること（リフトオフ）により形成することができる。
　次にパシベーション膜形成工程Ｓ２９０（図１１）が実施される。具体的には、ソース電極６１、ゲート電極６２、ドレイン電極６３および酸化膜３８の上部表面を覆うように、たとえばＳｉＯ２からなるパシベーション膜６４が形成される。このパシベーション膜６４の形成は、たとえばＣＶＤにより実施することができる。
　以上によりＪＦＥＴ３が完成する。ここで、上記本実施の形態における半導体装置としてのＪＦＥＴ３の製造方法においては、ソースコンタクト電極３９、ゲートコンタクト電極４１およびドレインコンタクト電極４２を同一の材料で形成することができるため、１回のマスク形成により同時にこれらの電極を形成することができる。
　本実施の形態の製造方法によれば、ソースコンタクト電極３９、ゲートコンタクト電極４１およびドレインコンタクト電極４２の各々が含むＡｌ原子は、これらの電極がアニールされる前に、元素としてではなく、Ｓｉ原子およびＴｉ原子との合金として存在する。これにより、アニール中にＡｌ原子がこれら電極の外部へ拡散することが抑制される。よってＡｌ原子が酸化膜３８中に拡散することが抑制されるので、酸化膜３８の信頼性を高めることができる。
　なお図１５の工程において酸化膜３８の代わりに他の材料から作られた絶縁膜が形成されてもよく、たとえば窒化珪素膜が形成されてもよい。
　（実施の形態３）
　本実施の形態においても実施の形態１とほぼ同様のＭＯＳＦＥＴ１が製造される。まず実施の形態１と同様にゲート絶縁膜形成工程Ｓ７０（図２）によってゲート酸化膜１５（絶縁膜）が形成される。
　図１９を参照して、Ａｌ－Ｓｉ合金膜形成工程Ｓ８２（図１８）によって、Ａｌ原子およびＳｉ原子を含有する合金から作られた合金膜５９が形成される。すなわち、第２の主面１２Ｂ上およびｎ＋基板１１のｎ－ＳｉＣ層１２とは反対側の主面上に、合金膜５９が形成される。合金膜の形成は、好ましくは、スパッタリングターゲット９９を用いたスパッタ法によって行なわれる。スパッタリングターゲット９９は、Ａｌ原子およびＳｉ原子を含有する合金から作られている。
　図２０を参照して、次にＴｉ膜形成工程Ｓ８３（図１８）によって、合金膜５９上にＴｉ膜５３が形成される。これにより、合金膜５９およびＴｉ膜５３を有する積層膜５０Ｖが形成される。
　さらに図２１を参照して、次にレジスト膜９１が除去されることにより、レジスト膜９１上の積層膜５０Ｖが除去（リフトオフ）されて、ゲート酸化膜１５から露出する第２の主面１２Ｂ上およびｎ＋基板１１のｎ－ＳｉＣ層１２とは反対側の主面上に、積層膜５０Ｖが残存する。これにより、図１に示すように、一対のｎ＋ソース領域１４上のそれぞれから、ゲート酸化膜１５から離れる向きにｐ＋領域１８上にまで延在するとともに、第２の主面１２Ｂに接触して配置されるソースコンタクト電極１６、およびｎ＋基板１１においてｎ－ＳｉＣ層１２が形成される側の主面である一方の主面１１Ａとは反対側の主面である他方の主面１１Ｂに接触して配置されるドレイン電極２０が形成される。ソースコンタクト電極１６は、ゲート酸化膜１５に接触するように第２の主面１２Ｂ上に形成される。
　次にオーミック接続工程Ｓ８４（図１８）において、アニールによって、積層膜５０Ｖと炭化珪素基板１０との電気的接続がオーミックとされる。具体的には、Ａｒなどの不活性ガス雰囲気中において、５５０℃以上１２００℃以下の温度、好ましくは９００℃以上１１００℃以下の温度、たとえば１０００℃に加熱され、１０分間以下の時間、たとえば２分間保持されるアニールが実施される。これにより、積層膜５０Ｖに含まれるＴｉ原子、Ａｌ原子、Ｓｉ原子、および炭化珪素基板１０に含まれるＳｉ原子およびＣ原子が合金化される。この際、不活性ガス、特にＡｒまたは／およびＮ２と、水素との混合ガス中においてｎ＋基板１１が加熱されることが好ましい。これにより、製造コストを抑制しつつ、ｎ＋ソース領域１４およびｐボディ１３（ｐ＋領域１８）との接触抵抗を一層確実に低減したソースコンタクト電極１６を作製することができる。
　本実施の形態によっても実施の形態１とほぼ同様の効果が得られる。
　さらに本実施の形態によれば、合金膜５９をＴｉ膜５３が被覆することによって、合金膜５９中のＡｌ原子が酸化されることを防止することができる。これにより上記効果をより高めることができる。
　なお、Ａｌ－Ｓｉ合金膜５９およびＴｉ膜５３のそれぞれの代わりに、Ａｌ－Ｔｉ合金膜およびＳｉ膜が用いられてもよい。
　（実施の形態４）
　本実施の形態においても実施の形態２（図１０）とほぼ同様のＪＦＥＴ３が製造される。
　図２２を参照して、まず実施の形態２と同様に酸化膜形成工程Ｓ２６０（図１１）によって、酸化膜３８が形成される。次に実施の形態３と同様のスパッタリングターゲット９９を用いたスパッタ法によって、合金膜５９が形成される。
　図２３を参照して、実施の形態３と同様に、合金膜５９上にＴｉ膜５３が形成されることで、合金膜５９およびＴｉ膜５３を有する積層膜５０Ｖが形成される。次にレジスト膜９１が除去されることにより、レジスト膜９１上の積層膜５０Ｖが除去（リフトオフ）されて、第１のｎ型領域３５、第１のｐ型領域３６、第２のｎ型領域３７および第２のｐ型領域４３上に接触するように、積層膜５０Ｖが残存する。
　次にアニールによって、積層膜５０Ｖと炭化珪素基板３０との電気的接続がオーミックとされる。具体的には、Ａｒなどの不活性ガス雰囲気中において、５５０℃以上１２００℃以下の温度、好ましくは９００℃以上１１００℃以下の温度、たとえば１０００℃に加熱され、１０分間以下の時間、たとえば２分間保持されるアニールが実施される。これにより、積層膜５０Ｖに含まれるＴｉ原子、Ａｌ原子、Ｓｉ原子、および炭化珪素基板３０に含まれるＳｉ原子およびＣ原子が合金化される。ここで、上記アニールは、不活性ガス、特にＡｒまたは／およびＮ２と、水素との混合ガス中において実施されることが好ましい。これにより、製造コストを抑制しつつ、接触抵抗を抑制したソースコンタクト電極３９、ゲートコンタクト電極４１およびドレインコンタクト電極４２（図１０）を作製することができる。
　この後、実施の形態２と同様の工程を経て、ＪＦＥＴ３が完成する。
　本実施の形態によっても実施の形態２とほぼ同様の効果が得られる。
　さらに本実施の形態によれば、合金膜５９をＴｉ膜５３が被覆することによって、合金膜５９中のＡｌ原子が酸化されることを防止することができる。これにより上記効果をより高めることができる。
　なお、Ａｌ－Ｓｉ合金膜５９およびＴｉ膜５３のそれぞれの代わりに、Ａｌ－Ｔｉ合金膜およびＳｉ膜が用いられてもよい。
　なお上記各実施の形態におけるｎ型とｐ型とが入れ替えられた構成が用いられてもよい。また上記においては、本発明の半導体装置の一例として、ＭＯＳＦＥＴおよびＪＦＥＴについて説明したが、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ、絶縁ゲートバイポーラトランジスタ）、バイポーラトランジスタなど他の半導体装置が製造されてもよい。
　今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
　１　ＭＯＳＦＥＴ（炭化珪素半導体装置）、３　ＪＦＥＴ（炭化珪素半導体装置）、１０，３０　炭化珪素基板、１１　ｎ＋基板、１２　ｎ－ＳｉＣ層、１２Ｂ　第２の主面（基板面）、１３　ｐボディ、１３Ａ　チャネル領域、１４　ｎ＋ソース領域、１５　ゲート酸化膜（絶縁膜）、１５Ａ　熱酸化膜、１６　ソースコンタクト電極、１７　ゲート電極、１８　ｐ＋領域、１９　ソース配線、２０　ドレイン電極、２１　パシベーション膜、２２　ソース電極、３１　ｎ型基板、３２　第１のｐ型層、３３　ｎ型層、３４　第２のｐ型層、３５　第１のｎ型領域、３６　第１のｐ型領域、３７　第２のｎ型領域、３８　酸化膜（絶縁膜）、３９　ソースコンタクト電極、４１　ゲートコンタクト電極、４２　ドレインコンタクト電極、４３　第２のｐ型領域、４４　電位保持コンタクト電極、４５　ソース配線、４６　ゲート配線、４７　ドレイン配線、５０，５９　合金膜、５０Ｖ　積層膜、５３　Ｔｉ膜、６１　ソース電極、６２　ゲート電極、６３　ドレイン電極、６４　パシベーション膜、７１　溝部、７１Ａ　底面、７１Ｂ　側壁、８０　基板面、９０，９９　スパッタリングターゲット、９１　レジスト膜、９１Ａ　開口。

Claims (7)

  1. 　　基板面（１２Ｂ）を有する炭化珪素基板（１０）を準備する工程と、
    　前記基板面の一部を覆うように絶縁膜（１５）を形成する工程と、
    　前記絶縁膜に接触するように前記基板面上にコンタクト電極（１６）を形成する工程とを備え、
    　前記コンタクト電極はＡｌ、ＴｉおよびＳｉ原子を含有し、前記コンタクト電極は、Ｓｉ原子およびＴｉ原子の少なくともいずれかと、Ａｌ原子とを含有する合金から作られた合金膜（５０）を含み、さらに
    　前記炭化珪素基板と前記コンタクト電極とがオーミックに接続されるように前記コンタクト電極をアニールする工程とを備える、炭化珪素半導体装置（１）の製造方法。
  2. 　前記合金膜は、前記合金から作られたターゲット（９０）を用いたスパッタ法によって形成される、請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 　前記合金膜はＳｉ原子を含有する、請求項１に記載の炭化珪素半導体装置の製造方法。
  4. 　前記合金膜はＴｉ原子を含有する、請求項３に記載の炭化珪素半導体装置の製造方法。
  5. 　前記絶縁膜は酸化珪素膜および窒化珪素膜の少なくともいずれかを含む、請求項１に記載の炭化珪素半導体装置の製造方法。
  6. 　前記絶縁膜上にゲート電極（１７）を形成する工程をさらに備える、請求項１に記載の炭化珪素半導体装置の製造方法。
  7. 　前記絶縁膜は層間絶縁膜（３８）である、請求項１に記載の炭化珪素半導体装置の製造方法。
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