JP2023114929A - 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置および炭化珪素半導体装置の製造方法 Download PDF

Info

Publication number
JP2023114929A
JP2023114929A JP2022017530A JP2022017530A JP2023114929A JP 2023114929 A JP2023114929 A JP 2023114929A JP 2022017530 A JP2022017530 A JP 2022017530A JP 2022017530 A JP2022017530 A JP 2022017530A JP 2023114929 A JP2023114929 A JP 2023114929A
Authority
JP
Japan
Prior art keywords
silicon carbide
type
region
semiconductor region
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022017530A
Other languages
English (en)
Inventor
慎一郎 松永
Shinichiro Matsunaga
正和 馬場
Masakazu Baba
信介 原田
Shinsuke Harada
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
National Institute of Advanced Industrial Science and Technology AIST
Original Assignee
Fuji Electric Co Ltd
National Institute of Advanced Industrial Science and Technology AIST
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd, National Institute of Advanced Industrial Science and Technology AIST filed Critical Fuji Electric Co Ltd
Priority to JP2022017530A priority Critical patent/JP2023114929A/ja
Priority to US18/091,089 priority patent/US20230253458A1/en
Publication of JP2023114929A publication Critical patent/JP2023114929A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/047—Making n or p doped regions or layers, e.g. using diffusion using ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】閾値を高いまま、チャネル移動度を上げ、チャネルリークを抑えることができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供する。【解決手段】第１導電型の炭化珪素半導体基板１と、第１導電型の第１半導体層２と、第２導電型の第１半導体領域３と、第１導電型の第２半導体領域４と、トレンチ５と、ゲート絶縁膜７と、ゲート電極８と、トレンチ５の側壁のゲート絶縁膜７と第１半導体領域３との間に設けられた第１導電型の第３半導体領域１９と、第１半導体領域３と第３半導体領域１９との間に設けられた第１半導体領域３より高不純物濃度の第２導電型の第４半導体領域１７とを備える。【選択図】図１

Description

この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。
炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）に代わる次世代の半導体材料として期待されている。炭化珪素を半導体材料に用いた半導体素子（以下、炭化珪素半導体装置とする）は、シリコンを半導体材料に用いた従来の半導体素子と比較して、オン状態における素子の抵抗を数百分の１に低減可能であることや、より高温（２００℃以上）の環境下で使用可能なこと等、様々な利点がある。これは、炭化珪素のバンドギャップがシリコンに対して３倍程度大きく、シリコンよりも絶縁破壊電界強度が１桁近く大きいという材料自体の特長による。
炭化珪素半導体装置としては、現在までに、ショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）、プレーナゲート構造やトレンチゲート構造の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）が製品化されている。
プレーナゲート構造は、半導体基板のおもて面上に平板状にＭＯＳゲートを設けたＭＯＳゲート構造である。トレンチゲート構造は、半導体基板（半導体チップ）のおもて面に形成したトレンチ内にＭＯＳゲートを埋め込んだＭＯＳゲート構造であり、トレンチの側壁に沿って半導体基板のおもて面と直交する方向にチャネル（反転層）が形成される。このため、半導体基板のおもて面に沿ってチャネルが形成されるプレーナゲート構造と比べて、単位面積当たりの単位セル（素子の構成単位）密度を増やすことができ、単位面積当たりの電流密度を増やすことができるため、コスト面で有利である。
従来の炭化珪素半導体装置の構造について、トレンチ型ＳｉＣ－ＭＯＳＦＥＴを例に説明する。図８は、従来の炭化珪素半導体装置の構造を示す断面図である。図８には、オン状態のときに電流が流れる活性領域に配置される単位セル（素子の機能単位）構造を示す。図８に示すように、従来の半導体装置２００は、ｎ+型炭化珪素半導体基板１０１のおもて面にｎ型ドリフト層１０２が堆積される。ｎ型ドリフト層１０２の第１主面側にＭＯＳゲート構造を備える。ＭＯＳゲート構造は、ｐ型ベース領域１０３、ｎ+型ソース領域１０４、ｐ+型コンタクト領域１１４、トレンチ１０５、ゲート絶縁膜１０７およびゲート電極１０８からなる。ｎ+型ソース領域１０４およびｐ+型コンタクト領域１１４は、ｐ型ベース領域１０３の内部に選択的に設けられている。
トレンチ１０５は、深さ方向にｎ+型ソース領域１０４およびｐ型ベース領域１０３を貫通してｎ型ドリフト層１０２に達する。ゲート電極１０８は、トレンチ１０５の内部に設けられている。ゲート電極１０８は、トレンチ１０５の底面および側壁に設けられたゲート絶縁膜１０７を挟んでｐ型ベース領域１０３およびｎ+型ソース領域１０４に対向する。ｎ型ドリフト層１０２の表面層には、トレンチ１０５間に第１ｐ型領域１１５が選択的に設けられている。また、ｎ型ドリフト層１０２内には、トレンチ１０５の底面全体を覆うように第２ｐ型ベース領域１１６が選択的に設けられている。
従来の半導体装置２００は、ｐ型ベース領域１０３をある程度の高濃度にする、または、全面チャネルインプラを行うことにより、順バイアス、逆バイアス時のソース－ドレイン間リークを抑えている。さらに、ドレイン電圧が高くなった場合の短チャネル効果によるリーク電流の増加や飽和電流の増加を抑えるためにｐ型ベース領域１０３よりも高濃度のｐ型チャネルインプラ層１１７をチャネル近傍に設けている。また、高濃度のｐ型チャネルインプラ層１１７を、トレンチ１０５開口前に、全面チャネルインプラによって、チャネルの近傍に形成することによって、チャネル閾値を調整すると共に、ｐ型ベース領域１０３を貫通するチャネルリークを抑えることができる。
図９は、従来の炭化珪素半導体装置の他の構造を示す断面図である。図９に示すように、従来の半導体装置２１０において、ドレイン電圧が高くなった場合、トレンチ１０５の底への高電界を抑えるため、トレンチ１０５近傍に高濃度ｐ型領域１１８を設けることが公知である（例えば、下記特許文献１参照）。ｐ型ベース領域１０３とは別に高濃度ｐ型領域１１８を斜めインプラによってトレンチ１０５近傍に形成することによって、ゲート絶縁膜１０７への高電界を抑えることができる。
また、ゲート絶縁膜に隣接してｐ型領域を設け、ｐ型領域により、ｎ+型ソース領域がゲート絶縁膜に接触しなく、ｎ型ソース抵抗領域とゲート絶縁膜との接触面積を小さくしている炭化珪素半導体装置が知られている（例えば、下記特許文献２参照）。また、トレンチ側壁から離して、かつトレンチ側壁と平行にｐ型ベース領域に第３ｐ+型領域を設けることで、ｐ型ベース領域の、チャネル領域を挟んでトレンチの側壁に対向する部分のｐ型不純物濃度を高くすることができ、ＭＯＳＦＥＴのオン時にドレイン側およびソース側からそれぞれｐ型ベース領域内に空乏層が伸びることを抑制することができる半導体装置が知られている（例えば、下記特許文献３参照）。
特許６４１６１４３号公報 特開２０２１－１５０４０５号公報 特開２０１９－０５０３５２号公報
しかしながら、従来の炭化珪素半導体装置において、ｐ型ベース領域１０３がある程度、高濃度でないと逆バイアス時のソース－ドレイン間リークを抑えることができない。また、図９のように、高濃度ｐ型領域１１８をチャネルの極近傍に配置するためには、トレンチ１０５に対して斜めインプラが必要となるが、斜めインプラでは、注入される不純物がチャネル近傍に留まるためｐ型ベース領域１０３全域を高濃度のｐ型領域とすることができない。
この発明は、上述した従来技術による問題点を解消するため、閾値を高いまま、チャネル移動度を上げ、チャネルリークを抑えることができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に第２導電型の第１半導体領域が設けられる。前記第１半導体領域の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第１導電型の第２半導体領域が設けられる。前記第１半導体領域および前記第２半導体領域を貫通して前記第１半導体層に達するトレンチが設けられる。前記トレンチの内部に、前記トレンチの底部および側壁に沿ってゲート絶縁膜が設けられる。前記トレンチの内部の、前記ゲート絶縁膜の内側にゲート電極が設けられる。前記トレンチの側壁の前記ゲート絶縁膜と前記第１半導体領域との間に第１導電型の第３半導体領域が設けられる。前記第１半導体領域と前記第３半導体領域との間に前記第１半導体領域より高不純物濃度の第２導電型の第４半導体領域が設けられる。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第３半導体領域の、前記トレンチが並ぶ方向の幅は、０ｎｍより大きく５０ｎｍ以下であり、前記第４半導体領域の、前記トレンチが並ぶ方向の幅は、１０ｎｍより大きく２００ｎｍ以下であり、前記第１半導体領域は、前記トレンチの側壁の前記ゲート絶縁膜から１００ｎｍ以上離れていることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第４半導体領域の不純物濃度は、１×１０18／ｃｍ3以上であり、前記第１半導体領域の不純物濃度は、５×１０16／ｃｍ3以上であることを特徴とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、 第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に第２導電型の第１半導体領域および第１導電型の第３半導体領域を形成する第２工程を行う。次に、前記第１半導体領域の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第１導電型の第２半導体領域を形成する第３工程を行う。次に、前記第１半導体領域および前記第２半導体領域を貫通して前記第１半導体層に達するトレンチを形成する第４工程を行う。次に、前記トレンチの側壁から斜めに不純物を注入することで、前記第１半導体領域より高不純物濃度の第２導電型の第４半導体領域を形成する第５工程を行う。次に、前記トレンチの内部に、前記トレンチの底部および側壁に沿ってゲート絶縁膜を形成する第６工程を行う。次に、前記トレンチの内部の、前記ゲート絶縁膜の内側にゲート電極を形成する第７工程を行う。前記第２工程では、前記トレンチの側壁の前記ゲート絶縁膜と前記第１半導体領域との間に前記第３半導体領域が形成されるように不純物を注入する。前記第５工程では、前記第１半導体領域と前記第３半導体領域との間に前記第４半導体領域を形成する。
上述した発明によれば、トレンチの側壁のゲート絶縁膜の極近傍の範囲は、ｎ型領域となり、トレンチの側壁のゲート絶縁膜の近傍の範囲は、ｐ型ベース領域より高不純物濃度のｐ型領域となり、ｐ型ベース領域は、トレンチの側壁のゲート絶縁膜から１００ｎｍ程度以上離れた領域に設けられ、ｐ型ベース領域を高濃度ｐ型としている。これにより、チャネルの電子移動度を落とさずに、閾値を上げて、かつ、リークを抑えることができる。このため、閾値を高いまま、チャネル移動度を上げられることで低オン抵抗にでき、閾値低下によるスイッチング時の誤動作を抑えながら、導通損低減が可能となる。
本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、閾値を高いまま、チャネル移動度を上げ、チャネルリークを抑えることができるという効果を奏する。
実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の耐圧波形を示すグラフである。 実施の形態にかかる炭化珪素半導体装置および従来の炭化珪素半導体装置の閾値電圧に対するオン抵抗を示すグラフである。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。 従来の炭化珪素半導体装置の構造を示す断面図である。 従来の炭化珪素半導体装置の他の構造を示す断面図である。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。そして、同じまたは同等との記載は製造におけるばらつきを考慮して５％以内まで含むとするのがよい。
（実施の形態）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製（製造）された炭化珪素半導体装置について、トレンチ型ＭＯＳＦＥＴ１００を例に説明する。
図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。図１に示すように、実施の形態にかかる炭化珪素半導体装置において、ｎ+型炭化珪素半導体基板（第１導電型の炭化珪素半導体基板）１の第１主面側（おもて面）には、ｎ型ドリフト層（第１導電型の第１半導体層）２が設けられている。ｎ型ドリフト層２のｎ+型炭化珪素半導体基板１と反対側には、トレンチゲート構造のＭＯＳゲート構造が設けられている。ＭＯＳゲート構造は、ｐ型ベース領域（第２導電型の第１半導体領域）３、ｎ+型ソース領域（第１導電型の第２半導体領域）４、トレンチ５、ゲート絶縁膜７およびゲート電極８からなる。ｐ+型コンタクト領域５が設けられていてもよい。トレンチ５は、例えば、図１に示すように、ストライプ形状である。図１では、トレンチ型ＭＯＳＦＥＴ１００の主電流が流れる活性領域のみを示している。
ｎ型ドリフト層２の内部には、ｐ型ベース領域３と離して第２ｐ型領域１６が選択的に設けられている。第２ｐ型領域１６は、トレンチ５の底部を囲むようにｎ型ドリフト層２の内部に埋め込まれていてもよく、ゲート絶縁膜７を挟んでゲート電極８に対向する。すなわち、第２ｐ型領域１６の内部にトレンチ５の底部が位置してもよい。第２ｐ型領域１６は、トレンチ５よりも幅が広い。第２ｐ型領域１６は、ｎ型ドリフト層２にかかる電界を緩和する機能を有する。第２ｐ型領域１６は、例えばイオン注入によって形成された拡散領域であってもよい。
トレンチ５間のｎ型ドリフト層２の表面層に、第１ｐ型領域１５が設けられている。第１ｐ型領域１５は、第２ｐ型領域１６と同じ深さまで設けられ、ｐ型ベース領域３と同電位となっている。第１ｐ型領域１５は、第２ｐ型領域１６と同様に、ｎ型ドリフト層２にかかる電界を緩和する機能を有する。
第１ｐ型領域１５と第２ｐ型領域１６とを同電位にするため、第１ｐ型領域１５の一部を在延して、第１ｐ型領域１５と第２ｐ型領域１６を接続してもよい。ｐ型ベース領域３は、ｎ型ドリフト層２上に設けられている。ｐ型ベース領域３は、ｎ型ドリフト層２の表面層に例えばイオン注入によって形成された拡散領域である。
実施の形態では、ｐ型ベース領域３およびチャネルインプラ層１７は、トレンチ５の側壁のゲート絶縁膜７と離れて設けられる。トレンチ５の側壁のゲート絶縁膜７とｐ型ベース領域３との間、ゲート絶縁膜７の極近傍にｎ型ドリフト層２と同じ不純物濃度のｎ型領域（第１導電型の第３半導体領域）１９が、設けられている。ｎ型領域１９のトレンチ５が並ぶ方向の幅Ｗ１は、０ｎｍより大きく５０ｎｍ以下程度である。このため、トレンチ５の側壁のゲート絶縁膜７の極近傍Ｗ１の範囲は、ｎ型領域となっている。これにより、電子がゲート絶縁膜７界面のみを走行しないことで、チャネル移動度の低下を防ぐことができる。トレンチ５の側壁がｎ型であり、その部分は電子が走行できるので、オン時に（蓄積層）チャネルになる。さらに、同等のゲート正バイアス時においてｐ型よりもチャネルを誘起させやすくなる。また、ゲート電位と界面近傍の高濃度チャネルインプラ層１７によって界面付近のｎ型が空乏化するためチャネルが形成されず、ｎ型であっても閾値が０Ｖ以下にならない（デプレッションでない）。
また、ｎ型領域１９とｐ型ベース領域３との間、ゲート絶縁膜７の近傍にｐ型ベース領域３より高不純物濃度のチャネルインプラ層１７（第２導電型の第４半導体領域）が、設けられている。チャネルインプラ層１７のトレンチ５が並ぶ方向の幅Ｗ２は、１０ｎｍより大きく２００ｎｍ以下程度である。このため、トレンチ５の側壁のゲート絶縁膜７の近傍Ｗ２の範囲は、ｐ型ベース領域３より高不純物濃度のｐ型領域となっている。これにより、半導体装置の閾値を上げることができる。また、チャネルインプラ層１７の不純物濃度は、例えば、１×１０18／ｃｍ3以上である。
また、ｐ型ベース領域３は、トレンチ５の側壁のゲート絶縁膜７からＷ３（１００ｎｍ程度）以上離れた領域に設けられ、ｐ型ベース領域３を高濃度ｐ型としている。これにより、ｐ型ベース領域３の部分のリークを抑えることができる。ｐ型ベース領域３の不純物濃度は、例えば、５×１０16／ｃｍ3以上である。
このような構造とすることで、実施の形態では、チャネルの電子移動度を落とさずに、閾値を上げて、かつ、リークを抑えることができる。このため、閾値を高いまま、チャネル移動度を上げられることで低オン抵抗にでき、閾値低下によるスイッチング時の誤動作を抑えながら、導通損低減が可能となる。
ｎ+型ソース領域４は、ｐ型ベース領域３の内部に選択的に設けられている。ｎ+型ソース領域４は、エピタキシャル層であってもよいし、例えばイオン注入によって形成された拡散領域であってもよい。ｐ+型コンタクト領域１４が、ｐ型ベース領域３の内部に選択的に設けられていてもよい。ｎ+型ソース領域４は、ゲート絶縁膜７と接し、ｐ+型コンタクト領域１４は、ゲート絶縁膜７から離れた位置に設けられる。トレンチ５は、ｎ+型ソース領域４およびｐ型ベース領域３を貫通してｎ型ドリフト層２に達する。
ゲート電極８は、トレンチ５の底部および側壁に設けられたゲート絶縁膜７を挟んで第２ｐ型領域１６、ｐ型ベース領域３、ｎ+型ソース領域４、チャネルインプラ層１７およびｎ型ドリフト層２に対向する。ゲート電極８のドレイン側の端部は、ｐ型ベース領域３とｎ型ドリフト層２との間のｐｎ接合よりもドレイン側に位置する。
ソース電極（非表示）は、ｐ型ベース領域３およびｎ+型ソース領域４に接し、図示省略する層間絶縁膜によってゲート電極８と電気的に絶縁されている。ｐ+型コンタクト領域１４が設けられている場合、ソース電極１０は、ｐ+型コンタクト領域１４およびｎ+型ソース領域４に接する。
ｎ+型炭化珪素半導体基板１の第２主面（裏面）には、裏面電極（不図示）となるドレイン電極が設けられている。裏面電極の表面には、ドレイン電極パッド（不図示）が設けられている。
図２は、実施の形態にかかる炭化珪素半導体装置の耐圧波形を示すグラフである。図２において、横軸はドレイン電圧を示し、単位はＶである。縦軸は、ドレイン電流を示し、単位はＡである。図２では、ｐ型ベース領域３の不純物濃度を２×１０16／ｃｍ3～６×１０16／ｃｍ3まで変化させたときの耐圧を示し、図２に示すように、不純物濃度が４×１０16／ｃｍ3以上では、高耐圧を維持できている。
図３は、実施の形態にかかる炭化珪素半導体装置および従来の炭化珪素半導体装置の閾値電圧に対するオン抵抗を示すグラフである。図３において、横軸は閾値（Ｖｔｈ）を示し、単位はＶである。縦軸は、オン抵抗（ＲｏｎＡ）を示し、単位はｍΩ／ｃｍ2である。図３に示すように、実施の形態にかかる炭化珪素半導体装置では、従来の炭化珪素半導体装置より、閾値を高く保ったまま、オン抵抗を下げることができる。
（実施の形態にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図４～図７は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
まず、ｎ型の炭化珪素でできたｎ+型炭化珪素基板１を用意する。次に、ｎ+型炭化珪素基板１のおもて面（第１主面）上に、ｎ型の不純物、例えば窒素原子（Ｎ）をドーピングしながら炭化珪素でできた第１ｎ型ドリフト層（不図示）をエピタキシャル成長させる。
次に、第１ｎ型ドリフト層の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを、例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部にイオン注入し、下部第１ｐ型ベース領域（不図示）および第２ｐ型ベース領域１６を形成する。次に、イオン注入用のマスクを除去する。次に、第１ｎ型ドリフト層の表面上に、窒素等のｎ型の不純物をドーピングした第２ｎ型ドリフト層（不図示）を形成する。
次に、第２ｎ型ドリフト層の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部にイオン注入し、上部第１ｐ型ベース領域（不図示）を、下部第１ｐ型ベース領域に重なるように形成する。上部第１ｐ型ベース領域と下部第１ｐ型ベース領域は連続した領域を形成し、第１ｐ型ベース領域１５となる。次に、イオン注入用のマスクを除去する。ここまでの状態が図４に記載される。
次に、第２部ｎ型ドリフト層の表面上に、窒素等のｎ型の不純物をドーピングした第３ｎ型ドリフト層（不図示）を形成する。以降、第１ｎ型ドリフト層と第２ｎ型ドリフト層と第３型ドリフト層を合わせてｎ型ドリフト層２となる。
次に、第３ｎ型ドリフト層の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部にイオン注入し、第３ｎ型ドリフト層の表面の一部にｐ型ベース領域３を選択的に形成する。ここでは、トレンチ５の側壁のゲート絶縁膜７とｐ型ベース領域３との間にｎ型の領域が残るように不純物を注入する。次に、イオン注入用のマスクを除去する。ここまでの状態が図５に記載される。
次に、ｐ型ベース領域３の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってｐ型ベース領域３を貫通し、ｎ型ドリフト層２に達するトレンチ５を形成する。トレンチ５の底部はｎ型ドリフト層２に形成された第２ｐ型ベース領域１６に達してもよい。次に、トレンチ形成用マスクを除去する。トレンチ５の側壁のｎ型の領域がｎ型領域１９となる。ここまでの状態が図６に記載される。
次に、トレンチ５の側壁から斜めにアルミニウム等のｐ型の不純物をｐ型ベース領域３にイオン注入することで、チャネルインプラ層１７を形成する。ここまでの状態が図７に記載される。
次に、ｐ型ベース領域３の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。この開口部に窒素（Ｎ）、リン（Ｐ）等のｎ型の不純物をイオン注入し、ｐ型ベース領域３の表面の一部にｎ+型ソース領域４を形成する。次に、ｎ+型ソース領域４形成に用いたイオン注入用マスクを除去し、同様の方法で、所定の開口部を有するイオン注入用マスクを形成し、ｐ型ベース領域３の表面の一部にホウ素等のｐ型の不純物をイオン注入し、ｐ+型コンタクト領域１４を形成する。ｐ+型コンタクト領域１４の不純物濃度は、ｐ型ベース領域３の不純物濃度より高くなるように設定する。
次に、イオン注入で形成した全領域を活性化するための熱処理（活性化アニール）を行う。例えば、１７００℃程度の不活性ガス雰囲気で熱処理（アニール）を行い、ｐ型ベース領域３、第１ｐ型ベース領域１５、第２ｐ型ベース領域１６、ｎ+型ソース領域４、ｐ+型コンタクト領域１４、チャネルインプラ層１７の活性化処理を実施する。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。
次に、ｎ+型ソース領域４の表面と、トレンチ５の底部および側壁に沿ってゲート絶縁膜７を形成する。まず、酸素雰囲気中において１０００℃程度の温度の熱酸化または高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応（化学気相成長法）によってトレンチ内に酸化膜が堆積される。
次に、トレンチ５の底部およびトレンチの開口部の角を丸めるための犠牲酸化を行ってもよい。次に、酸化膜に対して、アニール処理を行う。これにより、ゲート絶縁膜７が形成される。
次に、ゲート絶縁膜７上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ５内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、トレンチ５内部に残すことによって、ゲート電極８を形成する。
次に、ゲート電極８を覆うように、例えばＢＰＳＧ膜などの層間絶縁膜を堆積する。次に、層間絶縁膜をパターニングしてコンタクトホールを形成し、ｎ+型ソース領域４およびｐ+型コンタクト領域１４を露出させる。次に、コンタクトホールの内部に、例えばスパッタリング法により、ｎ+型ソース領域４およびｐ+型コンタクト領域１４に接するように、ソース電極（不図示）を形成する。
次に、半導体基板の裏面全体に、裏面電極（不図示）を形成する。その後、半導体ウエハを切断（ダイシング）して個々のチップ状に個片化することで、図１に示すトレンチ型ＭＯＳＦＥＴ１００が完成する。
以上、説明したように、実施の形態によれば、トレンチの側壁のゲート絶縁膜の極近傍の範囲は、ｎ型領域となり、トレンチの側壁のゲート絶縁膜の近傍の範囲は、ｐ型ベース領域より高不純物濃度のｐ型領域となり、ｐ型ベース領域は、トレンチの側壁のゲート絶縁膜から１００ｎｍ程度以上離れた領域に設けられ、ｐ型ベース領域を高濃度ｐ型としている。これにより、チャネルの電子移動度を落とさずに、閾値を上げて、かつ、リークを抑えることができる。このため、閾値を高いまま、チャネル移動度を上げられることで低オン抵抗にでき、閾値低下によるスイッチング時の誤動作を抑えながら、導通損低減が可能となる。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、インバータなどの電力変換装置や種々の産業用機械などの電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。
１、１０１ ｎ+型炭化珪素半導体基板
２、１０２ ｎ型ドリフト層
３、１０３ ｐ型ベース領域
４、１０４ ｎ+型ソース領域
５、１０５ トレンチ
７、１０７ ゲート絶縁膜
８、１０８ ゲート電極
１４、１１４ ｐ+型コンタクト領域
１５、１１５ 第１ｐ型領域
１６、１１６ 第２ｐ型領域
１７、１１７ チャネルインプラ層
１９ ｎ型領域
１００ トレンチ型ＭＯＳＦＥＴ
１１８ 高濃度ｐ型領域
２００、２１０ 半導体装置

Claims (4)

  1. 第１導電型の炭化珪素半導体基板と、
    前記炭化珪素半導体基板のおもて面に設けられた、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層と、
    前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に設けられた第２導電型の第１半導体領域と、
    前記第１半導体領域の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第２半導体領域と、
    前記第１半導体領域および前記第２半導体領域を貫通して前記第１半導体層に達するトレンチと、
    前記トレンチの内部に、前記トレンチの底部および側壁に沿って設けられたゲート絶縁膜と、
    前記トレンチの内部の、前記ゲート絶縁膜の内側に設けられたゲート電極と、
    前記トレンチの側壁の前記ゲート絶縁膜と前記第１半導体領域との間に設けられた第１導電型の第３半導体領域と、
    前記第１半導体領域と前記第３半導体領域との間に設けられた前記第１半導体領域より高不純物濃度の第２導電型の第４半導体領域と、
    を備えることを特徴とする炭化珪素半導体装置。
  2. 前記第３半導体領域の、前記トレンチが並ぶ方向の幅は、０ｎｍより大きく５０ｎｍ以下であり、
    前記第４半導体領域の、前記トレンチが並ぶ方向の幅は、１０ｎｍより大きく２００ｎｍ以下であり、
    前記第１半導体領域は、前記トレンチの側壁の前記ゲート絶縁膜から１００ｎｍ以上離れていることを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 前記第４半導体領域の不純物濃度は、１×１０18／ｃｍ3以上であり、
    前記第１半導体領域の不純物濃度は、５×１０16／ｃｍ3以上であることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
  4. 第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程と、
    前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に第２導電型の第１半導体領域および第１導電型の第３半導体領域を形成する第２工程と、
    前記第１半導体領域の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第１導電型の第２半導体領域を形成する第３工程と、
    前記第１半導体領域および前記第２半導体領域を貫通して前記第１半導体層に達するトレンチを形成する第４工程と、
    前記トレンチの側壁から斜めに不純物を注入することで、前記第１半導体領域より高不純物濃度の第２導電型の第４半導体領域を形成する第５工程と、
    前記トレンチの内部に、前記トレンチの底部および側壁に沿ってゲート絶縁膜を形成する第６工程と、
    前記トレンチの内部の、前記ゲート絶縁膜の内側にゲート電極を形成する第７工程と、
    を含み、
    前記第２工程では、前記トレンチの側壁の前記ゲート絶縁膜と前記第１半導体領域との間に前記第３半導体領域が形成されるように不純物を注入し、
    前記第５工程では、前記第１半導体領域と前記第３半導体領域との間に前記第４半導体領域を形成することを特徴とする炭化珪素半導体装置の製造方法。
JP2022017530A 2022-02-07 2022-02-07 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 Pending JP2023114929A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2022017530A JP2023114929A (ja) 2022-02-07 2022-02-07 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US18/091,089 US20230253458A1 (en) 2022-02-07 2022-12-29 Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2022017530A JP2023114929A (ja) 2022-02-07 2022-02-07 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2023114929A true JP2023114929A (ja) 2023-08-18

Family

ID=87520305

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022017530A Pending JP2023114929A (ja) 2022-02-07 2022-02-07 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Country Status (2)

Country Link
US (1) US20230253458A1 (ja)
JP (1) JP2023114929A (ja)

Also Published As

Publication number Publication date
US20230253458A1 (en) 2023-08-10

Similar Documents

Publication Publication Date Title
US9673288B2 (en) Silicon carbide semiconductor device including conductivity layer in trench
US10217858B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP7059555B2 (ja) 半導体装置
US10418445B2 (en) Silicon carbide semiconductor device and method of manufacturing a silicon carbide semiconductor device
US10770582B2 (en) Semiconductor device
JP7176239B2 (ja) 半導体装置
JP6802454B2 (ja) 半導体装置およびその製造方法
CN108604600B (zh) 碳化硅半导体装置及其制造方法
JP2019003967A (ja) 半導体装置および半導体装置の製造方法
WO2018037701A1 (ja) 半導体装置
JP7155641B2 (ja) 半導体装置
JP4948784B2 (ja) 半導体装置及びその製造方法
US10388725B2 (en) Semiconductor device and method of manufacturing semiconductor device
US10269952B2 (en) Semiconductor device having steps in a termination region and manufacturing method thereof
JP7310184B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US20220285489A1 (en) Super junction silicon carbide semiconductor device and manufacturing method thereof
JP5059989B1 (ja) 半導体装置とその製造方法
JP2019033140A (ja) 半導体装置および半導体装置の製造方法
JP2023114929A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2022007788A (ja) 半導体装置
WO2015111177A1 (ja) 半導体装置，パワーモジュール，電力変換装置，および鉄道車両
JP2004253510A (ja) 半導体装置
JP7379880B2 (ja) 半導体装置
JP7439417B2 (ja) 超接合半導体装置および超接合半導体装置の製造方法
US20220254919A1 (en) Silicon carbide semiconductor device