WO2015111177A1 - 半導体装置，パワーモジュール，電力変換装置，および鉄道車両 - Google Patents

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久本　大
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    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Definitions

  • the present invention relates to a semiconductor device, a power module, a power conversion device, and a railway vehicle, and more particularly to suppression of saturation current of a trench MOSFET.
  • the on-resistance and breakdown voltage have a trade-off relationship defined by the band gap of the substrate material. Therefore, in order to exceed the performance of silicon elements widely used as power elements, it is effective to use a substrate material having a larger band gap than silicon.
  • silicon carbide SiC
  • SiC silicon carbide
  • features such as a sufficiently large band gap of about three times that of silicon, the ability to easily form p-type and n-type conductivity, and the ability to form an oxide film by thermal oxidation. Therefore, a device such as a high-performance MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor) is likely to be realized and has attracted much attention.
  • MOSFET Metal-Oxide-Semiconductor Field Effect Transistor
  • planar MOSFETs have excellent switching characteristics and are used in a wide range of fields.
  • a planar MOSFET has a channel on the surface of the substrate and has a simple structure. Therefore, the planar MOSFET is relatively easy to manufacture and has a high breakdown voltage, but has a large cell pitch and a large channel resistance.
  • the trench MOSFET has a channel on the trench side wall and is relatively difficult to manufacture, but has a feature that the cell pitch is small and the channel resistance is small. For this reason, even in the case of silicon, there is a history of transition from planar MOSFETs to trench MOSFETs.
  • Non-Patent Document 1 proposes a structure in which a source trench is formed separately from a gate trench and an electric field applied to an oxide film is relaxed by a P-type region installed at the bottom of the trench.
  • the inventors of the present application focused on the point that saturation current increases when silicon carbide is applied to a trench MOSFET. Since the saturation current is basically inversely proportional to the channel resistance, if the channel resistance is lowered, the saturation current increases. In particular, in the case of silicon carbide, since the resistance of the drift layer is low and the ratio of channel resistance to the on-resistance is high, it is difficult to achieve both reduction of on-resistance and suppression of saturation current. When the saturation current is large, sudden heat generation occurs in a state where the gate is erroneously turned on, that is, a so-called short-circuit state, and the element is destroyed in a short time. The problem of saturation current has not been solved even in the structure described in Non-Patent Document 1 described above, and there is no means for solving it without sacrificing the on-resistance of the element at present.
  • An object of the present invention is to provide a technique that achieves both desirable saturation current and channel resistance even when silicon carbide is applied to a trench MOSFET.
  • a junction FET Field Effect Transistor
  • a trench MOSFET formed above the junction FET and having a source cascode-connected to the gate of the junction FET.
  • 1 is a structural diagram of a first embodiment of a semiconductor device according to the present invention
  • 1 is an equivalent circuit diagram of a first embodiment of a semiconductor device according to the present invention. It is a figure which shows the manufacturing method of the 1st Example of the semiconductor device by this invention. It is a figure which shows the manufacturing method of the 1st Example of the semiconductor device by this invention. It is a figure which shows the manufacturing method of the 1st Example of the semiconductor device by this invention. It is a figure which shows the manufacturing method of the 1st Example of the semiconductor device by this invention. It is a figure which shows the manufacturing method of the 1st Example of the semiconductor device by this invention. It is a figure which shows the manufacturing method of the 1st Example of the semiconductor device by this invention. It is a figure which shows the manufacturing method of the 1st Example of the semiconductor device by this invention. FIG.
  • FIG. 6 is a structural diagram of a second embodiment of a semiconductor device according to the present invention
  • FIG. 6 is a structural diagram of a third embodiment of a semiconductor device according to the present invention
  • FIG. 6 is a structural diagram of a fourth embodiment of a semiconductor device according to the present invention
  • FIG. 7 is a structural diagram of a fifth embodiment of a semiconductor device according to the present invention
  • FIG. 7 is an equivalent circuit diagram of a fifth embodiment of the semiconductor device according to the present invention.
  • FIG. 9 is a circuit diagram of a sixth embodiment of a semiconductor device according to the present invention.
  • 1 is a structural diagram of a first embodiment of a semiconductor device according to the present invention
  • It is a figure which shows the outline of the flow of the manufacturing process of the 1st Example of the semiconductor device by this invention.
  • FIG. 1 shows a cross-sectional structure of a semiconductor device according to an embodiment of the present invention.
  • First drift region 2 of the n ⁇ epitaxial layer is formed on drain region 1 of the n + substrate using silicon carbide as a base material.
  • a buried p region 3 having a gap is disposed on the surface of the first drift region 2.
  • On the first drift region 2, a second drift region 4 of an n ⁇ epitaxial layer is formed on the second drift region 4, an n + source region 7 and a p + region 8 are formed on the p body region 6, and the n + source region 7 and the p body region 6 are formed.
  • a first trench is formed so as to penetrate through.
  • a gate insulating film 9 made of an oxide film is formed on the bottom and side walls of the first trench, and a gate electrode 10 made of polysilicon is embedded in the first trench through the gate insulating film 9.
  • the buried p region 3 includes a region 3A extending in a direction orthogonal to the gate electrode 10 and a region 3B extending in a direction parallel to the gate electrode 10 so as to connect the regions 3A to each other. And an n-type gap surrounded by the p-type region 3B.
  • a second trench 11 is formed so as to penetrate the p body region 6 and the second drift region 4.
  • the buried p region 3B and the p + region 8 are formed on the side wall of the second trench 11.
  • Trench sidewall p region 12 is formed so as to be connected.
  • the p-type trench sidewall p region 12 is formed beside the n-type second drift region 4.
  • An interlayer insulating film 13 is formed on the gate electrode, and a source electrode 14 is formed in the n + source region 7, the p + region 8 and the second trench 11. Source electrode 14 is in contact with trench sidewall p region 12. A drain electrode 15 is formed on the back surface of the substrate.
  • FIG. 2 is an equivalent circuit diagram of the semiconductor device of this embodiment shown in FIG.
  • This structure is composed of a junction FET composed of a first drift region 2 and a buried p region 3, and a MOSFET composed of a second drift region 4 and components thereon, and a buried p region 3 which is the gate of the junction FET.
  • the semiconductor device of this embodiment is formed above the junction FET formed in the drift layer on the semiconductor substrate, and the source is cascode-connected to the gate of the junction FET.
  • the semiconductor device has a trench MOSFET.
  • a voltage of 100 V to several kV is applied to the drain D with 0 V or a negative voltage applied to the gate G in FIG.
  • the voltage between the source S and the drain D is shared by the junction FET and the MOSFET. Since the voltage applied between the source and drain of the MOSFET is equal to the voltage between the gate and source of the junction FET, the gate of the junction FET is reverse biased by the voltage between the source and drain of the MOSFET.
  • the junction FET is a normally-on type in which the channel is open in the zero bias state, but when the reverse bias is applied to the gate, the channel is closed and the current is cut off.
  • the drift region on the junction FET side is thick, almost all voltages can be held if the channel is closed. As described above, since only a voltage corresponding to the gate bias necessary for blocking the junction FET is applied between the source and drain of the MOSFET, the electric field applied to the channel and oxide film of the MOSFET can be suppressed to a very low level.
  • This embodiment assumes a breakdown voltage of 3300 V class, and the first drift region 2 has an impurity concentration of 3 ⁇ 10 15 cm ⁇ 3 and a thickness of 25 ⁇ m.
  • the second drift region 4 has an impurity concentration of 1 ⁇ 10 16 cm ⁇ 3 and a thickness of 1.5 ⁇ m. Both the first drift region 2 and the second drift region 4 have an impurity concentration lower than that of the n + substrate.
  • the impurity concentration of the n + substrate which is a semiconductor substrate using silicon carbide as a base material, is, for example, 10 18 cm ⁇ 3 .
  • the first trench has a depth of 1 ⁇ m and a width of 1 ⁇ m.
  • the second trench has a depth of about 1.5 ⁇ m and a width of about 1 ⁇ m.
  • the p body region 6 has an impurity concentration of 3 ⁇ 10 17 cm ⁇ 3 , a depth of 0.8 ⁇ m, and a dopant of aluminum.
  • the source region 7 is n + with nitrogen as a dopant and has an impurity concentration of about 10 20 cm ⁇ 3 .
  • the gate insulating film 9 is a thermal oxide film on which SiO 2 is deposited by chemical vapor deposition (CVD), has a thickness of 50 nm on the side wall of the first trench, the bottom of the first trench and the source region 7 and p +.
  • the upper surface of the region 8 is about 100 nm.
  • the drain electrode 15 which is a back electrode is obtained by sputtering Ni / Ti / Au on Ni silicide.
  • the width S between the regions 3A extending perpendicularly to the extending direction of the gate electrode 10 and the width W between the regions 3B extending in a direction parallel to the extending direction of the gate electrode 10 are important parameters.
  • the relationship between the width W, the width S, and the structure of the buried p region 3 is shown in FIG.
  • the width S is infinite, that is, there is no buried p region 3, the characteristic of the semiconductor device is that of a MOSFET only, and the on-state resistance is low but the saturation current becomes very large.
  • the transistor characteristics have both MOSFET characteristics and junction FET characteristics.
  • the characteristics of the junction FET are determined by the width S. When the width S is large, the threshold voltage of the junction FET decreases and the saturation current increases, and when the width S is small, the threshold voltage increases and the saturation current decreases.
  • the saturation current can be controlled by adjusting the width S.
  • the threshold voltage of the junction FET is desirably set to about -10V to -1V.
  • the width S can be determined in the range of 1 ⁇ m to 5 ⁇ m, and is 4 ⁇ m, for example.
  • Vth threshold voltage
  • Vth threshold voltage
  • Increasing the resistance also increases the on-resistance. Therefore, being able to control the saturation current in the buried p region 3 leads to achieving both desirable saturation current and channel resistance, which is a great advantage.
  • width W is set to 20 ⁇ m. Further, in order to suppress variation in characteristics within the chip, it is desirable that the width S and the width W are constant within the chip.
  • the on-resistance when the buried p region 3 is provided, resistance due to the existence of the buried p region 3 is added. However, since the electric field applied to the p body region 6 is weakened by the buried p region 3 as already described, punch-through does not occur even if the channel is short, so that the channel resistance can be reduced. Thereby, the total on-resistance of the semiconductor device of this embodiment can be lowered as compared with the case where there is no buried p region 3. Further, in order to reduce the resistance added due to the existence of the buried p region 3, it is also effective to dope impurities into the n region surrounded by the buried p region 3 so that the impurity concentration is higher than that of the first drift region 2.
  • the doping concentration is, for example, about 1 ⁇ 10 16 cm ⁇ 3 , and at this time, the width S can be reduced to about 2 ⁇ m. In this way, by further doping the impurity into the portion that becomes the channel of the junction FET, it is possible to further reduce the on-resistance.
  • FIG. 16 is a diagram showing an outline of the flow of the manufacturing process of the semiconductor device of this embodiment.
  • the manufacturing process of the semiconductor device of this embodiment can be roughly summarized as follows: formation of buried p region 3 (step S1601), formation of second drift region 4 (step S1602), and formation of MOSFET structure. And each step of forming a connection structure of the buried p region 3 and the source of the MOSFET structure (step S1603).
  • the p body region 3 of the p epitaxial layer is formed in the n ⁇ epitaxial layer serving as the first drift region 2 on the n + substrate 1 (step S1601).
  • the plane orientation of the n + substrate is Si plane and the off angle is 4 degrees, but the plane orientation may be C plane or (11-20) plane, and the epitaxial layer is uniform even if the off angle is 8 degrees or 0 degrees. If it grows up, there is no problem. However, when the off angle is 0 degree, it is necessary to pay attention because impurities may enter deeply due to channeling if ion implantation is performed vertically.
  • a resist is patterned on the n ⁇ epitaxial layer by photolithography, and a buried p region 3 to be the gate of the junction FET is selectively formed by ion implantation.
  • the ion species for ion implantation is aluminum, and the concentration is about 1 ⁇ 10 19 cm ⁇ 3 .
  • an n ⁇ epitaxial layer which becomes the second drift region 4 is formed by epitaxial growth (step S1602).
  • pre-processing surface cleaning by hydrogen etching is performed to such an extent that the buried p region 3 is not reduced.
  • nitrogen gas is used as a doping gas, the thickness is 1.5 ⁇ m, and the impurity concentration is about 1 ⁇ 10 16 cm ⁇ 3 .
  • a p body region 6 having a MOSFET structure is formed by whole surface ion implantation without a mask.
  • the ion species for the whole surface ion implantation is aluminum, the concentration is about 3 ⁇ 10 17 cm ⁇ 3 , and the junction depth is 0.8 ⁇ m.
  • the second trench 11 is formed on the device peripheral region and the buried p region 3B. In order to implant ions into the side wall of the second trench 11 in a later step, the second trench 11 has a tapered shape of about 85 degrees and a depth of 1.6 ⁇ m so as to penetrate the second drift region 4.
  • a termination region is formed by photolithography and ion implantation.
  • the termination region was formed so as to straddle the step of the second trench 11 in the peripheral portion of the device, and a two-zone JTE (Junction Termination Extension) was used in order to ensure sufficient withstand voltage.
  • the termination structure may be a guard ring structure or another structure.
  • the termination region is not shown in the figure because it is not directly related to the present invention.
  • an n + region that becomes the source region 7 and a p + region 8 for fixing the potential of the p body region 6 are formed by photolithography and ion implantation.
  • ion species nitrogen is used for n + and aluminum is used for p + so that the sheet resistance is reduced.
  • the trench sidewall p region 12 is formed by simultaneously implanting ions into the sidewall and bottom of the second trench 11 on the buried p region 3B (step S1603).
  • silicon oxide is deposited, the silicon oxide is processed by lithography and dry etching, and the first trench 5 is formed by dry etching using the silicon oxide as a hard mask. At this time, the trench should be as vertical as possible so as not to be affected by the dependence of the channel mobility on the plane orientation. Thereafter, a carbon film is formed to prevent surface roughness, and activation annealing is performed at about 1700 ° C. Carbon removal is performed with an oxygen asher.
  • a thermal oxide film is formed on the surface, thereafter depositing a SiO 2 film by CVD.
  • the gate insulating film 9 is formed by oxynitriding the surface by NO oxidation at 1250 ° C.
  • high-concentration polysilicon serving as a gate is formed inside the first trench 5.
  • the embedding can be performed by film deposition by CVD and etch back, but can also be performed by other planarization methods such as CMP (Chemical Mechanical Polishing).
  • CMP Chemical Mechanical Polishing
  • the contacts in the table are formed of an alloy containing Ni as a main component.
  • the table shows that contact holes are formed on the n + source region 7, the p + region 8 and the second trench 11 by lithography and dry etching, Ni is deposited, and silicide is formed by silicidation annealing at 1000 ° C. Finally, unreacted metal is removed.
  • an aluminum two-layer wiring using silicon oxide as an interlayer insulating film is formed, and a source pad and a gate pad are opened.
  • silicide is formed by Ni sputtering and laser annealing, and further sputtering of Ti / Ni / Au is performed, and the above-described junction FET formed in the drift layer on the semiconductor substrate, A semiconductor device having a trench MOSFET formed above the junction FET and having a source cascode-connected to the gate of the junction FET is completed.
  • the p-type impurity is aluminum and the n-type impurity is nitrogen, but p may be boron and n may be phosphorus. Since boron has a low mass, it can be injected deeply with low energy, and phosphorus can increase the concentration of n. However, since the concentration near the surface decreases due to the outward diffusion of boron, it is necessary to take measures such as additional implantation of aluminum on the surface, and caution is required because phosphorus causes many crystal defects.
  • FIG. 9 shows a cross-sectional structure diagram of the semiconductor device of Example 2 of the present invention.
  • the difference between the present embodiment and the first embodiment is that the direction of the gate electrode and the direction of the buried p region 3A are parallel, the planar layout of the n + source region 7 and the p + region 8, and the contact formation method. .
  • there is no p + region 8 between the first trenches and only the n + source region 7 exists.
  • the contact between the n + source region 7 and the p body region 6 is taken in the region routed by the diffusion layer from between the first trenches. As a result, the pitch of the unit cells is reduced, and the channel width per unit area can be increased.
  • arranging the gate electrode and the buried p region 3A in parallel has another advantage. This is related to the crystallinity of the second drift region 4.
  • the crystallinity is deteriorated as compared with an epitaxial layer on a region where ions are not implanted. Therefore, if a channel is formed in a region with poor crystallinity, the reliability of the oxide film may be reduced.
  • the gate electrode and the buried p region 3A are arranged in parallel as in the present embodiment, it is possible to form a channel on a region without the buried p region 3A. This makes it possible to manufacture a more reliable device.
  • the manufacturing process of the semiconductor device of this embodiment is basically the same as that of the first embodiment.
  • the n + source region 7 and the p body region 6 are routed by the diffusion layer, it is necessary to lower the sheet resistance. Therefore, the ion implantation of the n + source region and the p body region is preferably performed at a high temperature.
  • the n + source region 7 it is desirable to use phosphorus that can further reduce the sheet resistance.
  • FIG. 10 shows a cross-sectional structure diagram of the semiconductor device according to Example 3 of the present invention.
  • the difference of the present embodiment from the first embodiment is that the second trench 11 is formed only in the peripheral portion of the chip.
  • the degree of freedom in the layout of the active region is remarkably increased.
  • the resistance of the buried p region 3 is increased and the switching speed may be decreased, it is not desirable to apply to a large chip.
  • the manufacturing method of the semiconductor device of this example is the same as that of Example 1.
  • the long side direction of the buried p region 3 and the first trench are orthogonal to each other, but there is no problem even if they are arranged in parallel.
  • FIG. 11 shows a cross-sectional structure of a semiconductor device according to Example 4 of the present invention.
  • the difference between the present embodiment and the first embodiment is that a part of the region between the first trenches is used as a diode.
  • a region sandwiched between p + regions is provided in a part of the region between the first trenches, and the Schottky interface 16 is disposed between the first trench and the source electrode.
  • the electrode material is usually selected from materials having a ⁇ b of about 1 to 1.5 so that it can withstand a certain electric field, and titanium, nickel, molybdenum or the like is used.
  • ⁇ b is about 0.5 to 0.7, but this can sufficiently secure a withstand voltage. Since ⁇ b is low, the on-voltage of the diode can be lowered and the loss can be reduced.
  • the manufacturing method of the semiconductor device of this embodiment is almost the same as that of the first embodiment, but it is necessary to make a Schottky contact surface and an ohmic contact surface separately when forming electrodes. Specifically, the n + source region or p + region to be in ohmic contact is opened first to form Ni silicide, and then a Schottky electrode such as titanium or polysilicon is formed in the diode portion to be in Schottky contact. Can be made separately.
  • FIG. 12 is a sectional structural view of a semiconductor device according to a fifth embodiment of the present invention
  • FIG. 13 is an equivalent circuit diagram.
  • the source region and the buried p region were directly connected to the source terminal in Example 1, but only the source region was connected to the source electrode 17, and the buried p region was separated from the source electrode (separated from the source electrode). It differs in that it is connected to the gate electrode 17).
  • the configuration is almost the same as that of the first embodiment, but a passive element can be sandwiched between the source electrode 14 and the gate electrode 17.
  • the switching speed can be freely adjusted by inserting a resistor between the source electrode 14 and the gate electrode 17.
  • the long side of the buried p region and the first trench are orthogonal to each other, but there is no problem even if they are arranged in parallel.
  • the silicon carbide substrate has been described as an example, but the present invention can be applied to any semiconductor such as silicon or gallium nitride.
  • FIG. 14 shows an example in which the semiconductor device according to the fourth embodiment of the present invention is applied to a railway inverter.
  • a trench type MOSFET according to the present invention is mounted on a three-phase inverter for railway. Since the present embodiment incorporates a diode, there are only a total of six semiconductor elements in the upper and lower arms of each phase. However, since silicon carbide has many defects and it is difficult to make a large chip, each arm has a plurality of chips connected in parallel. Further, even if the semiconductor devices of Examples 1 to 3 and 5 are used as switching elements, an inverter can be similarly realized by using a body diode or adding a reflux diode.
  • the trench MOSFET according to the present invention can suppress the saturation current without sacrificing the on-resistance of the element. For this reason, the conduction loss of the element during the inverter operation can be reduced and the heat generation can be suppressed, so that the cooling fin can be simplified. This makes it possible to reduce the weight of the railway car body and realize a more efficient railway vehicle.
  • 1 drain region
  • 2 first drift region
  • 3 buried p region
  • 4 second drift region
  • 5 first trench
  • 6 p body region
  • 7 source region
  • 8 p body potential fixing p + Layer
  • 9 gate insulating film
  • 10 gate electrode
  • 11 second trench
  • 12 trench sidewall p region
  • 13 interlayer insulating film
  • 14 source electrode
  • 15 drain electrode
  • 16 Schottky interface
  • 17 A gate electrode separated from the source electrode.

Abstract

　本発明は，トレンチ型ＭＯＳＦＥＴに炭化珪素を適用した際にも，望ましい飽和電流とチャネル抵抗を両立させる技術を提供することを目的とする。　本発明では，半導体基板上のドリフト層内に形成されている接合ＦＥＴと，接合ＦＥＴの上方に形成されており，接合ＦＥＴのゲートにソースがカスコード接続されているトレンチ型ＭＯＳＦＥＴと，を有することで，上述の課題を解決する。

Description

半導体装置，パワーモジュール，電力変換装置，および鉄道車両
　本発明は，半導体装置，パワーモジュール，電力変換装置，および鉄道車両に関し，特に，トレンチ型ＭＯＳＦＥＴの飽和電流の抑制に関するものである。
　半導体パワー素子においてオン抵抗と耐圧は基板材料のバンドギャップで規定されるトレードオフの関係にある。そのため，パワー素子として広く用いられているシリコン素子の性能を超えるためには，シリコンよりもバンドギャップが大きな基板材料を用いることが有効である。特に，炭化珪素（ＳｉＣ）は，シリコンに比べバンドギャップが約３倍と十分大きいこと，ｐ型およびｎ型の導電型を容易に形成できること，熱酸化により酸化膜を形成できることなどの特長を有することから，高性能のＭＯＳＦＥＴ（Ｍｅｔａｌ-Ｏｘｉｄｅ-Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）などの素子が実現できる可能性があり大きな注目を集めている。
　パワー素子の中で縦型パワーＭＯＳＦＥＴはスイッチング特性が優れており幅広い分野で用いられている。縦型パワーＭＯＳＦＥＴには大きく分けてプレーナ型ＭＯＳＦＥＴとトレンチ型ＭＯＳＦＥＴの２種類がある。プレーナ型ＭＯＳＦＥＴは基板表面にチャネルを持つ構造で構造が単純なため比較的製造が容易で耐圧も出やすいが，セルピッチが大きくチャネル抵抗が大きい。一方，トレンチ型ＭＯＳＦＥＴはトレンチ側壁にチャネルを持つ構造で比較的製造が難しいがセルピッチが小さくチャネル抵抗が小さいという特長を持つ。そのため，シリコンの場合でもプレーナ型ＭＯＳＦＥＴからトレンチ型ＭＯＳＦＥＴへ移行してきた経緯がある。
　しかしながら，トレンチ型ＭＯＳＦＥＴに炭化珪素を適用すると，ゲート酸化膜にかかる電界が非常に大きくなってしまう。炭化珪素はシリコンに比べ高い電界強度を持つため，炭化珪素半導体素子では半導体にかかる電界を高く設計する。そのため，半導体に接している酸化膜にも大きな電界がかかってしまい，酸化膜が絶縁破壊しやすくなってしまう。これを解決する手段として，非特許文献１には，ゲートのトレンチとは別にソースのトレンチを形成しトレンチ底に設置したＰ型領域により酸化膜にかかる電界を緩和する構造が提案されている。
Ｔ．　Ｎａｋａｍｕｒａ　ｅｔ　ａｌ．，　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　Ｍｅｅｔｉｎｇ（ＩＥＤＭ），２０１１年，ｐ．５９９－６０１
　本願発明者らは，トレンチ型ＭＯＳＦＥＴに炭化珪素を適用するに際して，飽和電流が大きくなる点に着目した。飽和電流は基本的にチャネル抵抗と反比例の関係にあるため，チャネル抵抗を下げようとすると飽和電流は大きくなってしまう。特に炭化珪素の場合はドリフト層の抵抗が低くオン抵抗に占めるチャネル抵抗の割合が高いため，オン抵抗の低減と飽和電流の抑制を両立することは難しい。飽和電流が大きいと，ゲートが誤ってオンした状態，いわゆる短絡状態において，急激な発熱が起こり，素子が短時間で破壊してしまう。飽和電流の課題は前述の非特許文献１に記載されている構造においても解決されておらず，現状では素子のオン抵抗を犠牲にせずに解決する手段がない。
　本発明は，トレンチ型ＭＯＳＦＥＴに炭化珪素を適用した際にも，望ましい飽和電流とチャネル抵抗とを両立させる技術を提供することを目的とする。
　本発明では，半導体基板上のドリフト層内に形成されている接合ＦＥＴ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）と，接合ＦＥＴの上方に形成されており，接合ＦＥＴのゲートにソースがカスコード接続されているトレンチ型ＭＯＳＦＥＴと，を有することで，上述の課題を解決する。
　本発明によれば，トレンチ型ＭＯＳＦＥＴに炭化珪素を適用した際にも，望ましい飽和電流とチャネル抵抗とを両立させることができる。
本発明による半導体装置の第１の実施例の構造図である。 本発明による半導体装置の第１の実施例の等価回路図である。 本発明による半導体装置の第１の実施例の製造方法を示す図である。 本発明による半導体装置の第１の実施例の製造方法を示す図である。 本発明による半導体装置の第１の実施例の製造方法を示す図である。 本発明による半導体装置の第１の実施例の製造方法を示す図である。 本発明による半導体装置の第１の実施例の製造方法を示す図である。 本発明による半導体装置の第１の実施例の製造方法を示す図である。 本発明による半導体装置の第２の実施例の構造図である。 本発明による半導体装置の第３の実施例の構造図である。 本発明による半導体装置の第４の実施例の構造図である。 本発明による半導体装置の第５の実施例の構造図である。 本発明による半導体装置の第５の実施例の等価回路図である。 本発明による半導体装置の第６の実施例の回路図である。 本発明による半導体装置の第１の実施例の構造図である。 本発明による半導体装置の第１の実施例の製造プロセスのフローの概略を示す図である。
　以下，本発明の実施例を図面を用いて説明する。図１は本発明の実施例の半導体装置の断面構造図を示している。炭化珪素を母材とするｎ＋基板のドレイン領域１上にｎ－エピタキシャル層の第１ドリフト領域２が形成されている。第１ドリフト領域２の表面には隙間を有する埋め込みｐ領域３が配置されている。第１ドリフト領域２上にはｎ－エピタキシャル層の第２ドリフト領域４が形成されている。第２ドリフト領域４上にはｐボディ領域６が，ｐボディ領域６上にはｎ＋のソース領域７とｐ＋領域８がそれぞれ形成されており，ｎ＋のソース領域７とｐボディ領域６を貫くように第１トレンチが形成されている。第１トレンチの底部および側壁には酸化膜からなるゲート絶縁膜９が形成されており第１トレンチ内部にはゲート絶縁膜９を介してポリシリコンからなるゲート電極１０が埋め込まれている。
　ここで，埋め込みｐ領域３は，ゲート電極１０と直交方向に伸びる領域３Ａと，領域３Ａ同士を接続するようにゲート電極１０と平行方向に伸びる領域３Ｂと，を有し，ｐ型の領域３Ａおよびｐ型の領域３Ｂに囲まれたｎ型の隙間を形成している。埋め込みｐ領域３Ｂ上には，ｐボディ領域６と第２ドリフト領域４を貫くように第２トレンチ１１が形成されており，第２トレンチ１１の側壁には埋め込みｐ領域３Ｂとｐ＋領域８を繋ぐようにトレンチ側壁ｐ領域１２が形成されている。このように，ｎ型の第２ドリフト領域４の脇には，ｐ型のトレンチ側壁ｐ領域１２が形成されている。
　ゲート電極の上には層間絶縁膜１３が形成され，ｎ＋ソース領域７，ｐ＋領域８および第２トレンチ１１内にはソース電極１４が形成されている。ソース電極１４は，トレンチ側壁ｐ領域１２と接している。基板の裏面にはドレイン電極１５が形成されている。
　次に本実施例の半導体装置の動作について説明する。図２は，図１に示した本実施例の半導体装置の等価回路図である。本構造は，第１ドリフト領域２と埋め込みｐ領域３とからなる接合ＦＥＴと，第２ドリフト領域４とその上の構成要素からなるＭＯＳＦＥＴからなっており，接合ＦＥＴのゲートである埋め込みｐ領域３は，第２トレンチの側壁に形成されているトレンチ側壁ｐ領域１２およびソース電極１４を介してＭＯＳＦＥＴのソースにカスコード接続されている。このように，本実施例の半導体装置は，半導体基板上のドリフト層内に形成されている接合ＦＥＴと，接合ＦＥＴの上方に形成されており，接合ＦＥＴのゲートにソースがカスコード接続されているトレンチ型ＭＯＳＦＥＴと，を有する半導体装置となっている。
　まず，オフ状態では，図２のゲートＧに０Ｖまたは負の電圧を加えた状態でドレインＤに１００Ｖ～数ｋＶの電圧がかかる。このとき，ソースＳとドレインＤ間の電圧を接合ＦＥＴとＭＯＳＦＥＴで分担することになる。ＭＯＳＦＥＴのソースドレイン間にかかる電圧は接合ＦＥＴのゲートソース間電圧と等しいため，ＭＯＳＦＥＴのソースドレイン間の電圧分だけ接合ＦＥＴのゲートは逆バイアス状態となる。接合ＦＥＴはゼロバイアス状態ではチャネルが開いているノーマリオン型であるが，ゲートに逆バイアスがかかるとチャネルが閉じ，電流を遮断する。接合ＦＥＴ側のドリフト領域は厚いため，チャネルが閉じればほぼ全ての電圧を保持することができる。このように，ＭＯＳＦＥＴのソースドレイン間には接合ＦＥＴを遮断するのに必要なゲートバイアス分だけの電圧しかかからないため，ＭＯＳＦＥＴのチャネルや酸化膜にかかる電界は非常に低く抑えることができる。
　次にオン状態の動作を説明する。図２のゲートＧに正のバイアスを印加すると，ＭＯＳＦＥＴのチャネルが開く。一方，接合ＦＥＴはノーマリオンのためチャネルは開いている。これにより，ＭＯＳＦＥＴのチャネルおよび接合ＦＥＴのチャネルを通り，電流は図２のドレインＤからソースＳに流れる。
　本実施例は耐圧３３００Ｖクラスを想定しており，第１ドリフト領域２は，不純物濃度が３×１０１５ｃｍ－３，厚さが２５μｍである。また，第２ドリフト領域４は，不純物濃度が１×１０１６ｃｍ－３，厚さが１．５μｍである。第１ドリフト領域２および第２ドリフト領域４は，いずれもｎ＋基板よりも不純物濃度が低い。炭化珪素を母材とする半導体基板であるｎ＋基板の不純物濃度は，例えば１０１８ｃｍ－３である。第１トレンチは，深さが１μｍ，幅が１μｍである。第２トレンチは，深さが１．５μｍ，幅が１μｍ程度である。ｐボディ領域６は，不純物濃度が３×１０１７ｃｍ－３，深さが０．８μｍ，ドーパントがアルミニウムである。ソース領域７は，窒素をドーパントとしたｎ＋であり，不純物濃度が１０２０ｃｍ－３程度である。ゲート絶縁膜９は，熱酸化膜に化学気相成長（ＣＶＤ）法によるＳｉＯ２を重ねたもので，厚さが第１トレンチの側壁で５０ｎｍ，第１トレンチの底部およびソース領域７やｐ＋領域８の上面で１００ｎｍ程度である。裏面電極であるドレイン電極１５は，Ｎｉシリサイド上にＮｉ／Ｔｉ／Ａｕをスパッタしたものである。
　次に，本実施例の半導体装置の特性について述べる。本実施例の半導体装置の特性に大きく影響するのは埋め込みｐ領域３の構造である。特に，ゲート電極１０の延在方向に対して垂直に延びる領域３Ａ間の幅Ｓとゲート電極１０の延在方向と平行方向に伸びる領域３Ｂ間の幅Ｗが重要なパラメータとなる。幅Ｗと幅Ｓと埋め込みｐ領域３の構造の関係を図１５に示した。
　本実施例の半導体装置の特性で重要なのはドレイン電圧が低い領域での傾き（オン抵抗）とドレイン電圧が高い領域での電流（飽和電流）である。幅Ｓが無限大，すなわち埋め込みｐ領域３がない場合は，半導体装置の特性がＭＯＳＦＥＴのみの特性となるため，オン抵抗は低いが飽和電流が非常に大きくなってしまう。一方，埋め込みｐ領域３があると，トランジスタ特性はＭＯＳＦＥＴの特性と接合ＦＥＴの特性の両方を併せ持つ形となる。接合ＦＥＴの特性は幅Ｓで決まる。幅Ｓが大きいと接合ＦＥＴの閾値電圧が下がり，飽和電流が大きくなり，幅Ｓが小さいと閾値電圧が上がり飽和電流が小さくなる。すなわち，幅Ｓの大きさを調整することで飽和電流を制御できる。接合ＦＥＴの閾値電圧は－１０Ｖから－１Ｖ程度に設定することが望ましい。幅Ｓは，本実施例では，１μｍから５μｍの範囲で決めることができ，例えば４μｍである。一方，ＭＯＳＦＥＴの閾値電圧（Ｖｔｈ）を上げること，もしくはチャネル抵抗を上げることで飽和電流を抑制することも可能であるが，閾値電圧は誤動作防止の観点などから大きく変更することは望ましくなく，チャネル抵抗を上げることもオン抵抗の上昇に繋がる。したがって，埋め込みｐ領域３で飽和電流を制御できることは，望ましい飽和電流とチャネル抵抗とを両立させることにつながり，非常に大きなメリットになる。
　次に，幅Ｗとスイッチング速度の関係について述べる。埋め込みｐ領域３の抵抗は接合ＦＥＴのゲート抵抗となるため，埋め込みｐ領域３の抵抗の設定は非常に重要になる。特にカスコード接続においては，ＭＯＳＦＥＴのスイッチング速度は外付けのゲート抵抗で制御できるが，本実施例の接合ＦＥＴ側には外付けでゲート抵抗を付加することができない。すなわち，接合ＦＥＴのゲート抵抗を決める幅Ｗの値は，本実施例の半導体装置のスイッチング速度と直結する。本実施例では，幅Ｗは２０μｍに設定している。また，チップ内での特性ばらつきを抑えるため，チップ内では幅Ｓおよび幅Ｗは一定であることが望ましい。
　オン抵抗については，埋め込みｐ領域３を設置することで埋め込みｐ領域３が存在することによる抵抗がついてしまう。しかし，すでに述べたように埋め込みｐ領域３によりｐボディ領域６にかかる電界が弱くなるため，チャネルが短くてもパンチスルーしないため，チャネル抵抗を低減することが可能になる。これにより，本実施例の半導体装置のトータルのオン抵抗を埋め込みｐ領域３がない場合に比べて低くすることができる。また，埋め込みp領域３が存在することにより付加される抵抗を低減するため，埋め込みp領域３に囲まれたn領域に不純物をドーピングし第１ドリフト領域２よりも不純物濃度を高くすることも有効である。ドーピング濃度は例えば１×１０１６ｃｍ－３程度であり，このとき幅Ｓは２μｍ程度まで狭くすることができる。このように、接合ＦＥＴのチャネルとなる部分にさらに不純物をドーピングすることで、さらなるオン抵抗の低減が可能となる。
　次に，本実施例の半導体装置の製造方法について説明する。図１６は，本実施例の半導体装置の製造プロセスのフローの概略を示す図である。図１６に示すように，本実施例の半導体装置の製造プロセスは，概略すれば，埋め込みｐ領域３の形成（ステップＳ１６０１），第２ドリフト領域４の形成（ステップＳ１６０２），およびＭＯＳＦＥＴ構造の形成および埋め込みｐ領域３とＭＯＳＦＥＴ構造のソースの接続構造の形成（ステップＳ１６０３）の各ステップを有する。
　図３から図８を用いて本実施例の半導体装置の製造方法の各ステップについて説明する。まず，図３に示すように，ｎ＋基板１上の第１ドリフト領域２となるｎ－エピタキシャル層に，ｐエピタキシャル層のｐボディ領域３を形成する（ステップＳ１６０１）。ここで，ｎ＋基板の面方位はＳｉ面でオフ角は４度であるが，面方位はＣ面でも（１１－２０）面でもよく，オフ角は８度でも０度でもエピタキシャル層が均一に成長すれば問題ない。ただし，オフ角が０度だとイオン注入を垂直に行うとチャネリングにより不純物が深く入ることがあるので注意が必要である。ｎ－エピタキシャル層上にフォトリソグラフィによりレジストをパターニングし，イオン注入により選択的に，接合ＦＥＴのゲートとなる埋め込みｐ領域３を形成する。イオン注入のイオン種はアルミニウムで，濃度は１×１０１９ｃｍ－３程度である。
　次に，図４に示すように，エピタキシャル成長により第２ドリフト領域４となるｎ－エピタキシャル層を形成する（ステップＳ１６０２）。前処理としては，埋め込みｐ領域３が目減りしない程度に水素エッチングによる表面クリーニングを実施する。第２ドリフト領域４となるｎ－エピタキシャル層のエピタキシャル成長では，窒素ガスをドーピングガスとし，厚さは１．５μｍで不純物濃度は１×１０１６ｃｍ－３程度とする。
　次に，図５に示すように，マスク無しの全面イオン注入によりＭＯＳＦＥＴ構造のｐボディ領域６を形成する。全面イオン注入のイオン種はアルミニウムで濃度は３×１０１７ｃｍ－３程度，接合深さは０．８μｍである。次に，デバイス周辺領域および埋め込みｐ領域３Ｂ上に第２トレンチ１１を形成する。後の工程で第２トレンチ１１の側壁へイオン注入するために，第２トレンチ１１は，約８５度のテーパー形状とし，深さについては第２ドリフト領域４を貫けるように１．６μｍとした。
　次に，フォトリソグラフィとイオン注入によりターミネーション領域を形成する。ターミネーション領域はデバイス周辺部で第２トレンチ１１の段差にまたがるように形成し，耐圧を十分確保するために２ゾーンＪＴＥ（Ｊｕｎｃｔｉｏｎ　Ｔｅｒｍｉｎａｔｉｏｎ　Ｅｘｔｅｎｓｉｏｎ）とした。ただし，ターミネーション構造はガードリング構造でもその他の構造でも構わない。ターミネーション領域は本発明とは直接関係ないので図には示していない。
　次に，図６に示すように，フォトリソグラフィとイオン注入によりソース領域７となるｎ＋領域及びｐボディ領域６の電位を固定するためのｐ＋領域８を形成する。イオン種はシート抵抗が小さくなるよう，ｎ＋には窒素を，ｐ＋にはアルミニウムとする。ｐ＋領域８形成の際は，埋め込みｐ領域３Ｂ上の第２トレンチ１１の側壁および底にも同時にイオン注入することで，トレンチ側壁ｐ領域１２を形成する（ステップＳ１６０３）。
　次に，図７に示すように，酸化珪素を堆積しリソグラフィおよびドライエッチングにより酸化珪素を加工し，それをハードマスクとしてドライエッチングにより第１トレンチ５を形成する。このとき，チャネル移動度の面方位依存性の影響を受けないようにトレンチはできるだけ垂直に近い方がよい。その後，面荒れ防止のためにカーボン膜を形成し，１７００℃程度で活性化アニールを行う。カーボンの除去は酸素アッシャにより行う。ゲート絶縁膜９の形成では，表面に熱酸化膜を形成し，その後ＣＶＤによりＳｉＯ２膜を堆積させる。または，１２５０℃でのＮＯ酸化により表面を酸窒化し，その後ＣＶＤによりＳｉＯ２膜を堆積させることで，ゲート絶縁膜９を形成する。このとき，第１トレンチ５のコーナーでの絶縁破壊を防ぐためにトレンチ側壁にくらべトレンチ底の膜厚を厚くする必要があるので，ＣＶＤは側壁に堆積しにくい条件を選ぶ。
　次に，図８に示すように，ゲートとなる高濃度のポリシリコンを第１トレンチ５の内部に形成する。埋め込みはＣＶＤによる膜の堆積とエッチバックにより行うことができるが，ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ））等の他の平坦化手法でも行うことができる。次に，表のコンタクトはＮｉを主成分とする合金で形成する。表は，リソグラフィとドライエッチングによりｎ＋ソース領域７上，ｐ＋領域８上および，第２トレンチ１１内部にコンタクトホールを空け，Ｎｉを堆積させ，１０００℃のシリサイド化アニールによりシリサイドを形成し，最後に未反応メタルを除去する。次に，酸化珪素を層間絶縁膜としたアルミニウム２層配線を形成し，ソースパッド，ゲートパッドを開口する。最後に裏面電極を設けるために，Ｎｉスパッタとレーザアニールによりシリサイドを形成し，さらにＴｉ／Ｎｉ／Ａｕのスパッタを施し，上述の，半導体基板上のドリフト層内に形成されている接合ＦＥＴと，接合ＦＥＴの上方に形成されており，接合ＦＥＴのゲートにソースがカスコード接続されているトレンチ型ＭＯＳＦＥＴと，を有する半導体装置を完成させる。
　本実施例では，ｐ型不純物をアルミニウム，ｎ型不純物を窒素としたが，ｐはボロンでもよく，ｎはリンでもよい。ボロンは，質量が軽いため低エネルギーで深く注入することが可能であり，リンはｎの濃度をより高くすることが可能である。ただし，ボロンの外方拡散により表面付近の濃度も下がるため，表面にアルミニウムを追加注入する等の対策も必要であり，リンは結晶欠陥を多く発生させてしまうので注意が必要である。
　本発明の実施例２の半導体装置の断面構造図を図９に示す。本実施例の実施例１との違いは，ゲート電極の向きと埋め込みｐ領域３Ａの向きが平行であることと，ｎ＋ソース領域７とｐ＋領域８の平面レイアウト及びコンタクトの形成方法にある。本実施例では，第１トレンチ間にｐ＋領域８は存在せずｎ＋ソース領域７のみがある。また，ｎ＋ソース領域７及びｐボディ領域６のコンタクトを第１のトレンチ間から拡散層で引き回した領域でとっている。これにより，単位セルのピッチが狭くなり，単位面積あたりのチャネル幅を長く取ることができる。また，ゲート電極と埋め込みｐ領域３Ａを平行に配置することはもうひとつメリットがある。それは，第２ドリフト領域４の結晶性と関係する。イオン注入した層の上にエピタキシャル層を形成すると，イオン注入していない領域上のエピタキシャル層と比べ，結晶性が悪くなる。そのため，結晶性の悪い領域にチャネルを形成すると，酸化膜の信頼性が低下する恐れがある。本実施例のように，ゲート電極と埋め込みｐ領域３Ａを平行に配置すれば，埋め込みｐ領域３Ａがない領域の上にチャネルを形成することが可能になる。これにより，より信頼性の高いデバイスを作製することが可能になる。
　本実施例の半導体装置の製造プロセスは，基本的には実施例１と同様である。ただし，ｎ＋ソース領域７およびｐボディ領域６を拡散層で引き回すため，よりシート抵抗を下げる必要があることにより，ｎ＋ソース領域及びｐボディ領域のイオン注入は高温で実施することが望ましい。また，ｎ＋ソース領域７に関しては，よりシート抵抗が下げられるリンを用いることが望ましい。
　本実施例の半導体装置の動作および効果は第１実施例と同様である。
　本発明の実施例３の半導体装置の断面構造図を図１０に示す。本実施例の実施例１との違いは，第２トレンチ１１がチップ周辺部のみに形成されている点である。チップ周辺部のみに第２トレンチ１１を配置することでアクティブ領域のレイアウトの自由度が格段にあがる。ただし，実施例１で述べたとおり，埋め込みｐ領域３の抵抗が上がってしまい，スイッチング速度が遅くなる可能性があるため，大きなチップに適用するのは望ましくない。
　本実施例の半導体装置の製造方法は実施例１と同様である。また，図１０では，埋め込みｐ領域３の長辺方向と第１トレンチが直交しているが，平行に配置しても問題ない。
　本発明の実施例４の半導体装置の断面構造図を図１１に示す。本実施例の実施例１との違いは，第１トレンチ間の領域の一部をダイオードとして利用する点である。第１トレンチ間の領域の一部にｐ＋領域で挟まれた領域を設け，そこでソース電極との間にショットキー界面１６を配置する。電極材料は通常ある程度の電界に耐えられるようにΦｂが１～１．５程度となる材料から選び，チタンやニッケル，モリブデンなどが用いられる。一方，本実施例では，埋め込みｐ領域３がソース電極と接続されていることにより，ショットキー界面にはほとんど電界がかからないため，よりΦｂが低い電極材料を選ぶことができる。例えば，高濃度にｎ型にドープされたポリシリコンを用いるとΦｂが０．５～０．７程度となるが，これでも十分に耐圧を確保することができる。Φｂが低いことにより，ダイオードのオン電圧を下げ，損失を低減することができる。
　本実施例の半導体装置の製造方法は実施例１とほぼ同様であるが，電極形成の際にショットキー接触させる面とオーミック接触させる面を作り分ける必要がある。具体的にはオーミック接触させたいｎ＋ソース領域やｐ＋領域上を先に開口しＮｉシリサイドを形成し，その後ショットキー接触させたいダイオード部にチタンやポリシリコンなどのショットキー電極を形成することで作り分けることができる。
　本発明の実施例５の半導体装置の断面構造図を図１２に，等価回路図を図１３に示す。本実施例では，実施例１でソース領域と埋め込みｐ領域をソース端子に直接接続していたのを，ソース領域のみをソース電極１７に接続し，埋め込みｐ領域は別端子（ソース電極と分離したゲート電極１７）に接続している点が異なる。本実施例でソース電極１４とゲート電極１７をそのまま短絡させれば実施例１とほぼ同様の構成となるが，ソース電極１４とゲート電極１７の間に受動素子を挟むことが可能である。例えば，ソース電極１４とゲート電極１７の間に抵抗を挟むことにより，スイッチング速度を自在に調整することができる。本実施例では埋め込みｐ領域の長辺側と第１トレンチは直交しているが，平行に配置しても問題ない。
　以上の実施例１から５は，すべて炭化珪素基板を例に説明したが，シリコンや窒化ガリウムなどどのような半導体にでも適用可能である。
　本発明の実施例４の半導体装置を鉄道用インバータに適用した例を図１４に示す。鉄道用３相インバータに本発明によるトレンチ型ＭＯＳＦＥＴを搭載している。本実施例ではダイオードを内蔵しているため，半導体素子は各相の上下アームで計６つのみである。ただし，炭化珪素は欠陥も多く大きなチップを作ることは難しいため，各アームは複数のチップの並列接続になっている。また，実施例１～３，５の半導体装置をスイッチング素子としても，ボディダイオードを利用するか，または還流用ダイオードを追加することで，同様にインバータを実現することができる。
　すでに述べたとおり，本発明によるトレンチ型ＭＯＳＦＥＴは素子のオン抵抗を犠牲にすることなく飽和電流を抑制することができる。このため，インバータ動作時の素子の導通損失が低減でき，発熱も抑えられるため，冷却フィンを簡素化することができる。これにより，鉄道の車体を軽量化でき，さらなる高効率の鉄道車両が実現可能になる。
　１：ドレイン領域，２：第１ドリフト領域，３：埋め込みｐ領域，４：第２ドリフト領域，５：第１トレンチ，６：ｐボディ領域，７：ソース領域，８：ｐボディ電位固定用ｐ＋層，９：ゲート絶縁膜，１０：ゲート電極，１１：第２トレンチ，１２：トレンチ側壁ｐ領域，１３：層間絶縁膜，１４：ソース電極，１５：ドレイン電極，１６：ショットキー界面，１７：ソース電極と分離したゲート電極。

Claims (13)

  1. 　第１不純物濃度を有する第１導電型の半導体基板と、
    　前記半導体基板の裏面側に形成されている裏面電極と、
    　前記半導体基板上に形成されている前記第１不純物濃度よりも低不純物濃度の前記第１導電型の第１エピタキシャル領域と、
    　前記第１エピタキシャル領域内に形成されている前記第１導電型とは反対の第２導電型の埋め込み領域と、
    　前記第１エピタキシャル領域上に形成されている前記第１不純物濃度よりも低不純物濃度の前記第１導電型の第２エピタキシャル領域と、
    　前記第２エピタキシャル領域内に形成されている前記第２導電型のボディ領域と、
    　前記第２エピタキシャル領域内に形成されているソース領域と、
    　前記ボディ領域と前記ソース領域とを貫くように形成されている第１トレンチと、
    　前記第１トレンチの内壁に形成されているゲート絶縁膜と、
    　前記ゲート絶縁膜上に形成されているゲート電極と、を有し、
    　前記ソース領域と前記埋め込み領域が電気的に接続されていることを特徴とする半導体装置。
  2. 　請求項１に記載の半導体装置において、
    　前記第２エピタキシャル領域の脇に前記第２導電型の側壁を有することを特徴とする半導体装置。
  3. 　請求項２に記載の半導体装置において、
    　前記側壁は前記第２エピタキシャル領域を貫く第２トレンチの側壁であることを特徴とする半導体装置。
  4. 　請求項１に記載の半導体装置において、
    　前記埋め込み領域は複数のスリットを有することを特徴とする半導体装置。
  5. 　請求項１に記載の半導体装置において、
    　前記半導体基板、前記第１エピタキシャル領域、および前記第２エピタキシャル領域は、炭化珪素を材質とすることを特徴とする半導体装置。
  6. 　請求項１に記載の半導体装置をスイッチング素子とするパワーモジュール。
  7. 　請求項６に記載のパワーモジュールを上アームまたは下アームの少なくともいずれかとする電力変換装置。
  8. 　請求項７に記載の電力変換装置でモータを駆動する鉄道車両。
  9. 　半導体基板上のドリフト層内に形成されている接合ＦＥＴと、
    　前記接合ＦＥＴの上方に形成されており、前記接合ＦＥＴのゲートにソースがカスコード接続されているトレンチ型ＭＯＳＦＥＴと、を有する半導体装置。
  10. 　請求項９に記載の半導体装置において、
    　前記半導体基板および前記ドリフト層は、炭化珪素を材質とすることを特徴とする半導体装置。
  11. 　第１不純物濃度を有する第１導電型の半導体基板を準備し、
    　前記半導体基板の裏面側に裏面電極を形成し、
    　前記半導体基板上に前記第１不純物濃度よりも低不純物濃度の前記第１導電型の第１エピタキシャル層を形成し、
    　前記第１エピタキシャル層内に前記第１導電型とは反対の第２導電型の埋め込み領域を形成し、
    　前記第１エピタキシャル層上に前記第１不純物濃度よりも低不純物濃度の前記第１導電型の第２エピタキシャル層を形成し、
    　前記第２エピタキシャル層内に前記第２導電型のボディ領域を形成し、
    　前記第２エピタキシャル層内にソース領域を形成し、
    　前記ボディ領域と前記ソース領域とを貫くように第１トレンチを形成し、
    　前記第１トレンチの内壁にゲート絶縁膜を形成し、
    　前記ゲート絶縁膜上にゲート電極を形成し、
    　前記ソース領域と前記埋め込み領域とを電気的に接続することを特徴とする半導体装置の製造方法。
  12. 　請求項１１に記載の半導体装置の製造方法において、
    　前記埋め込み領域は複数のスリットを有することを特徴とする半導体装置の製造方法。
  13. 　請求項１１に記載の半導体装置の製造方法において、
    　前記半導体基板、前記第１エピタキシャル層、および前記第２エピタキシャル層は、炭化珪素を材質とすることを特徴とする半導体装置の製造方法。
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