JPH0936359A - 炭化けい素縦型ｆｅｔ - Google Patents

炭化けい素縦型ｆｅｔ

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Abstract

(57)【要約】 【目的】トレンチにゲート電極が埋め込まれた形のＳｉ
Ｃ（炭化けい素）トレンチＭＯＳＦＥＴにおいて、可制
御電流の増大、アバランシェ耐量の増大と、オン抵抗の
低減を図る。 【構成】ＭＯＳＦＥＴのトレンチ１５近傍を除くｐベー
ス層１３内に、ｐベース層１３より不純物濃度の高いｐ
+ 埋め込み領域２０を形成することによって、ｐベース
層１３の実質的な抵抗を下げ、可制御電流を増大させ
る。また、トレンチ３５の底部より下方に、ｐ+ 埋め込
み領域４０を形成することによって、電圧印加時の空乏
層の広がりを促し、ゲート絶縁膜の絶縁破壊を防止し、
アバランシェ耐量を向上させる。また、ｐ+ 埋め込み領
域５０を欠く部分のｎ- ベース層上にショットキー電極
４７を設けて、縦型ＭＥＳＦＥＴとする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、高温や放射線化
など過酷な条件下において使用可能な炭化けい素を用い
たの電界効果トランジスタ（以下ＦＥＴと称する）に関
する。
【０００２】
【従来の技術】炭化けい素（以下ＳｉＣと略す）は、バ
ンドギャップが大きく、また化学的に安定な材料である
ため、シリコンと比較すると高温や放射線下でも使用可
能な各種の半導体デバイスが期待されて、研究されてい
る。従来のシリコンのデバイスでは、最高でも１５０℃
程度がその動作限界とされているが、ＳｉＣでは、既に
ｐｎ接合ダイオードやＭＯＳＦＥＴ（金属−酸化膜−半
導体構造のゲートをもつＦＥＴ）等の要素デバイスが試
作され、４００℃以上の高温でも動作が確認されてい
る。このような高温での使用が可能となれば、原子炉や
宇宙など環境が酷しく、人の近づけない環境でのロボッ
トやコンピュータなどが使用可能となる。また、従来の
シリコンデバイスは、動作時の発生損失による発熱によ
り温度上昇してしまうため、これを抑制する冷却設備を
備える必要があり、冷却フィンや、冷却設備のために装
置全体が大型化してしまう。ＳｉＣでは、これらの冷却
設備を大幅に小型化、簡素化が可能となる。多くの部品
を占める半導体デバイスを以上のように小型化が可能と
なれば、例えば自動車では、大幅に燃費を向上させるこ
とが可能となり、環境保全にも多大な効果が期待でき
る。このようにＳｉＣの半導体デバイスは、多くの応用
分野で期待されている。
【０００３】さて、ＳｉＣの重要な半導体デバイス応用
として、パワーデバイスがある。しかし、デバイスを製
造しようとした場合、プロセス技術において幾つかの困
難がある。最もその製造を困難にしているのは、深い不
純物拡散である。不純物の拡散係数は、シリコンと比較
すると著しく小さく、そのため、１５００℃以上の高温
熱処理が必要であるが、このような高温に耐える材料が
限られており、、そのような電気炉を安定的に運転する
ことは困難である。また、このような高温では、雰囲気
ガスと試料表面の反応が激しくなり、表面に重大な影響
を及ぼす。従って、ＳｉＣでは、このような困難を回避
するためのデバイス構造が考案されなければならない。
【０００４】縦型ＭＯＳＦＥＴは、ＳｉＣの電力用半導
体デバイスへの適用を考える上で重要なデバイスであ
る。その理由は電圧駆動型デバイスであるため素子の並
列駆動や、駆動回路が簡素化が可能なこと、および、ユ
ニポーラ素子であるために、高速スイッチングが可能な
ことによる。ＳｉＣにおいては、シリコンと異なり深い
不純物拡散が困難であるのに対してエピタキシャル成長
は比較的容易であるので、図８のようなトレンチ８５を
持つトレンチＭＯＳＦＥＴが一般的である。図８は、こ
れまで試作されているＳｉＣのトレンチＭＯＳＦＥＴの
要部断面図である。図のなかで、ｐベース層８３は、エ
ピタキシャル成長によって形成されるものであり、熱拡
散では製造が極めて困難である。ｎ+ サブストレート８
１上にそれより不純物濃度の低いｎドリフト層８２とｐ
型のｐベース層８３をエピタキシャル成長したＳｉＣ基
板の表面層に選択的に高濃度のｎソース領域８４が形成
され、そのｎソース領域８４の一部に、表面からｎドリ
フト層８２に達する溝（以後トレンチと呼ぶ）８５が形
成されている。トレンチ８５の内側には、ゲート絶縁膜
８６を介してゲート電極８７が設けられ、また、ｎソー
ス領域８４の表面とｐベース層８３の表面露出部に共通
に接触してソース電極８８、ｎ+ サブストレート８１の
裏面にドレイン電極８９がそれぞれ設けられている。こ
のＭＯＳＦＥＴの動作は、ドレイン電極８９とソース電
極８８との間に電圧を印 加した状態で、ゲート電極８
７にある値以上の正の電圧を加えると、ゲート電極８７
の横のｐベース層８３の表面層に反転層が形成され、そ
の反転層を通じてソース電極８８からドレイン電極８９
へと電子電流が流れるものである。ＳｉＣにおいては、
ゲート絶縁膜としてＳｉＣを熱酸化してできるシリコン
酸化膜が使用できる。
【０００５】また、ＭＥＳＦＥＴ（金属−半導体構造の
電界効果トランジスタ）も、ＭＯＳＦＥＴと同じような
理由でＳｉＣの電力用半導体デバイスへの適用を考える
上で重要なデバイスである。図９は、これまで試作され
ているＳｉＣのトレンチＭＯＳＦＥＴの要部断面図であ
る。［例えばジェー、ダブリュー、パーマー他：ダイア
モンド、炭化けい素、窒化物ワイドバンドギャップ半導
体、マテリアルズリサーチソサイエティプロシーディン
グス（１９９４）による。］図において、ｎ+ サブスト
レート９１上にｐエピタキシャル層９５、ｎ- ベース層
９３を成長し、更に高濃度のｎ+ 層をやはりエピタキシ
ャル成長により成長した後、そのｎ+ 層を選択的に除去
してｎ + ソース領域９４とｎ+ ドレイン領域９０とした
ものである。露出したｎエピタキシャル層の表面上にシ
ョットキー電極９７を形成している。ｎ+ ソース領域９
４とｎ+ ドレイン領域９０の表面上にＮｉ膜がスパッタ
法により被着され、それぞれソース電極９８、ドレイン
電極９９が設けられている。
【０００６】このＭＥＳＦＥＴの動作は、ドレイン電極
９９とソース電極９８との間に電圧を印加すると電流が
流れるが、その電流を、ショットキー電極９７にある値
以上の負の電圧を印加して、ショットキー電極９７の下
のｎ- ベース層９３に空乏層を広げ、空乏層がｐエピタ
キシャル層９５に達すると、電流が止まるものである。
【０００７】
【発明が解決しようとする課題】しかし、図８のＳｉＣ
縦型ＭＯＳＦＥＴでは、スイッチング時にｐベース層８
３内を流れる正孔電流が、ｐベース層８３の抵抗によ
り、電圧降下を発生させ、この電圧降下によって、ｎソ
ース領域８４とｐベース層８３との間のｐｎ接合が順バ
イアスされ、寄生のｎｐｎトランジスタが動作して素子
破壊を起こすことがある。
【０００８】また、通常パワーデバイスでは、アバラン
シェ電流が流れた際に、一定電流まで耐えることが要求
されるが、従来のＳｉＣ縦型ＭＯＳＦＥＴでは、アバラ
ンシェ降伏がゲート部のトレンチで始まるので、そのア
バランシェ耐量がゲート絶縁膜の絶縁破壊によって規定
されてしまい、非常に小さな値になっている。また、図
９の従来のＭＥＳＦＥＴでは、電流の流れる領域はオフ
状態で空乏層が広がるため、狭くなければならず、オン
状態での抵抗が大きく、大電流を流すパワーデバイスに
適した構造とは言えなかった。
【０００９】以上の問題に鑑み、本発明の目的は、可制
御電流が大きくまた、ゲート絶縁膜の絶縁破壊が起きな
い、アバランシェ耐量の大きい、また、オン抵抗が小さ
く、大電流用途に適するＳｉＣ縦型ＦＥＴを提供するこ
とにある。
【００１０】
【課題を解決するための手段】上記の課題解決のため本
発明は、第一導電型の炭化ケイ素半導体サブストレート
上にエピタキシャル成長法により順に形成されたサブス
トレートより不純物濃度の低い炭化ケイ素の第一導電型
ドリフト層と炭化ケイ素の第二導電型ベース層と、その
第二導電型ベース層の表面層の一部に形成された第一導
電型ソース領域と、その第一導電型ソース領域の表面か
ら第一導電型ドリフト層に達するトレンチとを有し、そ
のトレンチ内にゲート絶縁膜を介して電圧を印加するゲ
ート電極を備える炭化けい素縦型ＦＥＴにおいて、第二
導電型ベース層より不純物濃度が高く、トレンチ近傍部
分を欠く第二導電型領域を有するものとする。
【００１１】特に、第二導電型ベース層内または、第一
導電型ドリフト層と第二導電型ベース層との境界に、前
記第二導電型領域を有するものがよい。更に、トレンチ
の底部より下方に前記第二導電型領域を有することがよ
い。また、第一導電型の炭化けい素半導体サブストレー
ト上にエピタキシャル成長法により順に形成されたサブ
ストレートより不純物濃度の低い炭化けい素の第一導電
型ドリフト層と、その第一導電型ドリフト層内に選択的
に形成された第二導電型埋め込み領域と、第二導電型埋
め込み領域を欠く領域の上部を挟んで、第一導電型ドリ
フト層の表面層に選択的に形成された第一導電型ソース
領域と、第一導電型ソース領域と第一導電型ドリフト層
の表面に共通に接触して設けられたソース電極と、サブ
ストレートの裏面に設けられたドレイン電極と、第二導
電型埋め込み領域を欠く領域の上方の第一導電型ドリフ
ト層の上に設けられた制御電極とを有する炭化けい素縦
型ＦＥＴとする。
【００１２】特に、第一導電型ドリフト層の上の制御電
極は、第一導電型ドリフト層とショットキー接合を形成
するもの、第一導電型ドリフト層上に絶縁膜を介して形
成された金属膜からなるもの、第一導電型ドリフト層の
表面層に形成された第二導電型領域とオーミックな接合
を形成する金属膜からなるものとすることができる。そ
して、ショットキー接合を形成する制御電極がＴｉ、Ａ
ｕ、Ｐｔ、Ａｌ−Ｔｉ合金のいずれかからなるものとす
る。
【００１３】上記の手段を講じることによって、下記す
る作用が得られる。第二導電型ベース層より不純物濃度
が高く、トレンチ近傍部分を欠く第二導電型領域を、特
に、第二導電型ベース層内または、第一導電型ドリフト
層と第二導電型ベース層との境界に設けることによっ
て、第二導電型ベース層の抵抗を低減することができ
る。
【００１４】更に、トレンチの底部より下方に前記第二
導電型領域を設けることによって、ゲート酸化膜への電
界集中を防止することができる。また、第一導電型ドリ
フト層内に選択的に形成された第二導電型埋め込み領域
と、第二導電型埋め込み領域を欠く領域の上部を挟ん
で、第一導電型ドリフト層の表面層に選択的に形成され
た第一導電型ソース領域と、第一導電型ソース領域と第
一導電型ドリフト層の表面に共通に接触して設けられた
ソース電極と、サブストレートの裏面に設けられたドレ
イン電極と、第二導電型埋め込み領域を欠く領域の上方
の第一導電型ドリフト層の上に設けられた制御電極とを
有する炭化けい素縦型ＦＥＴとし、第一導電型ドリフト
層とショットキー接合を形成する制御電極を設ければ、
ＭＥＳＦＥＴになる。
【００１５】第一導電型ドリフト層上に絶縁膜を介して
形成された金属膜からなる制御電極を設ければ、ＭＯＳ
ＦＥＴになる。第一導電型ドリフト層の表面層に形成さ
れた第二導電型領域とオーミックな接合を形成する金属
膜からなる制御電極を設ければ、接合型ＦＥＴになる。
特に、ショットキー電極がＴｉ、Ａｕ、Ｐｔ、Ａｌ−Ｔ
ｉ合金のいずれかからなるものとすれば、十分な耐圧を
持つショットキー電極が比較的低温で形成できる。
【００１６】
【発明の実施の形態】本発明は、ＳｉＣ縦型ＦＥＴにお
いて、第二導電型ベース層、或いは第一導電型ベース層
内の様々な位置に第二導電型の埋め込み領域を形成する
ことによって、ＳｉＣ縦型ＦＥＴの特性の改善を図るも
のである。例えば、第二導電型ベース層内に第二導電型
ベース層より不純物濃度の高い第二導電型領域を埋め込
みまたは隣接させて、第二導電型ベース層の抵抗を低減
すし、寄生ｎｐｎトランジスタの動作による素子破壊を
防止し、可制御電流の増大が図れる。
【００１７】また、トレンチの底部より深い位置に設け
ることによって、ゲート絶縁膜の電界を低減し、アバラ
ンシェ耐量の増大が図れる。更に、デプレション型のＦ
ＥＴにおいても、第一導電型ベース層内に埋め込み領域
を設けることによって、第一導電型ベース層の抵抗を低
減し、オン抵抗の低減が図れる。
【００１８】
【実施例】以下、図面を参照しながら、本発明の実施例
について説明する。図１は、本発明を実施例のＳｉＣ縦
型ＭＯＳＦＥＴの要部断面図である。図に示したのは、
電流のオン・オフを行う活性領域であり、ＭＯＳＦＥＴ
には、この他に主に周縁部に耐圧を担う部分があるが、
その部分は本発明の本質に関わる部分ではないので記述
を省略する。また、ｐ、ｎを冠した層、領域等は、それ
ぞれ正孔、電子を多数キャリアとして含む層、領域等を
意味するものとする。
【００１９】図において、ｎ+ サブストレート１１上に
それより不純物濃度の低い、例えば、不純物濃度が１×
１０15ないし１×１０16ｃｍ-3で厚さが２ないし５０μ
ｍのｎドリフト層１２と、不純物濃度が１×１０16ない
し１×１０17ｃｍ-3で厚さが１ないし１０μｍのｐ型の
ｐベース層１３をエピタキシャル成長したＳｉＣ基板の
ｐベース層１３の表面層に、イオン注入により選択的に
高濃度のｎソース領域１４が形成され、そのｎソース領
域１４の一部に、表面からｎドリフト層１２に達するト
レンチ１５が形成されている。トレンチ１５の幅は１な
いし１０μｍである。トレンチ１５の内側には、シリコ
ン酸化膜のゲート絶縁膜１６を介して多結晶シリコンの
ゲート電極１７が設けられている。ｎソース領域１４と
ｐベース層１３の表面上に共通に接触してＮｉ膜のソー
ス電極１８が設けられている。またｎ+ サブストレート
１１の裏面にＮｉ膜のドレイン電極１９が設けられてい
る点は、図８の従来のＭＯＳＦＥＴと同じであるが、こ
のＭＯＳＦＥＴでは、ｐベース層１３の中に、例えば、
不純物濃度が１×１０16ないし１×１０19ｃｍ-3で厚さ
が０．１ないし１μｍのｐ+ 埋め込み領域２０が付加さ
れている。なお、ソース電極１８、ドレイン電極１９と
しては、Ｎｉの他にＡｌ、Ｔｉ、Ｍｏなどの金属を使う
こともできる。
【００２０】ここで、ｐ+ 埋め込み領域２０の形成方法
について、図４を用いて説明する。サブストレート、ま
たはその上にエピタキシャル成長を途中まで行ったＳｉ
Ｃ基板１に、例えば、酸化膜やフォトレジストなどのマ
スク２を用いるなどの方法により、特定の領域に不純物
イオン３を注入して、不純物４を導入する［図７
（ａ）］。次に、熱処理して、イオン注入された不純物
４を電気的に活性化し、拡散領域５を形成する［同図
（ｂ）］。その上に、エピタキシャル成長を行うと、Ｓ
ｉＣ基板１とエピタキシャル層６との間に埋め込み領域
１０が形成された状態となる［同図（ｃ）］。この方法
を埋め込みエピタキシャル成長と呼ぶこともある。
【００２１】図１のＭＯＳＦＥＴの動作は、ドレイン電
極１９とソース電極１８との間に電圧を印加した状態
で、ゲート電極１７にある値以上の正の電圧を加える
と、ゲート電極１７の横のｐベース層１３の表面層に反
転層が形成され、その反転層を通じてソース電極１８か
らドレイン電極１９へと電子電流が流れるものである。
通常、ＭＯＳＦＥＴでは、スイッチング時にｐベース層
１３内を流れる正孔電流は、ｐベース層１３の抵抗によ
り、電圧降下を発生させ、この電圧降下によって、ｎソ
ース電領域１４とｐベース層１３の間のｐｎ接合が順バ
イアスされ、寄生のｎｐｎトランジスタが動作してた素
子破壊を起こすことがある。この機構によって、ＭＯＳ
ＦＥＴの可制御電流は制限されていた。図１の第一の実
施例では、トレンチ１５近傍の部分を欠くｐ+ 埋め込み
領域２０を付加することによって、ＭＯＳＦＥＴのしき
い値を変化させず、実効的にｐベース層１３の抵抗を低
減することができる。ｐベース層１３の抵抗を下げるこ
とによって、ｐベース層１３内を流れる正孔電流による
電圧降下を低減でき、上記の破壊を抑え、可制御電流を
増大させることができる。試作実験によれば、ｐ+ 埋め
込み領域２０の付加によりｐベース層１３の実質的な抵
抗を二分の一にすると、可制御電流は約１．５倍に増大
した。
【００２２】このｐ+ 埋め込み領域２０は、ｐベース層
１３と接触していなければならない。また、トレンチ部
分の深さよりも深くても良い。但し、ＭＯＳＦＥＴのチ
ャネル領域と重なるとしきい値が変化してしまうため、
チャネル領域とは重ならないようにすることが重要であ
る。図２は、本発明の別の実施例のＳｉＣ縦型ＭＯＳＦ
ＥＴの要部断面図である。図１の第一の実施例のＭＯＳ
ＦＥＴとの違いは、ｐ+ 埋め込み領域３０がｐベース層
２３の中でなく、ｎドリフト層２２とｐベース層２３と
の境界に設けられている点である。ｐ+ 埋め込み領域３
０の不純物濃度や厚さは第一の実施例とほぼ同じでよ
い。この場合も、第一の実施例と同様にｐベース層２３
の実質的な抵抗を下げることによって、寄生のｎｐｎト
ランジスタに起因した素子破壊を抑制し、可制御電流を
増大させることができる。
【００２３】本発明第三の実施例のＳｉＣ縦型ＭＯＳＦ
ＥＴの要部断面図を図３に示した。この構造は、ゲート
絶縁膜を高い電界から保護するために考案されたもので
ある。ＳｉＣは、高い電界強度をもつため、シリコンと
比較すると相対的にゲート絶縁膜に大きな電界が印加さ
れる。そのため、絶縁膜の電界を緩和するための構造を
提供するものである。図３では、ｎドリフト層３２の中
に、ｐ埋め込み領域４０が、付加されている。ｐ+ 埋め
込み領域４０の上のｎドリフト層３２の厚さとしては、
１ないし５μｍとした。この間にトレンチの底部が入る
ようにトレンチ３５を反応性イオンエッチングにより形
成した。ソース電極３８とドレイン電極３９の間に逆電
圧を印加すると、ｐベース層３３と、ｎドリフト層３２
との間のｐｎ接合から空乏層が広がる。空乏層が付加し
たｐ+ 埋め込み領域４０に達すると、それ以上の電圧印
加では、空乏層がｐ+ 埋め込み領域４０の下方へとひろ
がる。そのため、ｐ+ 埋め込み領域４０は、空乏層を広
げる効果を持っており、電界の緩和が可能である。この
構造は、ｐｎ接合の空乏層を横方向に広げるいわゆるガ
ードリング構造を縦型に応用したものと考えることがで
きる。
【００２４】従来構造では、最大電界がゲート絶縁膜に
印加されたが、図３のＭＯＳＦＥＴでは、ゲート部分の
トレンチ３５よりも深いｐ+ 埋め込み領域４０の下まで
空乏層が広がるので、ドレイン電極３９とソース電極３
８との間に電圧を印加し、その電圧を高めた際、ゲート
部のトレンチ３５の角部でアバランシェ降伏が起きてゲ
ート絶縁膜３６が破壊することはない。すなわち、電圧
印加時にゲート絶縁膜が絶縁破壊することのない、アバ
ランシェ耐量の大きいＭＯＳＦＥＴとすることができ
る。
【００２５】第一の実施例と、第三の実施例とを同時に
実行したような二段のｐ+ 埋め込み領域２０、４０を形
成することもできる。その場合は、それぞれのｐ+ 埋め
込み領域２０、４０の効果が合わせて得られ、可制御電
流の大きい、かつアバランシェ耐量の大きいＭＯＳＦＥ
Ｔとすることができる。図２の第二の実施例のＭＯＳＦ
ＥＴにおいて、ｐ+ 埋め込み領域３０を深く形成し、そ
の最深部がトレンチ２５より下方になるようにすれば、
同じように可制御電流の大きい、かつアバランシェ耐量
の大きいＭＯＳＦＥＴとすることができる。
【００２６】図４は、本発明第四の実施例のＳｉＣ縦型
ＭＥＳＦＥＴの要部断面図である。図に示したのは、電
流のオン・オフを行う活性領域であり、ＭＥＳＦＥＴに
は、この他に主に周縁部に耐圧を担う部分があるが、そ
の部分は本発明の本質に関わる部分ではないので記述を
省略する。図において、ｎ+ サブストレート４１上にそ
れより不純物濃度の低いｎ- ベース層４３をエピタキシ
ャル成長したＳｉＣ基板の、ｎ- ベース層４３内に高濃
度のｐ+ 埋め込み領域５０が形成されている。図のよう
にｎ- ベース層４３とｎドリフト層４２とにわけても、
同じ不純物濃度の層としても良い。ｐ+ 埋め込み領域５
０は一部を欠くように、選択的に形成されている。各層
の不純物濃度と厚さは、例えばｎドリフト層４２は、１
×１０15ないし１×１０16ｃｍ-3で２ないし５０μｍ、
ｎ- ベース層４３は、１×１０15ないし１×１０16ｃｍ
-3で０．１ないし２μｍ、ｐ+ 埋め込み領域５０は、１
×１０16ないし１×１０19ｃｍ-3で０．１ないし１μｍ
である。ｐ+ 埋め込み領域５０を欠く部分の幅Ｌは、１
ないし１０μｍである。そして、ｎ- ベース層４３の表
面層にｐ埋め込み領域５０を欠く部分の上部を挟んで両
側に選択的にｎソース領域４４が形成され、ｎソース領
域４４とｎ- ベース層４３の表面上に共通に接触してＮ
ｉ膜のソース電極４８が設けられ、Ｓ端子と接続されて
いる。ｎソース領域４４に挟まれたｎ- ベース層４３の
表面上に、Ｔｉ膜からなるショットキー電極４７が設け
られＧ端子と接続されている。またｎ+ サブストレート
４１の裏面にＮｉ膜のドレイン電極４９が設けられ、Ｇ
端子と接続されている。ｐ+ 埋め込み領域５０の形成方
法については、第一の実施例について図７で説明した方
法と同じでよい。ショットキー電極４７としては、Ｔｉ
の他にＡｌ、Ａｕ、Ｐｔなどの金属膜を用いることがで
きる。
【００２７】このＭＥＳＦＥＴの動作は、ドレイン電極
４９とソース電極４８との間に電圧を印加すると電流が
流れるが、その電流を、ショットキー電極４７にある値
以上の負の電圧を印加して、ショットキー電極４７の下
のｎ- ベース層４３に空乏層を広げ、その空乏層がｐ+
埋め込み領域５０を欠く部分を塞いで、ソースからの電
流の通路を遮断する。こうして、ソース−ドレイン間を
スイッチングするものである。
【００２８】この素子の特徴は、図１などのｐベース層
の表面層を反転させてチャネルを形成するいわゆるエン
ハンスメント型の素子ではなく、電流の通路が、ｎ型結
晶であるデプレション型のため、オン時の素子の抵抗が
小さくできるという利点がある。また、図９に示した従
来のＳｉＣ横型ＭＥＳＦＥＴと異なり、電流が縦方向に
流れる縦型素子であることもオン抵抗の低減および大容
量化に適した構造であり、従来のＳｉＣ横型ＭＥＳＦＥ
Ｔの問題点を解決することになる。
【００２９】図５は、本発明第五の実施例のＳｉＣ縦型
ＭＯＳＦＥＴの要部断面図であり、この例は、動作とし
ては図４の第四の実施例と同じで、その変形例とみるこ
とができる。ゲート電圧を印加するための構造がＭＯＳ
ゲート構造となっている。すなわち、ｎソース領域５４
に挟まれたｎ- ベース層５３の表面上に、ゲート酸化膜
５６を介して多結晶シリコンからなるゲート電極５７が
設けられ、Ｇ端子と接続されている。ＳｉＣは、熱酸化
により、表面に酸化シリコン膜を形成することができる
ので、ＭＯＳゲート構造を設けることも容易である。
【００３０】第六の実施例を図６に示した。この例で
は、ゲートに電圧を印加するための構造として、ショッ
トキー接合ではなく、ｐｎ接合となっている接合型ＦＥ
Ｔ（ＪＦＥＴ）である。すなわち、ｎソース領域６４に
挟まれたｎ- ベース層６３の表面層にイオン注入および
熱処理によりｐ型領域６５を形成し、そのｐ型領域６２
の表面上にゲート電極６７が設けられている。このＪＦ
ＥＴの電流をオフさせるには、ゲート電極６７にソース
電極６８に対して負の電圧を印加し、ｐ型領域６５とｎ
- ベース層６３との間のｐｎ接合を逆バイアスして空乏
層を広げると、その空乏層がｐ+ 埋め込み領域７０を欠
く部分を塞いで、ソースからの電流の通路を遮断するも
のである。従来のＭＯＳＦＥＴは、反転層のチャネルの
電気抵抗が大きいことが問題であったが、単結晶領域を
電流通路として使用する、接合型ＦＥＴ（ＪＦＥＴ）と
なっているため、低オン抵抗のスイッチング素子とな
る。
【００３１】この構造ではゲート電極６７にソース電極
６８に対して正の電圧を印加すれば、正孔の注入を引き
起こし、さらに低いオン抵抗を実現することが可能であ
る。
【００３２】
【発明の効果】以上説明したように本発明の炭化けい素
縦型トレンチＭＯＳＦＥＴは、第二導電型ベース層に高
濃度の埋め込み領域を設けることによって、実質的な抵
抗を下げ、可制御電流を増大させることができる。ま
た、トレンチの底部より下方に第二導電型の埋め込み領
域を設けることによって、電圧印加時にゲート絶縁膜が
絶縁破壊することのないアバランシェ耐量の大きいＳｉ
ＣトレンチＭＯＳＦＥＴとすることができる。更に両者
を同時に実現することもできる。
【００３３】また、第二導電型埋め込み領域と、表面に
形成したショットキー電極、絶縁膜を介して設けた絶縁
ゲート電極、或いはｐｎ接合から半導体中に空乏層を広
げることによって、スイッチング動作を実現し、低オン
抵抗のＳｉＣ縦型ＦＥＴを実現できる。よって本発明は
炭化けい素縦型ＦＥＴの可能性を広げるものである。
【図面の簡単な説明】
【図１】本発明第一の実施例のＳｉＣ縦型ＭＯＳＦＥＴ
の要部断面図
【図２】本発明第二の実施例のＳｉＣ縦型ＭＯＳＦＥＴ
の要部断面図
【図３】本発明第三の実施例のＳｉＣ縦型ＭＯＳＦＥＴ
の要部断面図
【図４】本発明第四の実施例のＳｉＣ縦型ＭＥＳＦＥＴ
の要部断面図
【図５】本発明第五の実施例のＳｉＣ縦型ＭＯＳＦＥＴ
の要部断面図
【図６】本発明第六の実施例のＳｉＣ縦型ＪＦＥＴの要
部断面図
【図７】（ａ）ないし（ｃ）は図１のｐ+ 埋め込み領域
の製造方法を説明するための製造工程順の要部断面図
【図８】従来のＳｉＣ縦型トレンチＭＯＳＦＥＴの要部
断面図
【図９】従来のＳｉＣ縦型ＭＥＳＦＥＴの要部断面図
【符号の説明】
１ ＳｉＣ基板 ２ マスク ３ イオン ４ 不純物 ５ 拡散層 ６ エピタキシャル層 １１、４１、８１、９１ ｎ+ サブストレート １２、２２、３２、４２、８２ｎドリフト層 １３、２３、３３、８３ ｐベース層 １４、４４、５４、６４、８４、９４ｎソース領域 １５、３５、８５ トレンチ １６、５６、８６ ゲート絶縁膜 １７、５７、６７、８７ ゲート電極 １８、３８、４８、６８、８８、９８ソース電極 １９、３９、４９、８９、９９ドレイン電極 ２０、３０、４０、５０、７０ｐ+ 埋め込み領域 ４３、５３、６３、９３ ｎ- ベース層 ４７、９７ ショツトキー電極 ６５ ｐ型領域 ９０ ｎドレイン層 ９５ ｐエピタキシャル層

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】第一導電型の炭化ケイ素半導体サブストレ
    ート上にエピタキシャル成長法により順に形成されたサ
    ブストレートより不純物濃度の低い炭化ケイ素の第一導
    電型ドリフト層と炭化ケイ素の第二導電型ベース層と、
    その第二導電型ベース層の表面層の一部に形成された第
    一導電型ソース領域と、その第一導電型ソース領域の表
    面から第一導電型ドリフト層に達するトレンチとを有
    し、そのトレンチ内にゲート絶縁膜を介して電圧を印加
    するゲート電極を備えるものにおいて、第二導電型ベー
    ス層より不純物濃度が高く、トレンチ近傍部分を欠く第
    二導電型領域を有することを特徴とする炭化けい素縦型
    ＦＥＴ。
  2. 【請求項２】第二導電型ベース層内に、前記第二導電型
    領域を有することを特徴とする請求項１に記載の炭化け
    い素縦型ＦＥＴ。
  3. 【請求項３】第一導電型ドリフト層と第二導電型ベース
    層との境界に前記第二導電型領域を有することを特徴と
    する請求項１に記載の炭化けい素縦型ＦＥＴ。
  4. 【請求項４】トレンチの底部より下方に前記第二導電型
    領域を有することを特徴とする請求項１ないし３のいず
    れかに記載の炭化けい素縦型ＦＥＴ。
  5. 【請求項５】第一導電型の炭化ケイ素半導体サブストレ
    ート上にエピタキシャル成長法により順に形成されたサ
    ブストレートより不純物濃度の低い炭化ケイ素の第一導
    電型ベース層と、その第一導電型ベース層内に選択的に
    形成された第二導電型埋め込み領域と、第二導電型埋め
    込み領域を欠く領域の上部を挟んで、第一導電型ベース
    層の表面層に選択的に形成された第一導電型ソース領域
    と、第一導電型ソース領域と第一導電型ベース層の表面
    に共通に接触して設けられたソース電極と、サブストレ
    ートの裏面に設けられたドレイン電極と、第二導電型埋
    め込み領域を欠く領域の上方の第一導電型ベース層の上
    に設けられた制御電極とを有することを特徴とする炭化
    けい素縦型ＦＥＴ。
  6. 【請求項６】第一導電型ベース層の上の制御電極が第一
    導電型ベース層とショットキー接合を形成することを特
    徴とする請求項５に記載の炭化けい素縦型ＦＥＴ。
  7. 【請求項７】第一導電型ベース層の上の制御電極が第一
    導電型ベース層上に絶縁膜を介して形成された金属膜か
    らなることを特徴とする請求項５に記載の炭化けい素縦
    型ＦＥＴ。
  8. 【請求項８】第一導電型ベース層の上の制御電極が第一
    導電型ベース層の表面層に形成された第二導電型領域と
    オーミックな接合を形成する金属膜からなることを特徴
    とする請求項５に記載の炭化けい素縦型ＦＥＴ。
  9. 【請求項９】制御電極がＴｉ、Ａｕ、Ｐｔ、Ａｌ−Ｔｉ
    合金のいずれかからなることを特徴とする請求項６に記
    載の炭化けい素縦型ＦＥＴ。
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