JPS5965486A - 接合型電界効果トランジスタ - Google Patents
接合型電界効果トランジスタInfo
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は接合型電界効果トランジスタに関する。
従来例の構成とその問題点
接合型電界効果トランジスタ （以下、Ｊ−ＦＥＴと称
す）は高入力インピーダンスの回路素子、低雑音増幅素
子あるいは高周波増幅素子として広く使用、されている
。ところで、従来の、ｒ −ＦＥＴは１．平面的に活性
領域の面積が大きいわりに、相互コンダクタンス２ｍが
低く、大きい相互コンダクタンス′？ｍ′に得ようとす
るとゲート幅の拡大が必要であって、かなり大きな面積
が必要である。また・歩留まりの低下、コスト高を招く
。
す）は高入力インピーダンスの回路素子、低雑音増幅素
子あるいは高周波増幅素子として広く使用、されている
。ところで、従来の、ｒ −ＦＥＴは１．平面的に活性
領域の面積が大きいわりに、相互コンダクタンス２ｍが
低く、大きい相互コンダクタンス′？ｍ′に得ようとす
るとゲート幅の拡大が必要であって、かなり大きな面積
が必要である。また・歩留まりの低下、コスト高を招く
。
特に高周波用Ｊ−ＦＥＴの場合には、遮断周波数ｆＴ
’（ｉ−上げるために一般に容量を小嘔くしているが−
こｔＬが％また、相互コンダクタンス２ｍを小さくシ、
ゲインを小さくする結果となっている。
’（ｉ−上げるために一般に容量を小嘔くしているが−
こｔＬが％また、相互コンダクタンス２ｍを小さくシ、
ゲインを小さくする結果となっている。
さらｙｃ大電流高耐圧の大電力化をしようとしても限界
があり、大きな電力を得ることができないなどの欠点を
もっている。
があり、大きな電力を得ることができないなどの欠点を
もっている。
従来のＪ −Ｆ Ｂ Ｔ Ｏ）構造は、例えば第１図に
示ｊように・Ｐ型シリコン基板（１）の上に、）１型エ
ピタキシャル層（２） ”ｋ形成し、このＮ型エピタキ
シャル層（２）のウェーへの中にＰ 型分離拡散領域（
３）とＰ＋型上部ゲート拡散領域（４）及びＮ十型ソー
ス領域＋５１、Ｎ 型ドレイン領域（６１？形成し、
場らｖｃ ｐ＋梨型上ゲート拡散領域（４）とＰ型シリ
コン基板（１）と會構造的に、すなわち、基板内部の拡
散領域同士の重ね合わせにより接続し、外部電極として
、ソース、ドレインの各電極配線７９ ｍ （９１Ｂ工
びゲート電極（８“）を配した構造である。α０は表面
保護層としての二配化シリコン層である。この構造のＪ
、 −ＦＥＴけ前述のように平面的に面積が大きいわり
に相互コンダクタンｇｍが低く、六回カを得ることが困
難である。
示ｊように・Ｐ型シリコン基板（１）の上に、）１型エ
ピタキシャル層（２） ”ｋ形成し、このＮ型エピタキ
シャル層（２）のウェーへの中にＰ 型分離拡散領域（
３）とＰ＋型上部ゲート拡散領域（４）及びＮ十型ソー
ス領域＋５１、Ｎ 型ドレイン領域（６１？形成し、
場らｖｃ ｐ＋梨型上ゲート拡散領域（４）とＰ型シリ
コン基板（１）と會構造的に、すなわち、基板内部の拡
散領域同士の重ね合わせにより接続し、外部電極として
、ソース、ドレインの各電極配線７９ ｍ （９１Ｂ工
びゲート電極（８“）を配した構造である。α０は表面
保護層としての二配化シリコン層である。この構造のＪ
、 −ＦＥＴけ前述のように平面的に面積が大きいわり
に相互コンダクタンｇｍが低く、六回カを得ることが困
難である。
また、高周波用のＪ−ＦＦｉＴの構造は、第２図に示す
ように第１図の断面と基本的に同じであるが・電極のと
り方としての結線が異なる。上部ゲート拡散領域（４）
ｌ−ｊ、Ｐ型シリコン基板（１）およびＰ型分離拡散領
域（３）から浮がしたままにしてゲートとして用い、Ｐ
型シリコン基板（１）け、Ｎ十型ソース領域（５）とソ
ース電極配線層（７）で導電接続してソース電極（７′
）と４丁、る０（８）はゲート電極配線層である。この
構造では、前に゛も述べたように容量を小さくして遮断
周波数ｆＴを上げ會ことができるが、逆に相互コンダク
タンスｇｍが小さくなってゲインが小さくなる欠、侭ヲ
もっている。
ように第１図の断面と基本的に同じであるが・電極のと
り方としての結線が異なる。上部ゲート拡散領域（４）
ｌ−ｊ、Ｐ型シリコン基板（１）およびＰ型分離拡散領
域（３）から浮がしたままにしてゲートとして用い、Ｐ
型シリコン基板（１）け、Ｎ十型ソース領域（５）とソ
ース電極配線層（７）で導電接続してソース電極（７′
）と４丁、る０（８）はゲート電極配線層である。この
構造では、前に゛も述べたように容量を小さくして遮断
周波数ｆＴを上げ會ことができるが、逆に相互コンダク
タンスｇｍが小さくなってゲインが小さくなる欠、侭ヲ
もっている。
最近、注目ｇｎでいる静電誘導型トランジスタ〔以下、
８工Ｔと称す〕の構造は、たとえば％第８図で示すよう
にＮ型半導体基板（川の一方の主面にＮ 型低抵抗領域
０２を拡散により設けてドレイン領域といＮ型半導体基
□板（１１）の他方の主面に形成場れたＮ生型ソース拡
散領域（１（金囲むようにＰ型埋込み拡散領域＋１４１
を形成□し、Ｐ型領域で囲まｎたＮ型頭域内ｖＣＰ＋型
分離拡散領域＋１５１”ｉ設け、ソース・ゲートの各＠
極配線層＋７）”（８１′ｓ？↓びドレイン電極（９′
）を配した構造である。このＢＩＴは、キャリアがＮ型
半導体基板（１１１面に対し°Ｃ垂直方向に流れ、ゲー
トによる電流制御性が十分でならため・トレイン電流は
飽和せず・ｉ”レイン電流は三極管特性のような特性を
有し・使用上の制限がある。
８工Ｔと称す〕の構造は、たとえば％第８図で示すよう
にＮ型半導体基板（川の一方の主面にＮ 型低抵抗領域
０２を拡散により設けてドレイン領域といＮ型半導体基
□板（１１）の他方の主面に形成場れたＮ生型ソース拡
散領域（１（金囲むようにＰ型埋込み拡散領域＋１４１
を形成□し、Ｐ型領域で囲まｎたＮ型頭域内ｖＣＰ＋型
分離拡散領域＋１５１”ｉ設け、ソース・ゲートの各＠
極配線層＋７）”（８１′ｓ？↓びドレイン電極（９′
）を配した構造である。このＢＩＴは、キャリアがＮ型
半導体基板（１１１面に対し°Ｃ垂直方向に流れ、ゲー
トによる電流制御性が十分でならため・トレイン電流は
飽和せず・ｉ”レイン電流は三極管特性のような特性を
有し・使用上の制限がある。
発明の目的
本発明は上記の欠点を除き１低容爪・高ｆ（ｍ・低雑音
化ができ、高周波用或いは大電流・高耐圧の電力の大き
いＪ−、ＦＥＴを提供することを目的とし、詳しくは従
来のＪ−Ｆ’ｌＴと同じく五極管特性或いはそｆ′Ｌに
近い特性金有し、その上に低容量・高ｇｌ旧低雑音化し
、高周波用にも使用でき、さらにバイポーラトランジス
タのようｒｃ大電流高耐王の大電力化ができるＪ−ＦＥ
Ｔｉめざ丁ものである。
化ができ、高周波用或いは大電流・高耐圧の電力の大き
いＪ−、ＦＥＴを提供することを目的とし、詳しくは従
来のＪ−Ｆ’ｌＴと同じく五極管特性或いはそｆ′Ｌに
近い特性金有し、その上に低容量・高ｇｌ旧低雑音化し
、高周波用にも使用でき、さらにバイポーラトランジス
タのようｒｃ大電流高耐王の大電力化ができるＪ−ＦＥ
Ｔｉめざ丁ものである。
発明の構成
本発明の接合型電界効果トランジスタは・Ｎ型またＰ型
の半導体層の一方の主面にこの半導体層と同じ導電型の
低比抵抗領域を設けてドレイン ゛領域とし、前記半導
体層の他方の主面近傍に前記半導体層の一部領域を包囲
するように反対導電型の分離領域および開口部を有する
埋込み領域を設け、前記分離領域と埋込み領域で包囲さ
ｒした前記半導体層の領域内にこれと同じ導電型のソー
ス領域および反対導電型の上部ゲート領域を設け、前記
分離領域と前記ソース領域とを電極配線層で接続したこ
とを特徴とする。
の半導体層の一方の主面にこの半導体層と同じ導電型の
低比抵抗領域を設けてドレイン ゛領域とし、前記半導
体層の他方の主面近傍に前記半導体層の一部領域を包囲
するように反対導電型の分離領域および開口部を有する
埋込み領域を設け、前記分離領域と埋込み領域で包囲さ
ｒした前記半導体層の領域内にこれと同じ導電型のソー
ス領域および反対導電型の上部ゲート領域を設け、前記
分離領域と前記ソース領域とを電極配線層で接続したこ
とを特徴とする。
実施例の説明
以下、本発明の実施例を第４図〜第８図に基づいて説明
する。
する。
第４図と第５図は本発明による。ｒ−Ｌｐ、ｍＴの構造
の一例を示す。ここでは 型抵抗領域としてのＮ５シ
リコン基板（１２’）の一方の主面にＮ型エピターキシ
ャル層（ｌｌａ） ｋ形成し、次にこのＮＷエピタキシ
ャル層（１１ａ）の一部に開口部０７）１に有するＰ型
埋法み拡散領域０４）全形成し、その上に更にＮ型エピ
タキシャル層（ｌｌｂ）を形成し、このＮ型エピタキシ
ャル層（１１ｂ）が形成さ１またウェーハの中に、ｈｊ
Ｉ記Ｐ型埋込み拡散領域（Ｉ４）に達しかつＮ型エピタ
キシャル層（１ｌ ｂ）の一部領域全包囲するよう形成
ｇｎたＰ 型分離拡散領域（圃と、このｐ ４−型分離
拡散領域（則の中央に形成場ｎたＰ１型北部ゲー１−拡
散領域θ６と、Ｐ＋型分離拡散領域０句とＰ＋型型上ア
ゲ−１拡散領域（１への間でＰ＋型上部ゲート拡散領域
０１を取り巻゛くように形成さｎたＮ＋＋ソース拡散領
域（１３全設け、更にこの上に二配化シリコン層００で
必要な部分を覆った後、Ｐ＋型分離拡散領域０句とＮ
型ソース拡散領域＋ｌｌとをソース電極配線層（７）で
接続し、Ｐ＋型上部ゲート拡散領域（ＩＩＩＩＣゲート
電極配線層（８）を設け、Ｎ＋＋シリコン基板＜１２
ａ）の他方の主面をドレイン［１？ｔ９’）としたもの
である。
の一例を示す。ここでは 型抵抗領域としてのＮ５シ
リコン基板（１２’）の一方の主面にＮ型エピターキシ
ャル層（ｌｌａ） ｋ形成し、次にこのＮＷエピタキシ
ャル層（１１ａ）の一部に開口部０７）１に有するＰ型
埋法み拡散領域０４）全形成し、その上に更にＮ型エピ
タキシャル層（ｌｌｂ）を形成し、このＮ型エピタキシ
ャル層（１１ｂ）が形成さ１またウェーハの中に、ｈｊ
Ｉ記Ｐ型埋込み拡散領域（Ｉ４）に達しかつＮ型エピタ
キシャル層（１ｌ ｂ）の一部領域全包囲するよう形成
ｇｎたＰ 型分離拡散領域（圃と、このｐ ４−型分離
拡散領域（則の中央に形成場ｎたＰ１型北部ゲー１−拡
散領域θ６と、Ｐ＋型分離拡散領域０句とＰ＋型型上ア
ゲ−１拡散領域（１への間でＰ＋型上部ゲート拡散領域
０１を取り巻゛くように形成さｎたＮ＋＋ソース拡散領
域（１３全設け、更にこの上に二配化シリコン層００で
必要な部分を覆った後、Ｐ＋型分離拡散領域０句とＮ
型ソース拡散領域＋ｌｌとをソース電極配線層（７）で
接続し、Ｐ＋型上部ゲート拡散領域（ＩＩＩＩＣゲート
電極配線層（８）を設け、Ｎ＋＋シリコン基板＜１２
ａ）の他方の主面をドレイン［１？ｔ９’）としたもの
である。
このようｖＣ構成したため・キャリヤはＮ＋型ソース拡
散領域＋＋：’＋１から、基板面に平行で、横方向にＰ
＋型上部ゲート拡散領域（ｌｌ’ｔ）の下電流れ、この
キャリアはＰ＋型上部ゲート拡散領域０□□□とＰ型埋
法み拡散領域α４）の間のチャンネルの領域で合流して
開口部Ｑ′７）から基板面と垂直方向にＮ型エピタキシ
ャル層（１１ａ）に向って流ｎる。このようにして従来
のＪ−ＦＥＴの欠、咀會改善し）工って１低容量・高ｇ
ｍ、低雑音化し、高周波用に使用できると共に・Ｎ型エ
ピタキシャル層（１１ａ） （１ｌ ｂ）の比抵抗を上
げることにより高電流、高耐圧の大電力Ｊ−ＦＥＴを実
現できる。また、上記構成ｆｃよると・ソースカラドレ
インのチャンネル長さ全従来（７）Ｊ−ＦＥＴエリ長く
することができるｔめ・高印加電圧をソース・ドレイン
間に印加してもチャンネル内の￥ＩＸ界が弱くなり、ゲ
ートリーフ電流が小さくなり耐圧に近い、電圧の使用が
可能になる。
散領域＋＋：’＋１から、基板面に平行で、横方向にＰ
＋型上部ゲート拡散領域（ｌｌ’ｔ）の下電流れ、この
キャリアはＰ＋型上部ゲート拡散領域０□□□とＰ型埋
法み拡散領域α４）の間のチャンネルの領域で合流して
開口部Ｑ′７）から基板面と垂直方向にＮ型エピタキシ
ャル層（１１ａ）に向って流ｎる。このようにして従来
のＪ−ＦＥＴの欠、咀會改善し）工って１低容量・高ｇ
ｍ、低雑音化し、高周波用に使用できると共に・Ｎ型エ
ピタキシャル層（１１ａ） （１ｌ ｂ）の比抵抗を上
げることにより高電流、高耐圧の大電力Ｊ−ＦＥＴを実
現できる。また、上記構成ｆｃよると・ソースカラドレ
インのチャンネル長さ全従来（７）Ｊ−ＦＥＴエリ長く
することができるｔめ・高印加電圧をソース・ドレイン
間に印加してもチャンネル内の￥ＩＸ界が弱くなり、ゲ
ートリーフ電流が小さくなり耐圧に近い、電圧の使用が
可能になる。
上記実施例に３いては・ソース・ゲートのユニットは１
つであったが、実用構造では第６図のように多数のユニ
ットが設けらｎる。更に、ソースと接続されたＰ型埋法
＋拡散領域（１蜀の開口部θη側の端部は、第７図、第
８図あるいは第４図の位置（ａ） 、（ｂ） 、（ｃ）
、（ｄ） 、（ｅ）に示すように１Ｐ 型上部ゲート
拡散領域−の真下あるいは真下の近傍でもよ以上説明の
ようなＪ −Ｆ Ｆ！ 、ｌ’ｒ□―、゛通常の製造工
程だけで製作可能であり、第７．図□、第８図或いは第
４図の位置（ｂ）、（ｃ）、（ｄ）、（ｅ）にＰ８ｉｌ
埋込み拡散領域Ｉの開口部０７）側の端部が存在する場
合、ゲート長け、たとえば１〜２μのような細い寸法で
はなく、３〜５μ或いはそれ以上の寸法であっても、基
板上での実質ゲート長はサブミクロンの範囲にでも可能
であり、製作が容易である。
つであったが、実用構造では第６図のように多数のユニ
ットが設けらｎる。更に、ソースと接続されたＰ型埋法
＋拡散領域（１蜀の開口部θη側の端部は、第７図、第
８図あるいは第４図の位置（ａ） 、（ｂ） 、（ｃ）
、（ｄ） 、（ｅ）に示すように１Ｐ 型上部ゲート
拡散領域−の真下あるいは真下の近傍でもよ以上説明の
ようなＪ −Ｆ Ｆ！ 、ｌ’ｒ□―、゛通常の製造工
程だけで製作可能であり、第７．図□、第８図或いは第
４図の位置（ｂ）、（ｃ）、（ｄ）、（ｅ）にＰ８ｉｌ
埋込み拡散領域Ｉの開口部０７）側の端部が存在する場
合、ゲート長け、たとえば１〜２μのような細い寸法で
はなく、３〜５μ或いはそれ以上の寸法であっても、基
板上での実質ゲート長はサブミクロンの範囲にでも可能
であり、製作が容易である。
上記実施例では、導電型低抵抗領域としてのＮ＋＋シリ
コン基板（１２ａ）の一方の主面ｒ（導電型半導体贋と
してのＮ型エピタキシャル層（１１ａ） （ｌｌｂ）を
形成したが、こｎは導電型中＊＊ｍ’を半導体基板とし
て導電型低抵抗領域を半導体基板の主面に形成さｎたエ
ピタキシャル層とすることもでき暮。
コン基板（１２ａ）の一方の主面ｒ（導電型半導体贋と
してのＮ型エピタキシャル層（１１ａ） （ｌｌｂ）を
形成したが、こｎは導電型中＊＊ｍ’を半導体基板とし
て導電型低抵抗領域を半導体基板の主面に形成さｎたエ
ピタキシャル層とすることもでき暮。
上記各実施例ではＮチャンネルＪ−ＦＩＴの場合を例に
挙げて説明したが・本発明はＰチャンネルＪ−ＦＫＴに
も同様に適用可能である。
挙げて説明したが・本発明はＰチャンネルＪ−ＦＫＴに
も同様に適用可能である。
発明の詳細
な説明の工うに本発明ｆｃよると次のような効果が得ら
ｎる。
ｎる。
本、発明の接合型電界効果Ｆランジスタでは・キャリア
が、まず半導体Ｈに平行に・続いて垂直方向に流ｎる構
造であるため、面積当ｔりのチャンネル断面が拡大する
。すなわち・半導体層の一生面１Ｃソース・ゲート領域
を従来と同様（Ｃ設けるが、従来同一主面においてソー
スとゲートの間に設けたドレイン領域を半導体層の反対
主面ｒｃ影形成て、キャリヤの流ｎとしては、ソースか
ら半導体層に平行に横方向に上部ゲートの下を流ｎる工
うにし〜その後半導体層を垂直に下方向に流れる。
が、まず半導体Ｈに平行に・続いて垂直方向に流ｎる構
造であるため、面積当ｔりのチャンネル断面が拡大する
。すなわち・半導体層の一生面１Ｃソース・ゲート領域
を従来と同様（Ｃ設けるが、従来同一主面においてソー
スとゲートの間に設けたドレイン領域を半導体層の反対
主面ｒｃ影形成て、キャリヤの流ｎとしては、ソースか
ら半導体層に平行に横方向に上部ゲートの下を流ｎる工
うにし〜その後半導体層を垂直に下方向に流れる。
本発明の接合型電界効果トランジスタ見、五極管特性或
いはそれに近い特性を有していながら低容量、かつ・高
ｇｍが得ら′ｎ１低雑音化でき、大電流耐圧化ができ、
使用回路時のゲート・リーク電流は小さくなり・耐圧に
近い使用型′圧が可能で、特に、高性能な高周波高出力
接合型電界効果トランシフタの実現に有用であり、その
実用的効果は大きいものである。
いはそれに近い特性を有していながら低容量、かつ・高
ｇｍが得ら′ｎ１低雑音化でき、大電流耐圧化ができ、
使用回路時のゲート・リーク電流は小さくなり・耐圧に
近い使用型′圧が可能で、特に、高性能な高周波高出力
接合型電界効果トランシフタの実現に有用であり、その
実用的効果は大きいものである。
第１し１け従来の一般的な接合型電界効果トランジスタ
の構造断面図、第２図は従来の高周波用の接合型電界効
果トランジスタの！ｌｊ造断面断面図８図は従来の縦型
静電誘導型トランジスタの構造断面図、第４図〜第８図
は本発明の一実施例を示し、第４図、第５図は本発明の
接合型電界効果トランジスタの構造を説明するための断
面図及び平面図、第６図は本発明の接合型電界効果トラ
ンジスタの一実施例の構造断面図、第７図１第８図Ｖま
本発明の接合型市°、界効果トランジスタの別の実施例
の構造断面図である。 （７）・・・ソース電極配線層、（８）・・・ゲート′
Ｍ極配線層、（９Ｉ）・・・ドレイン電極、α（ト・・
二配化シリコン層、（川・・・Ｅ型半導体基板、（ｌｌ
ａ）、 （ｌｌｂ）・・・Ｎ型エピタキシャル層、Ｑ２
１・・・Ｎ＋型低抵抗領域、（１２ａ）・・・Ｎ＋シリ
コン基板、（１；（・・・Ｎ＋型ソース拡散領域、０４
）・・・Ｐ型埋込み拡散領域、α順・・Ｐ生型分離拡散
領域、０→・・・Ｐ＋型上部ゲート拡散領域、０η・・
・開口部代理人 森本義弘 第１図 第２図 第３図 第４図 第５図
の構造断面図、第２図は従来の高周波用の接合型電界効
果トランジスタの！ｌｊ造断面断面図８図は従来の縦型
静電誘導型トランジスタの構造断面図、第４図〜第８図
は本発明の一実施例を示し、第４図、第５図は本発明の
接合型電界効果トランジスタの構造を説明するための断
面図及び平面図、第６図は本発明の接合型電界効果トラ
ンジスタの一実施例の構造断面図、第７図１第８図Ｖま
本発明の接合型市°、界効果トランジスタの別の実施例
の構造断面図である。 （７）・・・ソース電極配線層、（８）・・・ゲート′
Ｍ極配線層、（９Ｉ）・・・ドレイン電極、α（ト・・
二配化シリコン層、（川・・・Ｅ型半導体基板、（ｌｌ
ａ）、 （ｌｌｂ）・・・Ｎ型エピタキシャル層、Ｑ２
１・・・Ｎ＋型低抵抗領域、（１２ａ）・・・Ｎ＋シリ
コン基板、（１；（・・・Ｎ＋型ソース拡散領域、０４
）・・・Ｐ型埋込み拡散領域、α順・・Ｐ生型分離拡散
領域、０→・・・Ｐ＋型上部ゲート拡散領域、０η・・
・開口部代理人 森本義弘 第１図 第２図 第３図 第４図 第５図
Claims (1)
- 【特許請求の範囲】 １、 Ｎ型またＶｉＰ型の半導体層の一方の主面にこ
の半導体層と同じ導電型の低比抵抗領、域を設けてドレ
イン領域とし、前記半導体層の他方の主−ｊ近傍に前記
半導体層の一部領域を包囲するように反対導電型の分離
鎮咳お工ひ開ロ部ケ有する埋込み領域を設け、前記分離
領域と埋込み領域で包囲さｎた前記半導体層の領域内に
こｆＬと同じ導電型のソース領域お、よび反対導電型の
上部ゲート空域を設け、前記分離領域と前記ソース領域
とを電極配電層で接続した接合型電界効果トランジスタ
。 λ 開口部を有する埋込み領域は、半導体層の主面ＶＣ
平行な領域を有し、前艷開口部が上部Ｐ−）領域の直下
もしくは直下近傍に位置するよう構成したこと？特徴と
する特許請求の範囲第１項記載の接合型電界効果トラン
ジスタ。 。 ａ 半導体層ケ半導体基板とし、低抵抗領域をエピタキ
シャル層としたことを特徴とする特許請求の範囲第１項
記載の接合型電界効果トランジスタ。 屯 低抵抗領域を半導体基板とし、半導体層をエピタキ
シャル層としたことを特徴とする特許請求の範囲第１項
記載の接合型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17672982A JPS5965486A (ja) | 1982-10-06 | 1982-10-06 | 接合型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17672982A JPS5965486A (ja) | 1982-10-06 | 1982-10-06 | 接合型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5965486A true JPS5965486A (ja) | 1984-04-13 |
Family
ID=16018758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17672982A Pending JPS5965486A (ja) | 1982-10-06 | 1982-10-06 | 接合型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5965486A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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- 1982-10-06 JP JP17672982A patent/JPS5965486A/ja active Pending
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