JP3130645B2 - 高耐圧ｍｏｓトランジスタ - Google Patents
高耐圧ｍｏｓトランジスタInfo
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- JP3130645B2 JP3130645B2 JP04130979A JP13097992A JP3130645B2 JP 3130645 B2 JP3130645 B2 JP 3130645B2 JP 04130979 A JP04130979 A JP 04130979A JP 13097992 A JP13097992 A JP 13097992A JP 3130645 B2 JP3130645 B2 JP 3130645B2
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- Japan
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- oxide film
- gate
- field oxide
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】この発明は半導体装置に係り、特
にデュアル・ゲート構造を有した高耐圧ＭＯＳトランジ
スタに関する。
にデュアル・ゲート構造を有した高耐圧ＭＯＳトランジ
スタに関する。
【０００２】
【従来の技術】従来のデュアル・ゲート型高耐圧ＭＯＳ
トランジスタの平面図を図４に示す。図４におけるＡ−
Ａ線に沿った断面図を図５の（ａ）に、Ｂ−Ｂ線に沿っ
た断面図を図５の（ｂ）に示す。
トランジスタの平面図を図４に示す。図４におけるＡ−
Ａ線に沿った断面図を図５の（ａ）に、Ｂ−Ｂ線に沿っ
た断面図を図５の（ｂ）に示す。
【０００３】図において、40はＰ型の半導体基板または
Ｐウェル、41は半導体基板に高濃度にＮ型不純物を導入
して形成されたドレイン領域、42は高濃度ドレイン領域
41の周囲に低濃度にＮ型不純物を導入して形成されたド
レイン領域である。43は半導体基板40にＮ型不純物を高
濃度に導入して形成されたソース領域であり、図示して
いないがドレイン領域と同様に高濃度ソース領域43の周
囲に低濃度にＮ型不純物を導入して形成されたソース領
域が形成される場合もある。44と45は共に半導体基板40
上のゲート酸化膜46上に形成された第１及び第２ゲート
電極である。47はソース領域43に近い第１ゲート電極44
と低濃度ドレイン領域42に近い第２ゲート電極45との間
の半導体基板40にＮ型不純物を低濃度に導入して形成さ
れた低濃度不純物領域である。48はドレイン領域42から
ソース領域43までのトランジスタ領域を半導体基板40上
の他の領域と分離するために形成されたフィールド酸化
膜である。49はフィールド酸化膜48の直下全面に基板40
よりも数〜数百倍程度高い濃度でＰ型不純物が導入され
た反転防止領域である。50は上記トランジスタ領域の全
周をフィールド酸化膜48の外側から取り囲むように、基
板40にＰ型不純物を高濃度に添加して形成したガードリ
ングであり、基板バイアス用として使用される。51は基
板40上の全面に形成された層間絶縁膜であり、第１及び
第２ゲート電極44，45と高濃度ドレイン領域41とソース
領域43上にはそれぞれコンタクトホール52，53，54，55
が形成されている。56はコンタクトホール52を介してゲ
ート電極44と接続された第１ゲート電極用引き出し配線
であり、57はコンタクトホール53を介してゲート電極45
と接続された第２ゲート電極用引き出し配線である。58
はコンタクトホール54を介して高濃度ドレイン領域41と
接続されたドレイン用引き出し配線であり、59はコンタ
クトホール55を介してソース領域43と接続されたソース
用引き出し配線である。
Ｐウェル、41は半導体基板に高濃度にＮ型不純物を導入
して形成されたドレイン領域、42は高濃度ドレイン領域
41の周囲に低濃度にＮ型不純物を導入して形成されたド
レイン領域である。43は半導体基板40にＮ型不純物を高
濃度に導入して形成されたソース領域であり、図示して
いないがドレイン領域と同様に高濃度ソース領域43の周
囲に低濃度にＮ型不純物を導入して形成されたソース領
域が形成される場合もある。44と45は共に半導体基板40
上のゲート酸化膜46上に形成された第１及び第２ゲート
電極である。47はソース領域43に近い第１ゲート電極44
と低濃度ドレイン領域42に近い第２ゲート電極45との間
の半導体基板40にＮ型不純物を低濃度に導入して形成さ
れた低濃度不純物領域である。48はドレイン領域42から
ソース領域43までのトランジスタ領域を半導体基板40上
の他の領域と分離するために形成されたフィールド酸化
膜である。49はフィールド酸化膜48の直下全面に基板40
よりも数〜数百倍程度高い濃度でＰ型不純物が導入され
た反転防止領域である。50は上記トランジスタ領域の全
周をフィールド酸化膜48の外側から取り囲むように、基
板40にＰ型不純物を高濃度に添加して形成したガードリ
ングであり、基板バイアス用として使用される。51は基
板40上の全面に形成された層間絶縁膜であり、第１及び
第２ゲート電極44，45と高濃度ドレイン領域41とソース
領域43上にはそれぞれコンタクトホール52，53，54，55
が形成されている。56はコンタクトホール52を介してゲ
ート電極44と接続された第１ゲート電極用引き出し配線
であり、57はコンタクトホール53を介してゲート電極45
と接続された第２ゲート電極用引き出し配線である。58
はコンタクトホール54を介して高濃度ドレイン領域41と
接続されたドレイン用引き出し配線であり、59はコンタ
クトホール55を介してソース領域43と接続されたソース
用引き出し配線である。
【０００４】上記構成でなるデュアル・ゲート型高耐圧
ＭＯＳトランジスタの等価回路は図６のようになる。図
において、60はソース、61は第１ゲート、62は第２ゲー
ト、63はドレインである。一般的に、このトランジスタ
はソース60および基板の電位を０Ｖに設定し、ドレイン
63に１５Ｖ以上の電圧を加わえる。この場合、第１ゲー
ト61と第２ゲート62に高電圧、例えばドレイン電圧と同
じ電圧を加えることにより、ソース60とドレイン63間が
導通状態になる。そして、第１ゲート61または第２ゲー
ト62に加える電圧を０Ｖにすると、ソース60とドレイン
63間が非導通状態になる。
ＭＯＳトランジスタの等価回路は図６のようになる。図
において、60はソース、61は第１ゲート、62は第２ゲー
ト、63はドレインである。一般的に、このトランジスタ
はソース60および基板の電位を０Ｖに設定し、ドレイン
63に１５Ｖ以上の電圧を加わえる。この場合、第１ゲー
ト61と第２ゲート62に高電圧、例えばドレイン電圧と同
じ電圧を加えることにより、ソース60とドレイン63間が
導通状態になる。そして、第１ゲート61または第２ゲー
ト62に加える電圧を０Ｖにすると、ソース60とドレイン
63間が非導通状態になる。
【０００５】
【発明が解決しようとする課題】ところで、ガードリン
グ50と反転防止領域49は一部が接触した状態で形成され
ており、さらに共に同一導電型の不純物が高濃度に導入
されているので、ガードリング50と反転防止領域49は一
体化した導体と見なせる。このため、ガードリング50に
基板バイアス電位として０Ｖが与えられると、反転防止
領域49の表面電位はほぼ０Ｖになる。ここで、高濃度ド
レイン領域41に約４０Ｖの高電圧を供給し、高濃度ソー
ス領域43に０Ｖの電圧を供給した場合に、第２ゲート電
極45に約４０Ｖの高電圧を加え、第１ゲート電極44には
０Ｖの電圧を加えた時のトランジスタ領域の電界の様子
を等電位線を使って図７の平面図に示す。図７では上記
図４および図５と同一部分には同じ符号を付してある。
グ50と反転防止領域49は一部が接触した状態で形成され
ており、さらに共に同一導電型の不純物が高濃度に導入
されているので、ガードリング50と反転防止領域49は一
体化した導体と見なせる。このため、ガードリング50に
基板バイアス電位として０Ｖが与えられると、反転防止
領域49の表面電位はほぼ０Ｖになる。ここで、高濃度ド
レイン領域41に約４０Ｖの高電圧を供給し、高濃度ソー
ス領域43に０Ｖの電圧を供給した場合に、第２ゲート電
極45に約４０Ｖの高電圧を加え、第１ゲート電極44には
０Ｖの電圧を加えた時のトランジスタ領域の電界の様子
を等電位線を使って図７の平面図に示す。図７では上記
図４および図５と同一部分には同じ符号を付してある。
【０００６】図７に示すように、第２ゲート電極45とフ
ィールド酸化膜領域48との交差部分付近で等電位線70，
70，…の密度が高くなる。これは第１ゲート電極44に与
えられる電位が０Ｖであるためにドレイン領域41の高電
圧による電界がソース領域43まで延びられないこと、さ
らに第２ゲート電極45には高電圧が加わっており、フィ
ールド酸化膜48の下にはほぼ０Ｖになっている反転防止
領域49があるためである。特に、上記交差部分付近でも
高濃度ドレイン領域41に近いところでは、ドレイン領域
41に加えられている高電圧による電界の影響を受けるの
で等電位線70，70，…の密度が高くなる。図７中のＣ−
Ｃ線に沿った上記交差部分の断面の電界の様子を図８の
断面図に示す。上記交差部分の断面においては高電圧に
なっている第２ゲート電極45とほぼ０Ｖになっている反
転防止領域49がゲート酸化膜46で隔てられているだけな
ので等電位線70，70，…が集中する。このように、等電
位線70，70，…が集中する場所、つまり電界集中が発生
する場所ではトランジスタの耐圧劣化が起こるという問
題がある。
ィールド酸化膜領域48との交差部分付近で等電位線70，
70，…の密度が高くなる。これは第１ゲート電極44に与
えられる電位が０Ｖであるためにドレイン領域41の高電
圧による電界がソース領域43まで延びられないこと、さ
らに第２ゲート電極45には高電圧が加わっており、フィ
ールド酸化膜48の下にはほぼ０Ｖになっている反転防止
領域49があるためである。特に、上記交差部分付近でも
高濃度ドレイン領域41に近いところでは、ドレイン領域
41に加えられている高電圧による電界の影響を受けるの
で等電位線70，70，…の密度が高くなる。図７中のＣ−
Ｃ線に沿った上記交差部分の断面の電界の様子を図８の
断面図に示す。上記交差部分の断面においては高電圧に
なっている第２ゲート電極45とほぼ０Ｖになっている反
転防止領域49がゲート酸化膜46で隔てられているだけな
ので等電位線70，70，…が集中する。このように、等電
位線70，70，…が集中する場所、つまり電界集中が発生
する場所ではトランジスタの耐圧劣化が起こるという問
題がある。
【０００７】この発明は上記のような事情を考慮してな
されたものであり、その目的はドレインよりのゲート電
極と反転防止領域が交差する付近のトランジスタ領域に
発生する電界集中を緩和できる構造を持ち、耐圧が向上
するデュアルゲート型高耐圧ＭＯＳトランジスタを提供
することである。
されたものであり、その目的はドレインよりのゲート電
極と反転防止領域が交差する付近のトランジスタ領域に
発生する電界集中を緩和できる構造を持ち、耐圧が向上
するデュアルゲート型高耐圧ＭＯＳトランジスタを提供
することである。
【０００８】
【課題を解決するための手段】この発明の高耐圧ＭＯＳ
トランジスタは第１導電型の第１半導体領域と、上記第
１半導体領域上に形成された素子分離用のフィールド酸
化膜と、上記フィールド酸化膜によって分離された上記
第１半導体領域の素子領域に形成され、第２導電型の不
純物を低濃度に含む低濃度不純物ドレイン領域及び高濃
度に含む高濃度不純物ドレイン領域とからなるドレイン
領域と、上記素子領域に上記ドレイン領域とは離間して
形成された第２導電型の不純物を含むソース領域と、上
記ドレイン領域とソース領域との間の第１半導体領域上
にゲート酸化膜を介してそれぞれ設けられ、一部がそれ
ぞれフィールド酸化膜上まで延在するように形成された
第１及び第２ゲート電極と、上記第１と第２ゲート電極
間の素子領域に形成された第２導電型の不純物を含む第
２半導体領域と、上記第１及び第２ゲート電極のうち上
記ドレイン領域に近い側のゲート電極とフィールド酸化
膜との交差部分におけるドレイン領域側の一部領域を除
いてフィールド酸化膜の下部に形成された反転防止領域
とを具備したことを特徴とする。
トランジスタは第１導電型の第１半導体領域と、上記第
１半導体領域上に形成された素子分離用のフィールド酸
化膜と、上記フィールド酸化膜によって分離された上記
第１半導体領域の素子領域に形成され、第２導電型の不
純物を低濃度に含む低濃度不純物ドレイン領域及び高濃
度に含む高濃度不純物ドレイン領域とからなるドレイン
領域と、上記素子領域に上記ドレイン領域とは離間して
形成された第２導電型の不純物を含むソース領域と、上
記ドレイン領域とソース領域との間の第１半導体領域上
にゲート酸化膜を介してそれぞれ設けられ、一部がそれ
ぞれフィールド酸化膜上まで延在するように形成された
第１及び第２ゲート電極と、上記第１と第２ゲート電極
間の素子領域に形成された第２導電型の不純物を含む第
２半導体領域と、上記第１及び第２ゲート電極のうち上
記ドレイン領域に近い側のゲート電極とフィールド酸化
膜との交差部分におけるドレイン領域側の一部領域を除
いてフィールド酸化膜の下部に形成された反転防止領域
とを具備したことを特徴とする。
【０００９】
【作用】上記ゲート電極とフィールド酸化膜が交差する
付近のフィールド酸化膜下には反転防止領域を形成しな
い。このため、上記ゲート電極と反転防止領域との間隔
が広がる。したがって、上記ゲート電極に加えられるゲ
ート電圧と反転防止領域に加わっている電圧とにより、
ゲート電極と反転防止領域間に生じる電界の強さが緩和
される。
付近のフィールド酸化膜下には反転防止領域を形成しな
い。このため、上記ゲート電極と反転防止領域との間隔
が広がる。したがって、上記ゲート電極に加えられるゲ
ート電圧と反転防止領域に加わっている電圧とにより、
ゲート電極と反転防止領域間に生じる電界の強さが緩和
される。
【００１０】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１はこの発明に係る高耐圧ＭＯＳトラン
ジスタの一実施例の断面図であり、前記図４のＢ−Ｂ線
に沿った断面図である図５の（ｂ）に対応するものであ
る。図１において前記図５の（ｂ）に対応する箇所には
同一の符号を付してある。この実施例のトランジスタの
構造が図４および図５を使って説明した従来例と異なる
点は、フィールド酸化膜48下に形成される反転防止領域
49の形状であり、その他の構造は従来例と同じである。
り説明する。図１はこの発明に係る高耐圧ＭＯＳトラン
ジスタの一実施例の断面図であり、前記図４のＢ−Ｂ線
に沿った断面図である図５の（ｂ）に対応するものであ
る。図１において前記図５の（ｂ）に対応する箇所には
同一の符号を付してある。この実施例のトランジスタの
構造が図４および図５を使って説明した従来例と異なる
点は、フィールド酸化膜48下に形成される反転防止領域
49の形状であり、その他の構造は従来例と同じである。
【００１１】図において、Ｐ型の半導体基板またはＰウ
ェル40の素子分離領域にはフィールド酸化膜48が形成さ
れており、特定部分を除いてフィールド酸化膜48の下に
は基板よりも数〜数百倍程度高い濃度でＰ型不純物が添
加された反転防止領域10が形成されている。また、この
反転防止領域10に接触するように、Ｐ型不純物を基板40
に高濃度に導入した基板バイアス用のガードリング50が
形成されている。基板40の素子領域上にはゲート酸化膜
46が形成されている。
ェル40の素子分離領域にはフィールド酸化膜48が形成さ
れており、特定部分を除いてフィールド酸化膜48の下に
は基板よりも数〜数百倍程度高い濃度でＰ型不純物が添
加された反転防止領域10が形成されている。また、この
反転防止領域10に接触するように、Ｐ型不純物を基板40
に高濃度に導入した基板バイアス用のガードリング50が
形成されている。基板40の素子領域上にはゲート酸化膜
46が形成されている。
【００１２】上記ゲート酸化膜46上には第２ゲート電極
45が形成されており、この電極45の両端部はフィールド
酸化膜48上まで延在している。また、上記基板40上には
層間絶縁膜51が形成されており、この層間絶縁膜51の上
記第２ゲート電極45と対応する位置の一部にはコンタク
トホールが開口されている。そして、このコンタクトホ
ールを介して上記第２ゲート電極45と接続するように第
２ゲート電極用引き出し配線57が形成されている。
45が形成されており、この電極45の両端部はフィールド
酸化膜48上まで延在している。また、上記基板40上には
層間絶縁膜51が形成されており、この層間絶縁膜51の上
記第２ゲート電極45と対応する位置の一部にはコンタク
トホールが開口されている。そして、このコンタクトホ
ールを介して上記第２ゲート電極45と接続するように第
２ゲート電極用引き出し配線57が形成されている。
【００１３】一方、この実施例のトランジスタにおいて
も、ゲート酸化膜46の下部には反転防止領域10が形成さ
れているものであるが、そのパターン形状が従来とは異
なっている。以下、この反転防止領域10のパターン形状
について、前記図７に対応する図２の平面図を用いて説
明する。
も、ゲート酸化膜46の下部には反転防止領域10が形成さ
れているものであるが、そのパターン形状が従来とは異
なっている。以下、この反転防止領域10のパターン形状
について、前記図７に対応する図２の平面図を用いて説
明する。
【００１４】まず、第２ゲート電極45とフィールド酸化
膜48との交差部分に対応するフィールド酸化膜48下の領
域を交差領域とする。この交差領域を第２ゲート電極45
の高濃度ドレイン領域41に近い側の長辺端20よりもドレ
イン領域41側にずらし、さらに電極45の短辺端21よりも
内側にずらしたときにフィールド酸化膜48下にある領域
を領域22とする。反転防止領域10はこの非形成領域22を
除いたフィールド酸化膜48の下部に形成される。
膜48との交差部分に対応するフィールド酸化膜48下の領
域を交差領域とする。この交差領域を第２ゲート電極45
の高濃度ドレイン領域41に近い側の長辺端20よりもドレ
イン領域41側にずらし、さらに電極45の短辺端21よりも
内側にずらしたときにフィールド酸化膜48下にある領域
を領域22とする。反転防止領域10はこの非形成領域22を
除いたフィールド酸化膜48の下部に形成される。
【００１５】上記ガードリング50は基板バイアス用であ
り、０Ｖの電圧が与えられている。したがって、ガード
リング50と接触して形成されており、さらにガードリン
グと同一導電型の不純物が高濃度に添加されている反転
防止領域10の表面電位はほぼ０Ｖになっている。
り、０Ｖの電圧が与えられている。したがって、ガード
リング50と接触して形成されており、さらにガードリン
グと同一導電型の不純物が高濃度に添加されている反転
防止領域10の表面電位はほぼ０Ｖになっている。
【００１６】この実施例トランジスタにおいて、従来例
のトランジスタと同様に高濃度ドレイン領域41に約４０
Ｖの高電圧を供給した場合に、第２ゲート電極45に約４
０Ｖの高電圧を加え、第１ゲート電極44に電圧０Ｖを加
えた時のトランジスタ領域の電界の様子を図２中に等電
位線23，23，…で示す。この時の図２中のＤ−Ｄ線に沿
った断面に生じる電界の様子を図３の断面図中に等電位
線23，23，…で示す。
のトランジスタと同様に高濃度ドレイン領域41に約４０
Ｖの高電圧を供給した場合に、第２ゲート電極45に約４
０Ｖの高電圧を加え、第１ゲート電極44に電圧０Ｖを加
えた時のトランジスタ領域の電界の様子を図２中に等電
位線23，23，…で示す。この時の図２中のＤ−Ｄ線に沿
った断面に生じる電界の様子を図３の断面図中に等電位
線23，23，…で示す。
【００１７】この場合、従来はトランジスタ領域の両端
の第２ゲート電極45下の高濃度ドレイン領域よりで電界
集中が発生したいた。これに対し、上記実施例では従来
例トランジスタでは電界集中が発していた領域に相当す
る領域22に表面電位がほぼ０Ｖになる反転防止領域10が
形成されていないため、等電位線23，23，…は領域22ま
で入り込むことができ、電界集中が緩和されている。こ
の電界集中の緩和により、実施例トランジスタの耐圧は
従来よりも１０Ｖ程度向上する。
の第２ゲート電極45下の高濃度ドレイン領域よりで電界
集中が発生したいた。これに対し、上記実施例では従来
例トランジスタでは電界集中が発していた領域に相当す
る領域22に表面電位がほぼ０Ｖになる反転防止領域10が
形成されていないため、等電位線23，23，…は領域22ま
で入り込むことができ、電界集中が緩和されている。こ
の電界集中の緩和により、実施例トランジスタの耐圧は
従来よりも１０Ｖ程度向上する。
【００１８】上記領域22に反転防止領域10を形成してい
ないため、第２ゲート電極45に加える電圧を０Ｖにした
場合でも、第２ゲート電極45とフィールド酸化膜48の交
差部下に寄生チャネルが生じる恐れがある。しかし、領
域22は上記交差部を高濃度ドレイン領域41側にずらした
領域なので、上記交差部の第１ゲート電極44よりには反
転防止領域10が形成されている。したがって、上記寄生
チャネルによりソース・ドレイン間のリーク電流が生じ
ることはない。
ないため、第２ゲート電極45に加える電圧を０Ｖにした
場合でも、第２ゲート電極45とフィールド酸化膜48の交
差部下に寄生チャネルが生じる恐れがある。しかし、領
域22は上記交差部を高濃度ドレイン領域41側にずらした
領域なので、上記交差部の第１ゲート電極44よりには反
転防止領域10が形成されている。したがって、上記寄生
チャネルによりソース・ドレイン間のリーク電流が生じ
ることはない。
【００１９】
【発明の効果】以上説明したように、この発明によれば
ドレインよりのゲート電極と反転防止領域が交差する付
近のトランジスタ領域に発生する電界集中を緩和できる
構造を持ち、耐圧が向上するデュアルゲート型高耐圧Ｍ
ＯＳトランジスタを提供することができる。
ドレインよりのゲート電極と反転防止領域が交差する付
近のトランジスタ領域に発生する電界集中を緩和できる
構造を持ち、耐圧が向上するデュアルゲート型高耐圧Ｍ
ＯＳトランジスタを提供することができる。
【図１】この発明の一実施例に係るデュアルゲート型高
耐圧ＭＯＳトランジスタの断面図。
耐圧ＭＯＳトランジスタの断面図。
【図２】この発明の一実施例に係るデュアルゲート型高
耐圧ＭＯＳトランジスタの一部を概略的に示す平面図。
耐圧ＭＯＳトランジスタの一部を概略的に示す平面図。
【図３】この発明の一実施例に係るデュアルゲート型高
耐圧ＭＯＳトランジスタの一部を概略的に示す断面図。
耐圧ＭＯＳトランジスタの一部を概略的に示す断面図。
【図４】デュアルゲート型高耐圧ＭＯＳトランジスタを
概略的に示す平面図。
概略的に示す平面図。
【図５】従来のデュアルゲート型高耐圧ＭＯＳトランジ
スタの断面図。
スタの断面図。
【図６】デュアルゲート型高耐圧ＭＯＳトランジスタの
等価回路図。
等価回路図。
【図７】従来のデュアルゲート型高耐圧ＭＯＳトランジ
スタの一部を概略的に示す平面図。
スタの一部を概略的に示す平面図。
【図８】従来のデュアルゲート型高耐圧ＭＯＳトランジ
スタの一部を概略的に示す断面図。
スタの一部を概略的に示す断面図。
10…反転防止領域、22…反転防止領域を形成しない領
域、23…等電位線、40…半導体基板、41…高濃度不純物
ドレイン領域、43…高濃度不純物ソース領域、44…第１
ゲート電極、45…第２ゲート電極、46…ゲート酸化膜、
48…フィールド酸化膜、50…ガードリング、51…層間絶
縁膜、52，53，54，55…コンタクトホール、56…第１ゲ
ート電極用引き出し配線、57…第２ゲート電極用引き出
し配線、58…ドレイン用引き出し配線、59…ソース用引
き出し配線。
域、23…等電位線、40…半導体基板、41…高濃度不純物
ドレイン領域、43…高濃度不純物ソース領域、44…第１
ゲート電極、45…第２ゲート電極、46…ゲート酸化膜、
48…フィールド酸化膜、50…ガードリング、51…層間絶
縁膜、52，53，54，55…コンタクトホール、56…第１ゲ
ート電極用引き出し配線、57…第２ゲート電極用引き出
し配線、58…ドレイン用引き出し配線、59…ソース用引
き出し配線。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭50−37383（ＪＰ，Ａ) 特開 平２−15672（ＪＰ，Ａ) 特開 昭61−19174（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336
Claims (2)
- 【請求項１】 第１導電型の第１半導体領域と、 上記第１半導体領域上に形成された素子分離用のフィー
ルド酸化膜と、 上記フィールド酸化膜によって分離された上記第１半導
体領域の素子領域に形成され、第２導電型の不純物を低
濃度に含む低濃度不純物ドレイン領域及び高濃度に含む
高濃度不純物ドレイン領域とからなるドレイン領域と、 上記素子領域に上記ドレイン領域とは離間して形成され
た第２導電型の不純物を含むソース領域と、 上記ドレイン領域とソース領域との間の第１半導体領域
上にゲート酸化膜を介してそれぞれ設けられ、一部がそ
れぞれフィールド酸化膜上まで延在するように形成され
た第１及び第２ゲート電極と、 上記第１と第２ゲート電極間の素子領域に形成された第
２導電型の不純物を含む第２半導体領域と、 上記第１及び第２ゲート電極のうち上記ドレイン領域に
近い側のゲート電極とフィールド酸化膜との交差部分に
おけるドレイン領域側の一部領域を除いてフィールド酸
化膜の下部に形成された反転防止領域とを具備したこと
を特徴とする高耐圧ＭＯＳトランジスタ。 - 【請求項２】 前記ソース領域が、第２導電型の不純物
を低濃度に含む低濃度不純物ソース領域及び高濃度に含
む高濃度不純物ソース領域とから構成されていることを
特徴とする請求項１に記載の高耐圧ＭＯＳトランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04130979A JP3130645B2 (ja) | 1992-05-22 | 1992-05-22 | 高耐圧ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04130979A JP3130645B2 (ja) | 1992-05-22 | 1992-05-22 | 高耐圧ｍｏｓトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05326949A JPH05326949A (ja) | 1993-12-10 |
| JP3130645B2 true JP3130645B2 (ja) | 2001-01-31 |
Family
ID=15047080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04130979A Expired - Fee Related JP3130645B2 (ja) | 1992-05-22 | 1992-05-22 | 高耐圧ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3130645B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4346322B2 (ja) | 2003-02-07 | 2009-10-21 | 株式会社ルネサステクノロジ | 半導体装置 |
-
1992
- 1992-05-22 JP JP04130979A patent/JP3130645B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05326949A (ja) | 1993-12-10 |
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