JP3074064B2 - 横型ｍｏｓ電界効果トランジスタ - Google Patents
横型ｍｏｓ電界効果トランジスタInfo
- Publication number
- JP3074064B2 JP3074064B2 JP04128620A JP12862092A JP3074064B2 JP 3074064 B2 JP3074064 B2 JP 3074064B2 JP 04128620 A JP04128620 A JP 04128620A JP 12862092 A JP12862092 A JP 12862092A JP 3074064 B2 JP3074064 B2 JP 3074064B2
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- JP
- Japan
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- region
- conductivity type
- silicon substrate
- drain
- source
- Prior art date
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- Expired - Lifetime
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、高耐圧横型ＭＯＳ
（酸化金属半導体）構造をした電界効果トランジスタに
関するものである。
（酸化金属半導体）構造をした電界効果トランジスタに
関するものである。
【０００２】
【従来の技術】以下、従来の高耐圧横型ＭＯＳ電界効果
トランジスタ（以下ＬＭＯＳという）について説明す
る。図３（ａ）は従来のＬＭＯＳのマスクを示す平面
図、同図（ｂ）は同図（ａ）におけるＣ−Ｃ’間で切断
したセルの断面構造を示す図である。図３において、１
はシリコン基板、２は高濃度のドレイン領域、３は延長
ドレイン領域、４はシリコン基板１と同一の導電型領域
（以下ＰＴ領域という）、５はチャネル部、６はゲート
酸化膜、７はポリシリコン、８はソース領域、９はチャ
ネルストッパ、１０はシリコン基板１と同一導電型の高
濃度領域、１１はソース電極、１２はドレイン電極、１
３は層間絶縁膜、１５はソースパット、１６はドレイン
パットを示している。
トランジスタ（以下ＬＭＯＳという）について説明す
る。図３（ａ）は従来のＬＭＯＳのマスクを示す平面
図、同図（ｂ）は同図（ａ）におけるＣ−Ｃ’間で切断
したセルの断面構造を示す図である。図３において、１
はシリコン基板、２は高濃度のドレイン領域、３は延長
ドレイン領域、４はシリコン基板１と同一の導電型領域
（以下ＰＴ領域という）、５はチャネル部、６はゲート
酸化膜、７はポリシリコン、８はソース領域、９はチャ
ネルストッパ、１０はシリコン基板１と同一導電型の高
濃度領域、１１はソース電極、１２はドレイン電極、１
３は層間絶縁膜、１５はソースパット、１６はドレイン
パットを示している。
【０００３】図３に示すように、シリコン基板１とは逆
導電型の高濃度のドレイン領域２が延長ドレイン領域３
内に形成され、さらに延長ドレイン領域３に包含された
シリコン基板１と同一の導電型領域４（以下ＰＴ領域と
いう）に回りを取り囲まれるように形成されている。チ
ャネル部５上にはゲ−ト酸化膜６およびゲ−ト電極とな
るポリシリコン７が形成されている。
導電型の高濃度のドレイン領域２が延長ドレイン領域３
内に形成され、さらに延長ドレイン領域３に包含された
シリコン基板１と同一の導電型領域４（以下ＰＴ領域と
いう）に回りを取り囲まれるように形成されている。チ
ャネル部５上にはゲ−ト酸化膜６およびゲ−ト電極とな
るポリシリコン７が形成されている。
【０００４】チャネル部５の横には、延長ドレイン領域
３に相対して逆導電型のソ−ス領域８が形成されてお
り、また、ソ−ス領域８を取り囲むようにして高濃度の
シリコン基板１と同一導電型のチャネルストッパ９が形
成されている。さらに、チャネルの基板バイアス効果を
抑制し、また、誘導性負荷でのブレークダウン時におけ
るソース領域８、シリコン基板１、延長ドレイン領域３
で形成される寄生のバイポーラトランジスタの動作によ
るＬＭＯＳの破壊を抑制するために、ソ−ス領域８に隣
接して同一導電型の高濃度領域１０が形成され、ソ−ス
領域８と同様にソ−ス電極１１と直接電気的に接続され
ている。
３に相対して逆導電型のソ−ス領域８が形成されてお
り、また、ソ−ス領域８を取り囲むようにして高濃度の
シリコン基板１と同一導電型のチャネルストッパ９が形
成されている。さらに、チャネルの基板バイアス効果を
抑制し、また、誘導性負荷でのブレークダウン時におけ
るソース領域８、シリコン基板１、延長ドレイン領域３
で形成される寄生のバイポーラトランジスタの動作によ
るＬＭＯＳの破壊を抑制するために、ソ−ス領域８に隣
接して同一導電型の高濃度領域１０が形成され、ソ−ス
領域８と同様にソ−ス電極１１と直接電気的に接続され
ている。
【０００５】また、ＰＴ領域４は、図４に示すように、
延長ドレイン領域３との部分的な表面にＰＴ領域４とシ
リコン基板１を結ぶ同一導電型層１４（以下ＦＩ領域と
いう）が設けられている。
延長ドレイン領域３との部分的な表面にＰＴ領域４とシ
リコン基板１を結ぶ同一導電型層１４（以下ＦＩ領域と
いう）が設けられている。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
ＬＭＯＳでは、ＦＩ領域１４はソ−スパット１５近傍に
形成されており、ＰＴ領域４はソースパット１５からド
レインパット１６にかけて長い形状に形成されている。
また、図３（ａ）に示すように、ソ−ス領域８と高濃度
領域１０はその幅の比が一定になるように形成されてい
た。このため、ブレークダウンが生じた場合には、ＰＴ
領域４と延長ドレイン領域３が逆バイアスとなり、空乏
層はＰＴ領域４と延長ドレイン領域３に広がる際、ＰＴ
領域４の長さが長いため空乏層形成による電荷の移動に
時間差が生じ、ドレインパット１６近傍がブレークダウ
ンするのが一番遅くなる。
ＬＭＯＳでは、ＦＩ領域１４はソ−スパット１５近傍に
形成されており、ＰＴ領域４はソースパット１５からド
レインパット１６にかけて長い形状に形成されている。
また、図３（ａ）に示すように、ソ−ス領域８と高濃度
領域１０はその幅の比が一定になるように形成されてい
た。このため、ブレークダウンが生じた場合には、ＰＴ
領域４と延長ドレイン領域３が逆バイアスとなり、空乏
層はＰＴ領域４と延長ドレイン領域３に広がる際、ＰＴ
領域４の長さが長いため空乏層形成による電荷の移動に
時間差が生じ、ドレインパット１６近傍がブレークダウ
ンするのが一番遅くなる。
【０００７】このため、電力負荷がモータやソレノイド
等の誘導性負荷の場合には、ブレークダウン時のブレー
クダウン電流が、電荷の抜けの一番遅いドレインパット
１６近傍に集中してＬＭＯＳを破壊していた。このよう
に、従来のＬＭＯＳでは逆方向安全動作領域（以下Ｒ−
ＡＳＯという）が狭いという問題点があった。したがっ
て、この発明の目的は、逆方向安全動作領域の向上を図
ることができる高耐圧の横型ＭＯＳ電界効果トランジス
タを提供することである。
等の誘導性負荷の場合には、ブレークダウン時のブレー
クダウン電流が、電荷の抜けの一番遅いドレインパット
１６近傍に集中してＬＭＯＳを破壊していた。このよう
に、従来のＬＭＯＳでは逆方向安全動作領域（以下Ｒ−
ＡＳＯという）が狭いという問題点があった。したがっ
て、この発明の目的は、逆方向安全動作領域の向上を図
ることができる高耐圧の横型ＭＯＳ電界効果トランジス
タを提供することである。
【０００８】
【課題を解決するための手段】この発明の横型ＭＯＳ電
界効果トランジスタは、高濃度ドレイン領域に接続され
るドレイン電極のドレインパット近傍における他導電型
ソース領域の幅を、これに隣接して形成されるシリコン
基板と同一導電型の高濃度領域の幅よりも小さく形成し
ている。
界効果トランジスタは、高濃度ドレイン領域に接続され
るドレイン電極のドレインパット近傍における他導電型
ソース領域の幅を、これに隣接して形成されるシリコン
基板と同一導電型の高濃度領域の幅よりも小さく形成し
ている。
【０００９】
【作用】この発明の構成によれば、ドレインパット近傍
のソ−ス領域の幅が、これに隣接して形成されるシリコ
ン基板と同一導電型の高濃度領域の幅よりも小さく形成
されているので、ブレークダウン電流が生じてドレイン
パット近傍に集中しても、高濃度領域がブレークダウン
電流のバイパスとして機能し、ブレークダウン電流はシ
リコン基板と同一導電型の高濃度領域を流れ、ソース領
域、シリコン基板、延長ドレイン領域で形成される寄生
のバイポーラトランジスタの動作が抑制される。
のソ−ス領域の幅が、これに隣接して形成されるシリコ
ン基板と同一導電型の高濃度領域の幅よりも小さく形成
されているので、ブレークダウン電流が生じてドレイン
パット近傍に集中しても、高濃度領域がブレークダウン
電流のバイパスとして機能し、ブレークダウン電流はシ
リコン基板と同一導電型の高濃度領域を流れ、ソース領
域、シリコン基板、延長ドレイン領域で形成される寄生
のバイポーラトランジスタの動作が抑制される。
【００１０】
【実施例】以下図面を参照しながら、この発明の実施例
であるＬＭＯＳについて説明する。図１（ａ）はこの発
明の実施例であるＬＭＯＳのマスクを示す平面図であ
り、同図（ｂ）は同図（ａ）におけるＡ−Ａ’間で切断
したセルの断面構造を示す図、図２は同じく図１（ａ）
におけるＢ−Ｂ’間で切断したセルの断面構造を示す図
である。図１および図２において従来例を示す図３と同
一符号を付したものは同じものを示すため、説明を省略
する。
であるＬＭＯＳについて説明する。図１（ａ）はこの発
明の実施例であるＬＭＯＳのマスクを示す平面図であ
り、同図（ｂ）は同図（ａ）におけるＡ−Ａ’間で切断
したセルの断面構造を示す図、図２は同じく図１（ａ）
におけるＢ−Ｂ’間で切断したセルの断面構造を示す図
である。図１および図２において従来例を示す図３と同
一符号を付したものは同じものを示すため、説明を省略
する。
【００１１】この発明の実施例であるＬＭＯＳは、図１
（ａ）に示すように、ＦＩ領域１４から離れたドレイン
パット１６近傍におけるソ−ス領域８と高濃度領域１０
の幅の比が、ソースパット１５近傍における両者の幅の
比と異なっており、ソース領域８の幅ｈが高濃度領域１
０の幅Ｈよりも小さく形成されている。このように、ド
レインパット１６近傍のソ−ス領域の幅ｈが、これに隣
接して形成されるシリコン基板と同一導電型の高濃度領
域１０の幅Ｈよりも小さく形成されているので、ブレー
クダウン電流が生じてドレインパット１６近傍に集中し
ても、高濃度領域１０がブレークダウン電流のバイパス
として機能し、ブレークダウン電流はシリコン基板と同
一導電型の高濃度領域１０を流れ、ソース領域８、シリ
コン基板１、延長ドレイン領域３で形成される寄生のバ
イポーラトランジスタの動作を抑制する。このため、ブ
レークダウン電流によるＬＭＯＳの破壊を防止すること
ができる。
（ａ）に示すように、ＦＩ領域１４から離れたドレイン
パット１６近傍におけるソ−ス領域８と高濃度領域１０
の幅の比が、ソースパット１５近傍における両者の幅の
比と異なっており、ソース領域８の幅ｈが高濃度領域１
０の幅Ｈよりも小さく形成されている。このように、ド
レインパット１６近傍のソ−ス領域の幅ｈが、これに隣
接して形成されるシリコン基板と同一導電型の高濃度領
域１０の幅Ｈよりも小さく形成されているので、ブレー
クダウン電流が生じてドレインパット１６近傍に集中し
ても、高濃度領域１０がブレークダウン電流のバイパス
として機能し、ブレークダウン電流はシリコン基板と同
一導電型の高濃度領域１０を流れ、ソース領域８、シリ
コン基板１、延長ドレイン領域３で形成される寄生のバ
イポーラトランジスタの動作を抑制する。このため、ブ
レークダウン電流によるＬＭＯＳの破壊を防止すること
ができる。
【００１２】図５は、従来例と実施例とのＲ−ＡＳＯレ
ベルの比較を示す図である。この発明の実施例にかかる
ＬＭＯＳを従来例と比較すると、Ｒ−ＡＳＯレベルは約
１．７倍となっており、従来と同じ製造プロセスによっ
てもデバイスのＲ−ＡＳＯレベルの向上を図ることがで
きることを示している。
ベルの比較を示す図である。この発明の実施例にかかる
ＬＭＯＳを従来例と比較すると、Ｒ−ＡＳＯレベルは約
１．７倍となっており、従来と同じ製造プロセスによっ
てもデバイスのＲ−ＡＳＯレベルの向上を図ることがで
きることを示している。
【００１３】
【発明の効果】この発明の横型ＭＯＳ電界効果トランジ
スタによれば、ドレインパット近傍のソ−ス領域の幅
が、これに隣接して形成されるシリコン基板と同一導電
型の高濃度領域の幅よりも小さく形成されているので、
ブレークダウン電流が生じてドレインパット近傍に集中
しても、この高濃度領域がブレークダウン電流のバイパ
スとして機能し、ブレークダウン電流はシリコン基板と
同一導電型の高濃度領域を流れ、ソース領域、シリコン
基板、延長ドレイン領域で形成される寄生のバイポーラ
トランジスタの動作を抑制して逆方向安全動作領域の向
上を図ることができる。
スタによれば、ドレインパット近傍のソ−ス領域の幅
が、これに隣接して形成されるシリコン基板と同一導電
型の高濃度領域の幅よりも小さく形成されているので、
ブレークダウン電流が生じてドレインパット近傍に集中
しても、この高濃度領域がブレークダウン電流のバイパ
スとして機能し、ブレークダウン電流はシリコン基板と
同一導電型の高濃度領域を流れ、ソース領域、シリコン
基板、延長ドレイン領域で形成される寄生のバイポーラ
トランジスタの動作を抑制して逆方向安全動作領域の向
上を図ることができる。
【図１】（ａ）はこの発明の実施例であるＬＭＯＳのマ
スクを示す平面図であり、（ｂ）は（ａ）におけるＡ−
Ａ’間で切断したセルの断面構造を示す図である。
スクを示す平面図であり、（ｂ）は（ａ）におけるＡ−
Ａ’間で切断したセルの断面構造を示す図である。
【図２】図１（ａ）におけるＢ−Ｂ’間で切断したセル
の断面構造を示す図である。
の断面構造を示す図である。
【図３】（ａ）は従来例であるＬＭＯＳのマスクを示す
平面図であり、（ｂ）は（ａ）におけるＣ−Ｃ’間で切
断したセルの断面構造を示す図である。
平面図であり、（ｂ）は（ａ）におけるＣ−Ｃ’間で切
断したセルの断面構造を示す図である。
【図４】ＦＩ領域近傍の構造を示す断面図である。
【図５】従来例と実施例とのＲ−ＡＳＯレベルの比較図
である。
である。
１ シリコン基板 ２ ドレイン領域 ３ 延長ドレイン領域 ４ ＰＴ領域（基板と同一の導電型領域） ５ チャネル部 ６ ゲート酸化膜 ８ ソース領域 10 基板と同一導電型の高濃度領域 11 ソース電極 12 ドレイン電極 13 層間絶縁膜 15 ソースパット 16 ドレインパット ｈ ソ−ス領域の幅 Ｈ 高濃度領域の幅
Claims (1)
- 【請求項１】 一導電型のシリコン基板上に他導電型の
高濃度ドレイン領域を包含するように形成された延長ド
レイン領域内に、前記高濃度ドレイン領域からチャネル
部方向に向かう基板表面に沿ってシリコン基板と同一の
導電型領域が形成され、ソース電極に電気的に接続され
る他導電型のソース領域に隣接してシリコン基板と同一
導電型の高濃度領域が形成された横型ＭＯＳ電界効果ト
ランジスタであって、 前記高濃度ドレイン領域に接続されるドレイン電極のド
レインパット近傍における前記他導電型のソース領域の
幅を、これに隣接して形成されるシリコン基板と同一導
電型の高濃度領域の幅よりも小さく形成したことを特徴
とする横型ＭＯＳ電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04128620A JP3074064B2 (ja) | 1992-05-21 | 1992-05-21 | 横型ｍｏｓ電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04128620A JP3074064B2 (ja) | 1992-05-21 | 1992-05-21 | 横型ｍｏｓ電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05326945A JPH05326945A (ja) | 1993-12-10 |
| JP3074064B2 true JP3074064B2 (ja) | 2000-08-07 |
Family
ID=14989299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04128620A Expired - Lifetime JP3074064B2 (ja) | 1992-05-21 | 1992-05-21 | 横型ｍｏｓ電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3074064B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4630207B2 (ja) * | 2006-03-15 | 2011-02-09 | シャープ株式会社 | 半導体装置 |
| CN101911302B (zh) | 2008-01-10 | 2013-07-03 | 富士通半导体股份有限公司 | 半导体器件及其制造方法 |
-
1992
- 1992-05-21 JP JP04128620A patent/JP3074064B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05326945A (ja) | 1993-12-10 |
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Legal Events
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