CN101911302B - 半导体器件及其制造方法 - Google Patents

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Abstract

提供半导体器件及其制造方法，该半导体器件具有能够抑制正向电阻的增加并且能够实现耐压性提高的MIS型晶体管。该半导体器件具有：第一低浓度漏极区域，其进入MIS型晶体管的栅电极的下方；高浓度漏极区域，其在第一低浓度漏极区域内，从栅电极分离，且杂质浓度比第一低浓度漏极区域的杂质浓度高；逆导电型区域，其在第一低浓度漏极区域内，形成在上述高浓度漏极区域和上述栅电极之间的表面区域，其具有与漏极区域相反的导电型，且与漏极区域形成pn结。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，特别涉及具有提高了耐压性的金属绝缘体半导体(MIS)型晶体管的半导体器件及其制造方法。
背景技术
正在提高金属绝缘体半导体(MIS)型晶体管的耐压性，例如提高金属氧化物半导体(MOS)晶体管的耐压性。
图15是文献J.C.Mitros et al.IEEE transactions on electron devices vol.48pp 1751-1754 August 2001所公开的n型MOS晶体管的剖面图(该文献图1的(a))。
漏极的n型高浓度杂质区域102与栅(gate)电极100相距的距离为偏移长度(offset length)D。低浓度的n阱101包围n型高浓度杂质区域102，并延伸到栅电极100的漏极侧部分下方。在向漏极施加高电压时，在栅电极100和漏极的n型高浓度杂质区域102之间，n阱101损耗(depletion)，由此，栅电极100的漏极端正下方的基板内的电压被抵消。这样，漏极耐压性得以提高。
除此之外，同样地使漏极的高浓度杂质区域经由漏极的低浓度杂质区域而从栅电极分开的结构的MOS晶体管公开在例如日本特开2005-093458号公报、日本特开2006-319331号公报、日本特开2005-136169号公报、日本特开2004-207498号公报中。
在上述那样的结构中，如果想要得到更高的耐压性，则会使漏极的高浓度杂质区域与栅极之间的偏移长度变长。然而，如果偏移长度变长，则另一方面会导致晶体管的正向电阻上升，使得晶体管的驱动能力降低。
发明内容
本发明的一目的在于提供半导体器件，该半导体器件具有能够抑制正向电阻的增加，并且能够实现耐压性提高的MIS型晶体管。
本发明的另一目的在于提供这样的半导体器件的制造方法。
本发明的一技术方案提供一种半导体器件，其具有：半导体衬底，其具有第一导电型的第一区域；栅极绝缘膜，其形成在上述第一区域上；栅电极，其形成在上述栅极绝缘膜上；源极区域，其在上述第一区域内，形成在上述栅电极的一侧，该源极区域为与上述第一导电型相反的第二导电型；第一低浓度漏极区域，其在上述第一区域内，在上述栅电极的另一侧，上述源极区域侧的一端进入该栅电极的下方而形成该第一低浓度漏极区域，该第一低浓度漏极区域为上述第二导电型；高浓度漏极区域，其在上述第一低浓度漏极区域内，与上述栅电极相分离，该高浓度漏极区域为上述第二导电型，且杂质浓度比该第一低浓度漏极区域的杂质浓度高；逆导电型区域，其在上述第一低浓度漏极区域内，形成在上述高浓度漏极区域和上述栅电极之间的表面区域，该逆导电型区域为上述第一导电型，且与该第一低浓度漏极区域内的上述第二导电型的区域形成pn结。
本发明的另一技术方案提供半导体器件的制造方法，其包括：
(a)工序，准备第一导电型的第一区域的半导体衬底；(b)工序，在上述第一区域内，形成与上述第一导电型相反的第二导电型的第一低浓度漏极区域；(c)工序，在上述第一区域及上述第一低浓度漏极区域上，形成栅极绝缘膜；(d)工序，在上述栅极绝缘膜上形成栅电极，使得该栅电极具有与上述第一区域及上述第一低浓度漏极区域这两者都重叠的部分；(e)工序，在上述第一低浓度漏极区域的表层，注入用于决定上述第一导电型的杂质，从而形成该第一导电型的逆导电型区域；(f)工序，在上述第一低浓度漏极区域的上方形成绝缘膜，该绝缘膜覆盖上述栅电极的该第一低浓度漏极区域侧的侧壁，并延伸到上述逆导电型区域一部分上方；(g)工序，将上述绝缘膜作为掩模，在上述逆导电型区域及其下方的上述第一低浓度漏极区域，注入用于决定上述第二导电型的杂质，从而形成该第二导电型且杂质浓度比该第一低浓度漏极区域的杂质浓度高的高浓度漏极区域；(h)工序，相对于上述栅电极，在与上述第一低浓度漏极区域相反侧的上述第一区域内，形成上述第二导电型的源极区域。
在栅电极和第二导电型的高浓度漏极区域之间，形成第一导电型的逆导电型区域。逆导电型区域与周围的第二导电型的区域形成pn结。在高漏极电压时该pn结的耗尽层扩展，由此实现耐压性的提高。
附图说明
图1A及图1B是用于说明第一实施例的MOS晶体管的制造工序的概略剖面图。
图2A～图2C是用于接着图1A及图1B来说明第一实施例的MOS晶体管的制造工序的概略剖面图。
图3A～图3C是用于接着图2A～图2C来说明第一实施例的MOS晶体管的制造工序的概略剖面图。
图4是第一实施例的MOS晶体管的概略剖面图。
图5是示出了MOS晶体管的电流电压(IV)特性的曲线。
图6是示出研究了第一实施例的MOS晶体管的耐压性能和正向电阻的关系的模拟结果的曲线图。
图7A是示出了栅极电压VGS接近0V且漏极电压VDS非常高的状态的第一实施例的MOS晶体管的概略剖面图，图7B是示出了栅极电压VGS为某种程度的高电压且漏极电压VDS低的状态的第一实施例的MOS晶体管的概略剖面图。
图8是第一实施例的变形例的MOS晶体管的概略剖面图。
图9是第二实施例的MOS晶体管的概略剖面图。
图10A是示出了栅极电压VGS接近0V且漏极电压VDS非常高的状态的第二实施例的MOS晶体管的概略剖面图，图10B是栅极电压VGS为某种程度的高电压且漏极电压VDS低的状态的第二实施例的MOS晶体管的概略剖面图。
图11是用于说明第二实施例的MOS晶体管的制造工序的概略剖面图。
图12是第二实施例的变形例的MOS晶体管的概略剖面图。
图13A是概略性地示出了应用例的便携电子设备的示意图，图13B是示出了应用例的功率放大器晶体管的电路图，图13C是概略性地示出了由应用例的功率放大器晶体管所放大的放大增益的曲线。
图14是示出了应用例的功率放大器晶体管的动态负载线的曲线。
图15是文献J.C.Mitros et al.IEEE transactions on electron devices vol.48pp 1751-1754August 2001记载的n型MOS晶体管的剖面图。
具体实施方式
首先，针对本发明的第一实施例的金属氧化物半导体(MOS)晶体管的制造方法进行说明。图1A～图3C是用于说明第一实施例的MOS晶体管的制造工序的概略剖面图。
首先，如图1A所示，在n型硅基板1上形成元件分离区域2，其中，上述元件分离区域2用于划定要形成半导体元件的活性区域。能够通过例如浅沟道隔离(STI：Shallow Trench Isolation)来形成元件分离区域2。
形成元件分离区域2之后，例如将硼(B)作为p型杂质，以加速能量200keV、剂量1×1013cm-2(以下标记为1E13)注入到n型硅基板1中从而形成p型阱3。接着，为了调整阈值，例如将B以加速能量20keV、剂量1E12注入到p型阱3中。
接着，如图1B所示，用抗蚀膜(resist mask)RM1覆盖不需要离子注入的部分，并例如将磷(P)作为n型杂质，以加速能量200keV、剂量1E13注入到p型阱3的一部分，从而形成低浓度漏极(LDD)区域4。在形成LDD区域4之后，除去抗蚀膜RM1。
接着，如图2A所示，对p型阱3及LDD区域4的表面进行热氧化，从而形成例如厚度为5nm～10nm的栅极绝缘膜5。栅极绝缘膜的材料及厚度要满足如下要求进行选择，即，MOS晶体管在直流电压下动作时，要满足栅极漏极间(及源极栅极间)的耐压的要求。假定由硅氧化膜形成的厚度5nm～10nm左右的栅极绝缘膜5在直流下使用，耐压为3.3V。
在栅极绝缘膜5上，用化学气象沉积(CVD：Chemical Vapor Deposition)沉积例如多晶硅(polysilicon)，其厚度为100nm。用抗蚀膜RM2覆盖要保留多晶硅层的区域，并通过干法刻蚀(dry etching)除去不需要的多晶硅层，从而形成栅电极6。栅电极6配置成与p型阱3及LDD区域4这两者都有重叠的部分。形成栅电极6之后，除去抗蚀膜RM2。
接着，如图2B所示，用抗蚀膜RM3覆盖LDD区域4，进而将栅电极6作为掩模，例如将P以加速能量30keV、剂量1E13注入到p型阱3中，从而形成低浓度源极区域7。形成低浓度源极区域7，然后除去抗蚀膜RM3。
接着，如图2C所示，用抗蚀膜RM4覆盖低浓度源极区域7，进而将栅电极6作为掩模，例如将B以加速能量3keV、剂量1E13注入到LDD区域4中，从而使LDD区域4的表层的导电型从n型反转为p型，由此形成逆导电型区域8。以逆导电型区域8的栅电极6侧的一端进入到栅电极6下方的方式进行斜方向的离子注入。形成逆导电型区域8之后，除去抗蚀膜RM4。
接着，如图3A所示，覆盖栅电极6而在栅极绝缘膜5上沉积绝缘膜，例如，利用CVD沉积厚度为50nm的氧化硅膜。
在该绝缘膜上，以覆盖栅电极6的漏极侧端部及逆导电型区域8的栅电极侧区域的方式形成抗蚀膜RM5。通过反应性离子蚀刻(RIE：Reactive IonEtching)来除去未被抗蚀膜RM5覆盖的平坦部上表面部分的氧化硅膜。
在栅电极6的源极侧侧壁上保留侧壁隔离层(side wall spacer)9，并结束蚀刻。如果除去抗蚀膜RM5，则留下硅化物阻挡绝缘膜(silicide blockinsulated film)10，其中，上述硅化物阻挡绝缘膜10覆盖栅电极6的漏极侧的一端近旁(至少覆盖栅电极6的漏极侧的侧面)，并且延伸到逆导电型区域8的一部分上方。另外，通过该蚀刻，在栅极绝缘膜5上也形成与侧壁隔离层9及硅化物阻挡绝缘膜10相匹配的形状的图案。
接着，如图3B所示，将侧壁隔离层9及硅化物阻挡绝缘膜10作为掩模，例如将砷(As)作为n型杂质以加速能量30keV、剂量1E15进行注入，从而形成高浓度源极区域11及高浓度漏极(HDD)区域12。另外，未被硅化物阻挡绝缘膜10覆盖而露出的栅电极6的上表面部分也被注入n型杂质。
向逆导电型区域8及其下方的LDD区域4中注入n型杂质，从而形成HDD区域12。在该离子注入过的逆导电型区域8的部分，导电型从p型反转从而再次成为n型。
接着，如图3C所示，通过溅射(sputtering)来沉积钴(Co)，并进行热处理，由此分别在高浓度源极区域11、栅电极6的露出的上表面部分及HDD区域12的表层，形成源极侧硅化物区域13、栅电极上硅化物区域14及漏极侧硅化物区域15。如以上那样，制作出第一实施例的MOS晶体管。
进而，参照图4对第一实施例的MOS晶体管的漏极侧的结构进行说明。
将从栅电极6的源极侧端部向漏极侧的方向定义为X方向。源极侧称作左侧，漏极侧称作右侧。X方向也称作水平方向。将LDD区域4的左端作为X1，将逆导电型区域8的左端作为X2，将逆导电型区域8的右端作为X3，将漏极侧硅化物区域15的左端作为X4，将栅电极6的右端作为XGD。首先，针对各区域的水平方向的位置关系进行说明。
在LDD区域4的左端X1处，由p型阱3和LDD区域4形成pn结(PNjunction)。在LDD区域4的内部形成有逆导电型区域8及HDD区域12。逆导电型区域8的左端X2与LDD区域4的左端X1相离而配置在HDD区域12侧(X1＜X2)。在逆导电型区域8的左端X2处，由LDD区域4和逆导电型区域8形成np结。在逆导电型区域8的右端X3处，由逆导电型区域8和HDD区域12形成pn结。
栅电极6与p型阱3及LDD区域4这两者重叠，即，LDD区域4进入栅电极6的下方，并且与栅电极6的右端XGD相比，LDD区域4的左端X1在源极侧(X1＜XGD)。另外，逆导电型区域8也进入栅电极6的下方，并且与栅电极6的右端XGD相比，逆导电型区域8的左端X2在源极侧(X2＜XGD)。
逆导电型区域8介于栅电极6和HDD区域12之间，并且栅电极6的右端XGD和HDD区域12的左端(逆导电型区域8的右端)X3相互分离(XGD＜X3)。
HDD区域12的位于硅化物阻挡绝缘膜10下方的一部分，介于逆导电型区域8和漏极侧硅化物区域15之间，并且逆导电型区域8的右端X3和漏极侧硅化物区域15的左端X4相互分离(X3＜X4)。
将从基板1的表面朝向下方的法线方向定义为Y方向。也将Y方向称作垂直方向。将逆导电型区域8的下端作为Y1，将HDD区域12的下端作为Y2，将LDD区域4的下端作为Y3。接着，针对各区域的垂直方向的位置关系进行说明。
在LDD区域4的下端Y3处，由p型阱3和LDD区域4形成pn结。在LDD区域4的内部，形成有逆导电型区域8及HDD区域12，并且逆导电型区域8的下端Y1及HDD区域12的下端Y2与LDD区域4的下端Y3相离而配制在上侧(Y1、Y2＜Y3)。另外，逆导电型区域8形成在LDD区域4的表面，并且逆导电型区域8的下端Y1处于比HDD区域12的下端Y2浅的位置(Y1＜Y2)。在逆导电型区域8的下端Y1处，由LDD区域4和逆导电型区域8形成np结。
接着，针对LDD区域4、逆导电型区域8及HDD区域12的导电型决定杂质的浓度NL、NP、NH的关系进行说明。这些区域的杂质浓度具有以下关系：NL＜NP＜NH。
接着，参照图5及图6来说明第一实施例的MOS晶体管的耐压性能。
图5是示出了MOS晶体管的电流电压(IV)特性的曲线。横轴为漏极电压(VDS)，纵轴为沟道(channel)电流。示出了使栅极电压(VGS)从0V附近变化到3.3V的多条IV曲线。栅极电压越增加，则在规定漏极电压下的电流值越增加，IV曲线越上升。
在曲线中示出了几个动作点Ion。动作点Ion4是指，在栅极电压接近0V(例如0.3V)且漏极电压取非常大的值10V的情况下的动作点，即，在栅极和漏极间的电位差取非常大的值10V左右时的动作点。动作点Ion4处的动作成为表示耐压的指标。
另一方面，动作点Ion1是栅极电压为3.3V且漏极电压为0.1V即很小时的动作点。动作点Ion1的动作成为表示正向电阻(Ron)的指标。另外，动作点Ion2是栅极电压为3.3V且漏极电压为3.3V时的动作点，动作点Ion3是栅极电压为3.3V且漏极电压10V时的动作点。
如在后面的应用例中说明的那样，在将MOS晶体管用在放大高频的放大器等的用途时，动作点在动态负载线上变化。在动态负载线上，包括如动作点Ion4那样栅极漏极间的电位差很大的动作点。
图6是示出研究了第一实施例的MOS晶体管的耐压性能和正向电阻的关系的模拟结果的曲线图。另外，也示出了从第一实施例的MOS晶体管中去掉逆导电型区域8而得的结构的比较例的晶体管的耐压性能和正向电阻的关系。
曲线图的横轴以V为单位示出了动作点Ion4处的栅电极漏极端下方的基板电压。由于该基板电压越低，则栅电极漏极端和其下方的基板之间的电位差越小，因此，能够判断为耐压高。曲线的纵轴以任意单位示出了动作点Ion1处的正向电流。正向电流越大，正向电阻被抑制得越低。
三角形的图示(plot)(无p层)为比较例的结果，菱形的图示(plot)(有p层)为第一实施例的结果。与比较例相比，在实施例中曲线移动到左上方向。即，实施例减小栅电极漏极端下方的基板电压来提高耐压性，并且增加正向电流来抑制正向电阻。
接着，参照图7A及图7B来研究第一实施例的MOS晶体管的耐压性提高的原理，并且研究即使提高耐压性也能抑制正向电阻的增加的原理。
首先，参照图7A来研究栅极电压VGS接近0V(例如0.3V)且漏极电压VDS非常高(例如10V)时的耐压性提高原理。逆导电型区域8与LDD区域4及HDD区域12形成pn结，从而形成耗尽层DL。漏极电压VDS越高，则耗尽层DL越扩展。因此，漏极电压VDS越高，则因耗尽层DL引起的电位下降变得越大。即，这样认为：即使漏极电压VDS变高，栅电极漏极端下方的基板的电压增加也得以抑制，耐压性提高。
另外，由于逆导电型区域8的杂质浓度比LDD区域4的杂质浓度高，因此在逆导电型区域8与LDD区域4的pn结处，耗尽层DL与逆导电型区域8侧相比更向LDD区域4一侧扩展。另外，由于HDD区域12的杂质浓度比逆导电型区域8的杂质浓度高，因此在逆导电型区域8与HDD区域12的pn结处，耗尽层DL与HDD区域12侧相比更向逆导电型区域8一侧扩展。
接着，参照图7B来研究在栅极电压VGS为一定程度的高电压(例如3.3V)且漏极电压VDS低(例如0.1V)时抑制正向电阻的原理。在漏极电压VDS低时，耗尽层DL的扩展程度小。能够在LDD区域4的更宽的截面上输送载流子(carrier)。因此，如果漏极电压VDS低，则电位下降的程度小，能够抑制正向电阻增加。
进而，研究参照图4说明的结构的优点。逆导电型区域8的左端X2与LDD区域4的左端X1分离而配置在HDD区域12侧(X1＜X2)。即，与p型的逆导电型区域8相比，在源极侧确保n型的LDD区域4。由此，与逆导电型区域8的左端X2配置成达到LDD区域4的左端X1的情况相比，低漏极电压时的正向电阻被抑制得较低。
另外，在第一实施例的MOS晶体管中，与栅电极6的右端XGD相比，逆导电型区域8的左端X2位于源极侧(X2＜XGD)。即，逆导电型区域8进入栅电极6的漏极侧端部的下方。如果就垂直方向来看，逆导电区域8介于栅电极6的漏极端和LDD区域4之间。由此，在栅极的漏极端易于确保大的耐压性。
栅电极6的右端XGD与HDD区域12的左端(逆导电型区域8的右端)X3相互分离(XGD＜X3)。即，栅电极6的漏极端与HDD区域12相互分离。通过使高浓度的n型的HDD区域12与栅电极6的漏极端相分离，且在LDD区域4侧使耗尽层扩展，由此容易获得耐压性。
另外，逆导电型区域8的右端X3与漏极侧硅化物区域15的左端X4相互分离(X3＜X4)。即，逆导电型区域8未与漏极侧硅化物区域15接触。由此，在施加高漏极电压时，不妨碍逆导电型区域8与HDD区域12的pn结处的耗尽层的延伸。另外，逆导电型区域8被硅化物阻挡绝缘膜10覆盖，从而未被硅化物化。由此，不妨碍逆导电型区域8内的耗尽层的延伸。
如以上说明，在第一实施例的MOS晶体管中，在LDD区域内，在HDD区域与栅电极之间的表面区域形成有逆导电型区域。由逆导电型区域与周围的区域所形成的pn结，形成耗尽层。
如果施加高漏极电压，则该耗尽层扩展，且电位下降变大，能够抑制对栅极的漏极端下方施加高电压的情况。另一方面，在施加低漏极电压时，该耗尽层的扩展程度变小，且电位下降得以抑制，能够抑制正向电阻的增加。这样，能够抑制正向电阻的增加，并且能够提高耐压性。
接着，参照图8来针对第一实施例的变形例的MOS晶体管进行说明。本变形例与第一实施例的不同之处在于：与栅电极6的漏极端XGD相比，逆导电型区域8的源极侧的一端(左端)X2配置于HDD区域12侧(XGD＜X2)。
即，在本变形例中，逆导电型区域8与栅电极6的漏极端分离而形成于HDD区域12侧，且未进入到栅电极6的漏极端的下方。在栅电极6的漏极端的正下方配置LDD区域4。由此，认为与第一实施例相比，栅极的漏极端的耐压性稍稍降低，但另一方面，由于在栅电极6的漏极端正下方未配置逆导电型区域8，所以能够降低寄生电容，能够进行高速动作。
针对本变形例的MOS晶体管的制造方法进行说明。本变形例的MOS晶体管也使用与参照图1A～图3C来说明了的第一实施例的MOS晶体管的制造方法同样的工序制作出来，但参照图2C来说明了的逆导电型区域8的形成工序不同。
在第一实施例中，为了形成逆导电型区域8并使其进入栅电极6的下方地，沿着倾斜方向离子注入了p型杂质。在本变形例中，为了与栅电极6分离而形成逆导电型区域8，从与第一实施例的相反侧沿着倾斜方向离子注入p型杂质。
接着，参照图9～图11来针对第二实施例的MOS晶体管进行说明。
首先，参照图9来针对第二实施例的MOS晶体管的结构进行说明。第二实施例的MOS晶体管与第一实施例的MOS晶体管的不同之处在于：在LDD区域4(将其称作第一LDD区域4)中，形成有n型杂质浓度比LDD区域4高的LDD区域16(将其称作第二LDD区域16)。
就水平方向而言，将第二LDD区域16的左端作为X5。首先，针对第二LDD区域16与其他区域的水平方向的位置关系进行说明。
在第一LDD区域4的内部形成有第二LDD区域16，并且与第一LDD区域的左端X1相比，第二LDD区域16的左端X5在漏极侧(X1＜X5)。
在第二LDD区域16的内部形成有HDD区域12，与第二LDD区域16的左端X5相比，HDD区域12的左端X3在漏极侧(X5＜X3)。
在第二LDD区域16内，与HDD区域12相比，位于源极侧的表层成为逆导电型区域8。在图9所示的例子中，逆导电型区域8从第二LDD区域16向第一LDD区域4突出，且与第二LDD区域16的左端X5相比，逆导电型区域8的左端X2在源极侧(X2＜X5)。
另外，也可以在第二LDD区域16的内部形成逆导电型区域8，并且与第二LDD区域16的左端X5相比，逆导电型区域8的左端X2配置在HDD12侧(X5＜X2)。或者也可以使逆导电型区域8的左端X2和第二LDD区域16的左端X5一致(X5＝X2)。耐压性与正向电阻(而且，用图5的动作点Ion1的倒数来表现正向电阻)呈折衷选择(Trade-off)的关系，如果X2＜X5则相对地耐压性良好，如果X5＜X2则相对地正向电阻良好。只是，基本上为了避免加工工序增多，在栅极上以自调整(self align)的方式形成逆导电型区域8，因此可以说上述的两种位置关系均可。
另外，栅电极6与第二LDD区域16重叠，与栅电极6的右端XGD相比，第二LDD区域16的左端X5在源极侧(X5＜XGD)。这样，为了改善正向电阻，优选第二LDD区域16进入栅极的下侧。另外，由于已经确保耐压性，因此，即使XGD＜X5，也可以说耐压性效果不会有太大提高。
就垂直方向而言，将第二LDD区域的下端作为Y4。接着，对第二LDD区域16和其他的区域的垂直方向的位置关系进行说明。
在第一LDD区域4的内部，形成有第二LDD区域16，并且第二LDD区域16的下端Y4与第一LDD区域4的下端Y3分离而配置在上侧(Y4＜Y3)。
在第二LDD区域16的内部形成有HDD区域12，而且在第二LDD区域16的表面上形成有逆导电型区域8。逆导电型区域8的下端Y1及HDD12的下端Y2与第二LDD区域16的下端Y4分离配置在上侧(Y1＜Y2＜Y4)。在逆导电型区域8的下端Y1处，第二LDD区域16与逆导电型区域8形成np结。
接着，针对第一LDD区域4的杂质浓度NL1、第二LDD区域16的杂质浓度NL2、逆导电型区域8的杂质浓度NP及HDD区域12的杂质浓度NH的关系进行说明。这些杂质浓度有NL1＜NP＜NL2＜NH这样的关系。
接着，针对第二实施例的MOS晶体管的优点进行说明。在第二实施例中，第二LDD区域16的杂质浓度比逆导电型区域8的杂质浓度高。
首先，参照图10A针对栅极电压VGS接近0V(例如0.3V)且漏极电压VDS非常高(例如10V)的情况进行说明。与第一实施例同样地，p型的逆导电型区域8与周围的n型区域形成pn结，并且通过漏极电压VDS的增加，使耗尽层DL延伸，以实现耐压性提高。
在第二实施例中，由于第二LDD区域16的杂质浓度比逆导电型区域8的杂质浓度高，因此在逆导电型区域8与第二LDD区域16的pn结处，相对于第二LDD区域16侧，耗尽层DL向逆导电型区域8侧扩展。
由于耗尽层DL向逆导电型区域8的方向延伸，因此能够使电流通路(path)靠近表面。因此，抑制寄生电阻增加，从而能够使第一LDD区域4的深度变浅，并且能够改善沟道长的偏移。
另外，第二实施例也与第一实施例同样地，逆导电型区域8进入到栅电极6的漏极侧端部的下方，在栅极的漏极端容易确保大耐压性。
接着，参照图10B来针对栅极电压VGS为某种程度的高电压(例如3.3V)且漏极电压VDS低(例如0.1V)的情况进行说明。与第一实施例同样地，在漏极电压VDS低时，耗尽层DL的扩展程度小，电位下降小，因此抑制正向电阻增加。
在第二实施例中，通过在第一LDD区域4内设置杂质浓度比第一LDD区域4高的第二LDD区域16，可望实现降低寄生电阻，并且与第一实施例相比，能够改善正向电阻。
接着，针对第二实施例的MOS晶体管的制造方法进行说明。一直到参照图2B说明了的形成低浓度源极区域7的工序为止，都与第一实施例相同。下面，针对其后的工序进行说明。
如图11所示，用抗蚀膜RM6覆盖低浓度源极区域7，进而将栅电极6作为掩模，与第一实施例同样地，例如将B以加速能量3keV、剂量1E13注入到第一LDD区域4中，从而使第一LDD区域4的表层的导电型从n型反转为p型，由此形成逆导电型区域8。
接着，例如，以加速能量80keV、剂量1E14，且以比逆导电型区域8比深的射程注入As，从而在逆导电型区域8的正下方形成第二LDD区域16。使得第二LDD区域16的导电型决定杂质的浓度变得比逆导电型区域8的导电型决定杂质的浓度高。在形成逆导电型区域8及第二LDD区域16之后，除去抗蚀膜RM6。
之后，与在第一实施例中参照图3A～图3C来说明了的工序同样地，形成侧壁隔离层9及硅化物阻挡绝缘膜10，并形成高浓度源极区域11及HDD区域12，进而形成源极侧硅化物区域13、栅电极上硅化物区域14及漏极侧硅化物区域15。在HDD区域12的形成过程中，在逆导电型区域8及其下方的第二LDD区域16注入n型杂质。由此，制作出第二实施例的MOS晶体管。
接着，参照图12来针对第二实施例的变形例的MOS晶体管进行说明。本变形例与第二实施例的不同之处在于：与第一实施例的变形例同样地，逆导电型区域8与栅电极6的漏极端分离而形成在HDD区域12侧，并且不进入到栅电极6的漏极端的下方。由于第二实施例的变形例也与第一实施例的变形例同样地，在栅电极6的漏极端正下方未配置逆导电型区域8，因此能够降低寄生电容，并能进行高速动作。
另外，在图12所示的例中，逆导电型区域8从第二LDD区域16向第一LDD区域4突出，但也可以在第二LDD区域16的内部形成逆导电型区域8，或者也可以使逆导电型区域8及第二LDD区域16的源极侧的一端一致。
针对第二实施例的变形例的MOS晶体管的制造方法进行说明。本变形例的MOS晶体管也用与第二实施例的MOS晶体管的制造方法同样的工序制作出来，但与第一实施例的变形例同样地，离子注入p型杂质，使得逆导电型区域8与栅电极6分离。
接着，参照图13A～图13C及图14来针对应用第一实施例或第二实施例的MOS晶体管的便携电子设备进行说明。
图13A是概略性地示出了本应用例的便携电子设备50的示意图。便携电子设备50为例如便携电话，具有发送模块51，该发送模块51包括功率放大器晶体管52。功率放大器晶体管52的输出信号被输入到天线53。
图13B是示出了功率放大器晶体管52的电路图。作为功率放大器晶体管52，使用第一实施例或第二实施例的MOS晶体管。在功率放大器晶体管52的栅极端子52a上施加高频的输入功率，并从漏极端子52b输出已将输入功率放大后的输出功率。作为输入输出的高频的频率，假定从百MHz(兆赫兹)级到GHz(吉赫兹)级(数百MHz～数GHz)。
图13C是概略性地示出了功率放大器晶体管52引起的放大增益的曲线图。曲线图的横轴及纵轴分别以dBm(分贝毫瓦)单位示出了输入功率及输出功率。输出对输入功率增加了与放大增益相对应的功率而得的输出功率。
例如，对功率放大器晶体管的栅极端子交替施加0V和3.3V作为交流输入电压，并从漏极端子供给放大输出。另外，源极端子接地(0V)。例如输入输出GHz级的高频。结果，漏极电压达到非常高的值，发生栅极漏极间电位差大大超过3.3V的状沉。功率放大器晶体管的动作点变化的轨迹为动态负载线。
图14是示出了本应用例的功率放大器晶体管的动态负载线的曲线图。曲线图的横轴是以V(Volt：伏特)单位示出的漏极电压，纵轴是以A(Ampere：安培)单位示出的电流。示出了栅极电压VGS为0.3V、0.6V、0.9V、1.2V、1.5V、1.8V、2.1V、2.4V、2.7V、3.0V及3.3V时的IV曲线，并示出了动态负载线DLL。
在动态负载线DLL上，漏极电压最高为7V左右且栅极电压为0.3V左右即接近0V的动作点为动作点P1。以直流捕捉到功率放大器晶体管的动作的动作点为偏置点P0。
相对于动作电压3.3V，动作点P1的漏极电压为动作电压3.3V的2倍以上的7V左右。要求能够承受动作电压的至少2倍以上的栅极漏极间电位差的耐压性能。
第一实施例及第二实施例的MOS晶体管通过形成逆导电型区域8来实现耐压性提高，并且适于用作为这样的功率放大器晶体管。另外，在直流下第一实施例及第二实施例的MOS晶体管的栅极绝缘膜使用时，具有假定为3.3V的动作电压的耐压性。
如以上说明，通过将MOS晶体管做成第一实施例或第二实施例的结构，能够得到这样的耐压性能，即，例如在直流下使用时，利用假定了3.3V的耐压性的栅极绝缘膜，就能够耐受例如用作为功率放大器等时产生的高栅极漏极间电位差，例如，能够耐受在GHz段的高频下使用时产生的高栅极漏极间电位差。
另外，例如，作为功率放大器晶体管用途，优选上述实施例说明那样的n型MOS晶体管，但在实施例的说明中使n型和p型反转而得到的p型MOS晶体管中，也能够通过形成n型的逆导电型区域来实现耐压性的提高。
按照以上实施例说明了本发明，但本发明并不仅限定于这些。对于本领域技术人员来说，当然能够进行例如各种变更、改良、组合等。
下面，附注本发明的特征。
(附记1)
一种半导体器件，其具有：
半导体衬底，其具有第一导电型的第一区域；
栅极绝缘膜，其形成在上述第一区域上；
栅电极，其形成在上述栅极绝缘膜上；
源极区域，其在上述第一区域内，形成在上述栅电极的一侧，该源极区域具有与上述第一导电型相反的第二导电型；
第一低浓度漏极区域，其在上述第一区域内，在上述栅电极的另一侧，上述源极区域侧的一端进入该栅电极的下方而形成该第一低浓度漏极区域，该第一低浓度漏极区域具有上述第二导电型；
高浓度漏极区域，其在上述第一低浓度漏极区域内，与上述栅电极相分离，该高浓度漏极区域具有上述第二导电型，且杂质浓度比该第一低浓度漏极区域的杂质浓度高；
逆导电型区域，其在上述第一低浓度漏极区域内，形成在上述高浓度漏极区域和上述栅电极之间的表面区域，该逆导电型区域具有上述第一导电型，且与该第一低浓度漏极区域内的具有上述第二导电型的区域形成pn结。
(附记2)
根据附记1记载的半导体器件，其中，上述逆导电型区域与上述第一低浓度漏极区域形成pn结。
(附记3)
根据附记1记载的半导体器件，其中，上述逆导电型区域与上述高浓度漏极区域形成pn结。
(附记4)
根据附记1记载的半导体器件，其中，与上述第一低浓度漏极区域的上述源极侧的一端相比，上述逆导电型区域的上述源极侧的一端配置在上述高浓度漏极侧。
(附记5)
根据附记1记载的半导体器件，其中，上述逆导电型区域的上述源极侧的一端进入上述栅电极的下方。
(附记6)
根据附记1记载的半导体器件，其中，还具有形成在上述高浓度漏极区域的表面上的硅化物区域，且该硅化物区域的上述源极侧的一端与上述逆导电型区域的该高浓度漏极区域侧的一端相分离。
(附记7)
根据附记6记载的半导体器件，其中，还具有绝缘膜，其使上述硅化物区域露出，并覆盖上述逆导电型区域。
(附记8)
根据附记1记载的半导体器件，其中，上述逆导电型区域的杂质浓度比上述第一低浓度漏极区域的杂质浓度高，且比上述高浓度漏极区域的杂质浓度低。
(附记9)
根据附记1记载的半导体器件，其中，上述逆导电型区域的上述源极侧的一端，与上述栅电极的该第一低浓度漏极区域侧的一端分离而形成在上述高浓度漏极区域侧。
(附记10)
根据附记1记载的半导体器件，其中，还具有第二低浓度漏极区域，其形成在上述第一低浓度漏极区域内，具有上述第二导电型，该第二低浓度漏极区域的杂质浓度比该第一低浓度漏极区域的杂质浓度高，并且比上述高浓度漏极区域的杂质浓度低，上述逆导电型区域与该第二低浓度漏极区域形成pn结。
(附记11)
根据附记10记载的半导体器件，其中，上述逆导电型区域的杂质浓度比上述第一低浓度漏极区域的杂质浓度高，且上述第二低浓度漏极区域的杂质浓度比上述逆导电型区域的杂质浓度高，且上述高浓度漏极区域的杂质浓度比上述第二低浓度漏极区域的杂质浓度高。
(附记12)
根据附记1记载的半导体器件，其中，上述第一导电型为p型，上述第二导电型为n型。
(附记13)
根据附记1记载的半导体器件，其中，该半导体器件是便携电子设备，对上述栅电极施加高频的输入功率，上述漏极区域输出对施加给该栅电极的该输入功率进行放大而得的高频的输出功率。
(附记14)
根据附记1记载的半导体器件，其中，
对应于上述栅极绝缘膜的材料及厚度，假定在上述栅电极和上述漏极区域之间施加直流电压时的耐压，
对上述栅电极施加高频的输入功率，上述漏极区域输出对施加给该栅电极的该输入功率进行放大而得的高频的输出功率，且在输出该输出功率时该漏极区域的漏极电压的最大值为上述耐压的2倍以上。
(附记15)
一种半导体器件的制造方法，包括：
(a)工序，准备具有第一导电型的第一区域的半导体衬底；
(b)工序，在上述第一区域内，形成具有与上述第一导电型相反的第二导电型的第一低浓度漏极区域；
(c)工序，在上述第一区域及上述第一低浓度漏极区域上，形成栅极绝缘膜；
(d)工序，在上述栅极绝缘膜上形成栅电极，使得该栅电极具有与上述第一区域及上述第一低浓度漏极区域这两者都重叠的部分；
(e)工序，在上述第一低浓度漏极区域的表层，注入用于决定上述第一导电型的杂质，从而形成具有该第一导电型的逆导电型区域；
(f)工序，在上述第一低浓度漏极区域的上方形成绝缘膜，该绝缘膜覆盖上述栅电极的该第一低浓度漏极区域侧的侧壁，并延伸到上述逆导电型区域一部分上方；
(g)工序，将上述绝缘膜作为掩模，在上述逆导电型区域及其下方的上述第一低浓度漏极区域，注入用于决定上述第二导电型的杂质，从而形成具有该第二导电型且杂质浓度比该第一低浓度漏极区域的杂质浓度高的高浓度漏极区域；
(h)工序，相对于上述栅电极，在与上述第一低浓度漏极区域相反侧的上述第一区域内，形成具有上述第二导电型的源极区域。
(附记16)
根据附记15记载的半导体器件的制造方法，其中，还包括：(i)工序，在上述(e)工序和上述(f)工序之间，在该逆导电型区域的下方的上述第一低浓度漏极区域内，注入用于决定上述第二导电型的杂质，从而形成杂质浓度比该第一低浓度漏极区域的杂质浓度高的第二低浓度漏极区域，
在上述(g)工序中，在上述逆导电型区域及其下方的上述第二低浓度漏极区域，注入用于决定上述第二导电型的杂质，从而形成杂质浓度比该第二低浓度漏极区域的杂质浓度高的高浓度漏极区域。
(附记17)
根据附记15记载的半导体器件的制造方法，其中，
还包括(j)工序，使上述高浓度漏极区域的表层硅化物化。

Claims (12)

1.一种半导体器件，其特征在于，具有：
半导体衬底，其具有第一导电型的第一区域，
栅极绝缘膜，其形成在上述第一区域上，
栅电极，其形成在上述栅极绝缘膜上，
源极区域，其在上述第一区域内，形成在上述栅电极的一侧，该源极区域为与上述第一导电型相反的第二导电型，
第一低浓度漏极区域，其在上述第一区域内，形成在上述栅电极的另一侧，而且上述漏极区域的位于上述源极区域侧的一端进入该栅电极的下方，该第一低浓度漏极区域为上述第二导电型，
高浓度漏极区域，其形成在上述第一低浓度漏极区域内，而且与上述栅电极相分离，该高浓度漏极区域为上述第二导电型，且杂质浓度比该第一低浓度漏极区域的杂质浓度高，
逆导电型区域，其在上述第一低浓度漏极区域内，形成在上述高浓度漏极区域和上述栅电极之间的上述第一低浓度漏极区域的表面区域，该逆导电型区域为上述第一导电型，该逆导电型区域与该第一低浓度漏极形成pn结；
上述逆导电型区域的杂质浓度比上述第一低浓度漏极区域的杂质浓度高，且比上述高浓度漏极区域的杂质浓度低；
并且，还具有第二低浓度漏极区域，所述第二低浓度漏极区域形成在所述第一低浓度漏极区域内，具有所述第二导电型，所述第二低浓度漏极区域的杂质浓度比上述第一低浓度漏极区域的杂质浓度高，且比上述高浓度漏极区域的杂质浓度低，所述逆导电型区域与所述第二低浓度漏极形成pn结。
2.根据权利要求1记载的半导体器件，其特征在于，
上述逆导电型区域与上述高浓度区域形成pn结。
3.根据权利要求1记载的半导体器件，其特征在于，
与上述第一低浓度漏极区域的上述源极侧的一端相比，上述逆导电型区域的上述源极侧的一端配置在更靠近上述高浓度漏极侧的位置。
4.根据权利要求1记载的半导体器件，其特征在于，
上述逆导电型区域的上述源极侧的一端进入上述栅电极的下方。
5.根据权利要求1记载的半导体器件，其特征在于，
还具有硅化物区域，其形成在上述高浓度漏极区域的表面上，并且上述硅化物区域的上述源极区域侧的一端与上述逆导电型区域的上述高浓度漏极区域侧的一端相分离。
6.根据权利要求5记载的半导体器件，其特征在于，
还形成有绝缘膜，其露出上述硅化物区域，并且覆盖上述逆导电型区域。
7.根据权利要求1记载的半导体器件，其特征在于，
上述逆导电型区域的朝向上述高浓度漏极区域侧的一端与上述栅电极的上述第一低浓度漏极区域侧的一端相分离，并且，上述逆导电型区域的朝向上述源极区域侧的一端与上述栅电极的上述第一低浓度漏极区域侧的一端相分离。
8.根据权利要求1记载的半导体器件，其特征在于，
上述第一导电型是p型，而上述第二导电型是n型。
9.根据权利要求1记载的半导体器件，其特征在于，
该半导体器件是便携电子设备，对上述栅电极施加高频的输入功率，上述漏极区域输出对施加给该栅电极的该输入功率进行放大而得的高频的输出功率。
10.根据权利要求1记载的半导体器件，其特征在于，
当向上述栅电极与上述高浓度漏极区域施加直流电压时，击穿电压是根据上述栅极绝缘膜的材料和厚度估算的。
11.一种半导体器件的制造方法，其特征在于，包括：
准备第一导电型的第一区域的半导体衬底，
在上述第一区域内，形成与上述第一导电型相反的第二导电型的第一低浓度漏极区域，
在上述第一区域及上述第一低浓度漏极区域上，形成栅极绝缘膜，
在上述栅极绝缘膜上形成栅电极，该栅电极具有与上述第一区域及上述第一低浓度漏极区域这两者都重叠的部分，
在上述第一低浓度漏极区域的表层，注入用于决定上述第一导电型的杂质，从而形成该第一导电型的逆导电型区域，
在上述第一低浓度漏极区域的上方形成绝缘膜，该绝缘膜覆盖上述栅电极的该第一低浓度漏极区域侧的侧壁，并延伸到上述逆导电型区域的一部分上方，
将上述绝缘膜作为掩模，在上述逆导电型区域及其下方的上述第一低浓度漏极区域，注入用于决定上述第二导电型的杂质，从而形成杂质浓度比该第一低浓度漏极区域的杂质浓度高的该第二导电型的高浓度漏极区域；
在相对于上述栅电极而位于与上述第一低浓度漏极区域相反侧的上述第一区域内，形成上述第二导电型的源极区域；
上述逆导电型区域的杂质浓度比上述第一低浓度漏极区域的杂质浓度高，且比上述高浓度漏极区域的杂质浓度低；
并且，还在所述第一低浓度漏极区域内形成具有所述第二导电型的第二低浓度漏极区域，所述第二低浓度漏极区域的杂质浓度比上述第一低浓度漏极区域的杂质浓度高，且比上述高浓度漏极区域的杂质浓度低，所述逆导电型区域与所述第二低浓度漏极形成pn结。
12.根据权利要求11记载的半导体器件的制造方法，其特征在于，
还包括将上述高浓度漏极区域的表层硅化物化的步骤。
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