CN102437116A - 一种有效减少静电放电保护电路面积的工艺集成方法 - Google Patents
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Abstract
本发明一种有效减少静电放电保护电路面积的工艺集成方法解决了现有技术中静电放电大电阻区域对于面积需求较大的问题，本发明将金属氧化物阻挡区域（SAB）模块提前到源漏区注入之前完成，从而在ESD器件的漏端-需要大电阻以保证多指结构均匀导通-在SAB存在的区域避免了源/漏区域（S/D）的注入，从而加大了该区域的方块电阻，在总电阻需求一定的情况下，该方法由于大电阻区域方阻的增加，可以大大的减少电阻对于面积的需求。
Description
技术领域
本发明涉及一种半导体工艺，尤其涉及一种有效减少静电放电保护电路面积的工艺集成方法。
背景技术
在多指静电放电（ESD）保护电路中，ESD器件的漏端串联电阻是保证多指器件均匀打开的关键参数，所以对其阻值大小有一定的要求。在常规的结构中，通常使用un-silicide有源区来形成该串联电阻，其阻值的大小通过该区域的长度来进行调节。
在多指应用中，由于各个分指并不完全均匀，所以他们不是同步打开的。当某一个分指被打开后，通过其上的电流迅速增加。这会导致其他分指无法被打开，从而造成多指ESD结构的失效。所以，在实际应用中，通常使用SAB在GGNMOS漏端形成一个大电阻，通过电阻对最早打开的分指电压进行限制，避免电流全部从其电流通道泄漏。从而保证了多指ESD结构的均匀打开，提供其ESD保护特性。
在现有工艺中，该un-silicide有源区是需要经过SD区域注入的，而仅仅是不需要生长silicide。由于SD注入的剂量通常非常的大，所以导致该区域的方阻依然会比较小，所以，在同样串联阻值的要求下，使用传统工艺的ESD器件的面积会变得非常的大。
发明内容
本发明公开了一种有效减少静电放电面积的工艺集成方法，在一硅基板上形成多个多晶栅极，其中，包括以下步骤：
步骤a：淀积金属硅化物阻挡层覆盖暴露的硅基板及所述多个多晶栅极；
步骤b：进行金属硅化物阻挡区域模块工艺，形成金属硅化物阻挡区域；
步骤c：进行源/漏区域的离子注入；
步骤d：在硅衬底上未被金属硅化物阻挡层覆盖的区域以及栅极上方形成硅化物；
步骤e：在硅衬底上淀积形成介质层，介质层将多晶栅极及金属氧化物区域覆盖；
步骤f：刻蚀形成多个止于源区或漏区的通孔。
上述的减少静电放电面积的工艺集成方法，其中，多晶栅极的侧壁上覆盖有侧壁层。
上述的减少静电放电面积的工艺集成方法，其中，步骤b中金属硅化物阻挡区域模块工艺具体包括：刻蚀去除部分金属硅化物阻挡层，仅保留覆盖在多晶栅极的侧壁层上及覆盖在靠近栅极的部分轻掺杂源漏区域的漏端的部的分金属硅化物阻挡层。
上述的减少静电放电面积的工艺集成方法，其中，步骤b中刻蚀去除部分金属硅化物阻挡层后将多晶栅极露出。
上述的减少静电放电面积的工艺集成方法，其中，步骤c进行源/漏区域离子注入后硅基板上形成源/漏区域，由于金属硅化物阻挡层的阻挡，使得离子注入不会注入到金属硅化物阻挡区域下方，使大电阻区域的方阻增加。
综上所述，由于采用了上述技术方案，本发明有效减少静电放电保护电路面积的工艺集成方法解决了现有技术中静电放电大电阻区域对于面积需求较大的问题，本发明将金属硅化物阻挡区域（SAB）模块提前到源漏区注入之前完成，从而在ESD器件的漏端-需要大电阻以保证多指结构均匀导通-在SAB存在的区域避免了源/漏区域（S/D）的注入，从而加大了该区域的方块电阻，在总电阻需求一定的情况下，该方法由于大电阻区域方阻的增加，可以大大的减少电阻对于面积的需求。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更明显。在全部附图中相同的标记指示相同的部分。并未刻意按照比例绘制附图，重点在于示出本发明的主旨。
图1是本发明有效减少静电放电保护电路面积的工艺集成方法的完成栅极工艺后的示意图；
图2是本发明有效减少静电放电保护电路面积的工艺集成方法的淀积金属硅化物阻挡层后的示意图；
图3是本发明有效减少静电放电保护电路面积的工艺集成方法的完成金属硅化物阻挡区域模块工艺后的示意图；
图4是本发明有效减少静电放电保护电路面积的工艺集成方法的进行源/漏区域的离子注入后的示意图；
图5是本发明有效减少静电放电保护电路面积的工艺集成方法的形成硅化物后的示意图；
图6是本发明有效减少静电放电保护电路面积的工艺集成方法的形成介质层后的示意图；
图7是本发明有效减少静电放电保护电路面积的工艺集成方法的形成通孔后的示意图；
图8是传统工艺的ESD器件的结构示意图；
图9是本发明有效减少静电放电保护电路面积的工艺集成方法制备的ESD器件结构示意图。
具体实施方式
下面结合附图对本发明的具体实施方式作进一步的说明：
图1是本发明有效减少静电放电保护电路面积的工艺集成方法的完成栅极工艺后的示意图，图2是本发明有效减少静电放电保护电路面积的工艺集成方法的淀积金属硅化物阻挡层后的示意图；请参见图1和图2，一种有效减少静电保护电路放电面积的工艺集成方法，在一硅基板上通过采用Poly刻蚀、LDD注入等工艺，于硅基板上形成覆盖其上表面的多个多晶栅极101，多晶栅极101的侧壁上覆盖有侧壁层，其中，包括以下步骤：步骤a：淀积金属硅化物阻挡层102覆盖暴露的硅基板及所述多个多晶栅极101。
图3是本发明有效减少静电放电保护电路面积的工艺集成方法的完成金属硅化物阻挡区域模块工艺后的示意图，请参见图3，步骤b：进行金属硅化物阻挡区域201模块工艺，形成金属硅化物阻挡区域201，使金属硅化物阻挡区域201将靠近栅极的部分轻掺杂源漏区域的漏端覆盖。
相比于现有工艺，本发明将SAB步骤提前至步骤b中，将SAB模块提前至源漏区注入之前完成，SAB存在的区域避免了后续工艺中的源/漏注入，从而加大了该区域的方块电阻，该方法由于大电阻区域方阻的增加，可以大大的减少电阻对于面积的需求。
进一步的，步骤b中金属硅化物阻挡区域201模块工艺具体包括：刻蚀去除部分金属硅化物阻挡层102，仅保留覆盖在多晶栅极101的侧壁层上及覆盖在靠近栅极的部分轻掺杂源漏区域的漏端的部的分金属硅化物阻挡层，形成金属硅化物阻挡区域201。
另外，步骤b中刻蚀去除部分金属硅化物阻挡层后将多晶栅极101露出。
图4是本发明有效减少静电放电保护电路面积的工艺集成方法的进行源/漏区域的离子注入后的示意图，请参见图4，步骤c：进行源/漏区域的离子注入；
步骤c进行源/漏区域离子注入后硅基板上形成源/漏区域，由于金属硅化物阻挡层的阻挡，使得离子注入不会注入到金属硅化物阻挡区域201下方，使大电阻区域的方阻增加。
图5是本发明有效减少静电放电保护电路面积的工艺集成方法的形成硅化物301后的示意图，请参见图5，步骤d：在硅衬底上未被金属硅化物阻挡层覆盖的区域以及栅极上方形成硅化物301。
图6是本发明有效减少静电放电保护电路面积的工艺集成方法的形成介质层后的示意图，请参见图6，步骤e：在硅衬底上淀积形成介质层，介质层将多晶栅极101及金属氧化物区域覆盖。
图7是本发明有效减少静电放电保护电路面积的工艺集成方法的形成通孔后的示意图，请参见图7，步骤f：刻蚀形成多个止于源区或漏区的通孔。
本发明步骤f的后续加工工艺均可以通过现有技术中的工艺技术实现，故不予赘述。
图8是传统工艺的ESD器件的结构示意图，图9是本发明有效减少静电放电保护电路面积的工艺集成方法制备的ESD器件结构示意图；请参见图8和图9，由于采用了本发明有效减少静电放电保护电路面积的工艺集成方法，使得图9中ESD器件的漏端区域2处的面积比图8中ESD器件的漏端区域1处的面积少很多；即通过将SAB模块前移至SD形成之前，可以在ESD器件的漏端，由于SAB存在的区域避免SD的注入，从而增加该电阻区域的方块电阻，进而减少该区域对于面积的需求，以缩小ESD结构的面积。
综上所述，本发明有效减少静电放电保护电路面积的工艺集成方法解决了现有技术中静电放电大电阻区域对于面积需求较大的问题，本发明将金属硅化物阻挡区域（SAB）模块提前到源漏区注入之前完成，从而在ESD器件的漏端-需要大电阻以保证多指结构均匀导通-在SAB存在的区域避免了源/漏区域（S/D）的注入，从而加大了该区域的方块电阻，在总电阻需求一定的情况下，该方法由于大电阻区域方阻的增加，可以大大的减少电阻对于面积的需求。
本领域技术人员应该理解，本领域技术人员结合现有技术以及上述实施例可以实现所述变化例，在此不予赘述。这样的变化例并不影响本发明的实质内容，在此不予赘述。
以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (5)
1.一种有效减少静电放电保护电路面积的工艺集成方法，在一硅基板上形成多个多晶栅极，一间隔区覆盖在硅基板上，且将多个多晶栅极全部覆盖，其特征在于，包括以下步骤：
步骤a：将覆盖在硅基板及多个多晶栅极上的间隔层刻蚀去除；
步骤b：进行金属氧化物阻挡区域模块工艺，形成金属氧化物阻挡区域，使金属氧化物阻挡区域将靠近栅极的部分轻掺杂源漏区域的漏端覆盖；
步骤c：进行源/漏区域的离子注入；
步骤d：在硅衬底上未被金属硅化物阻挡层覆盖的区域以及栅极上方形成硅化物；
步骤e：在硅衬底上淀积形成介质层，介质层将多晶栅极及金属氧化物区域覆盖；
步骤f：刻蚀形成多个止于源区或漏区的通孔。
2.根据权利要求1所述的减少静电放电保护电路面积的工艺集成方法，其特征在于，多晶栅极的侧壁上覆盖有侧壁层。
3.根据权利要求1所述的减少静电放电保护电路面积的工艺集成方法，其特征在于，步骤b中金属氧化物阻挡区域模块工艺具体包括：在硅基板上淀积一层金属硅化物阻挡层，金属硅化物阻挡层将硅基板上的多个多晶栅极同时覆盖，刻蚀去除部分金属硅化物阻挡层，仅保留覆盖在多晶栅极的侧壁层上及覆盖在靠近栅极的部分轻掺杂源漏区域的漏端的部的分金属硅化物阻挡层。
4.根据权利要求1所述的减少静电放电保护电路面积的工艺集成方法，其特征在于，步骤b中刻蚀去除部分金属硅化物阻挡层后将多晶栅极露出。
5.根据权利要求1所述的减少静电放电保护电路面积的工艺集成方法，其特征在于，步骤c进行源/漏区域离子注入后硅基板上形成源/漏区域，由于金属硅化物阻挡层的阻挡，使得离子注入不会注入到金属氧化物阻挡区域下方，使大电阻区域的方阻增加。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Priority Date | Filing Date | Title |
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| CN2011102851067A CN102437116A (zh) | 2011-09-23 | 2011-09-23 | 一种有效减少静电放电保护电路面积的工艺集成方法 |
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Country Status (1)
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| CN (1) | CN102437116A (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5998247A (en) * | 1998-04-09 | 1999-12-07 | Texas Instruments - Acer Incorporated | Process to fabricate the non-silicide region for electrostatic discharge protection circuit |
| CN101911302A (zh) * | 2008-01-10 | 2010-12-08 | 富士通半导体股份有限公司 | 半导体器件及其制造方法 |
| CN101996995A (zh) * | 2009-08-18 | 2011-03-30 | 夏普株式会社 | 半导体装置及其制造方法 |
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