CN101996995A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明涉及半导体装置及其制造方法。本发明提供的半导体装置在同一衬底上搭载了作为被保护元件的MOSFET、静电保护用的MOSFET，其中，具有高保护能力并且能够以少的工序数制造。在形成低浓度区域(6、15、16)、栅极电极(11、12、13)后，在整个表面上成膜绝缘膜。然后，将抗蚀剂图案作为掩模进行蚀刻，在区域(A1)以及(A3)内，以从栅极电极的一部分上方至低浓度区域的一部分上方进行重叠的方式残存绝缘膜(21a、21c)，在区域(A2)内，在栅极电极的侧壁上残存绝缘膜(21b)。然后，将栅极电极(11～13)以及绝缘膜(21a～21c)作为掩模，进行高浓度离子注入后，进行硅化物化的工序。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置，尤其涉及一种混合载置有高耐压MOSFET、低耐压MOSFET、静电保护用MOSFET的半导体装置。另外，本发明涉及上述半导体装置的制造方法。
背景技术
通常，半导体集成电路(IC：Integrated Circuit)不耐因静电放电(ESD：Electrostatic Discharge)产生的浪涌电压，容易被破坏。因此，通常在IC内设置有用于保护IC不受浪涌电压破坏的静电保护用的电路。
作为静电保护用的电路的一个例子，提出了使用MOSFET的电路。例如，在如图6所示的电路例中是如下结构：具有N型MOSFET91作为静电保护电路，该N型MOSFET91与作为被保护电路的内部电路92并联连接。该N型MOSFET91使源极和栅极短路，在通常时，在对信号线路SE施加有通常的信号电压Vin的状态下示出截止状态。但是，当对该信号线路SE施加远大于Vin的过电压Vsur时，N型MOSFET91的漏极和衬底间的pn结被反向偏置，发生击穿。此时，在漏极的正下方发生碰撞电离，产生许多空穴，从而使衬底的电位上升。与此同时，许多电子从源极扩散到衬底，从而产生扩散电流。由于该扩散电流，将漏极作为集电极、将源极作为发射极、将半导体衬底作为基极的寄生双极晶体管变成工作状态(骤回(snapback)工作)。通过该工作，能够使施加在漏极上的过电压Vsur经由寄生双极晶体管向连接有源极的接地线VSS放电。因此，来自过电压Vsur的高电流不会在内部电流92内流过，能够保护内部电路92。
由加工技术微细化带来的寄生电阻(接触电阻)的增大妨碍IC的高速化。作为其对策，必须通过自对准硅化物(Self Aligned Silicide)技术降低寄生电阻。
自对准硅化物技术是指，对MOSFET的源极/漏极区域以及栅极电极自匹配地形成金属和硅的热反应层(硅化物)的技术。通过使金属和硅反应，从而与通常的硅层或多晶硅层相比，能够使电阻值下降。
但是，该自对准硅化物技术对于利用上述骤回工作后的MOSFET进行静电保护的静电保护回路来说，有可能对其功能发挥造成不良影响。
图7是表示击穿后的N型MOSFET中的漏极电压Vd和漏极电流Id的关系的概念图。当使漏极电压Vd增加时，在击穿电压Va处发生MOSFET的击穿，产生寄生双极晶体管开始工作的骤回现象。此时，出现漏极电压Vd和漏极电流Id具有负的相关的负电阻区域(参照图内的<I>)。并且，在产生骤回现象后，形成漏极电压Vd和漏极电流Id具有正的相关的电阻区域(参照图内的<II>)。
在源极/漏极区域中未形成有硅化物层的情况下，如图7的(a)所示的实线那样，正电阻区域中的Id-Vd曲线的倾斜小。这是源极/漏极区域内的电阻成分导致的。但是，在源极/漏极区域中形成有硅化物层的情况下，该区域内的电阻值较大地降低。因此，如(b)所示的虚线那样，正电阻区域中Id-Vd曲线的倾斜与(a)相比变大。
因此，在静电保护用的MOSFET91的源极/漏极区域中形成有硅化物层的情况下，当对信号线路SE施加过电压Vsur、执行骤回工作时，与未形成有硅化物层的情况相比，由于其电阻值小，所以在MOSFET91流经非常高的电流。由此，产生非常大的焦耳热，MOSFET91容易被破坏。若MOSFET91一旦被破坏，已经不具有保护内部回路92的功能。也就是说，MOSFET91容易被破坏的结果是，存在内部回路92的保护功能下降的问题。
另外，在高耐压MOSFET中，在栅极电极的外侧设置漂移区域的结构的情况下，漂移区域因硅化物层被低电阻化，从而无法发挥电场缓和的作用。因此，在组合自对准硅化物技术和高耐压MOSFET的情况下，以往采用在栅极电极下形成漂移区域的结构、所谓的“栅极重叠结构”。
但是，该结构存在如下问题，即，栅极-漏极间电容或栅极-源极间电容变大而不利于高速工作这样的问题；以及栅极电极边缘接近硅化物区域或高浓度的源极/漏极区域，由此，使被称为GIDL(Gate Induced Leakage)的从漏极流向衬底的漏电流增大这样的问题。
为了解决这些问题，提出了虽然采用在栅极电极的外侧设置漂移区域的结构，但仅对规定的区域不形成硅化物层的高耐压MOSFET(例如参照日本特开平5-3173号公报(以下称为文献1)、日本特开2004-47721号公报(以下称为文献2))。
图8是在文献1中公开的半导体装置的概略剖视图，为了便于说明，示出在制造过程中的某个工序的时间点的剖视图。在半导体衬底100上通过元件分离区域101形成区域B1和B2，在区域B1内形成有作为被保护元件的MOSFET121，在区域B2内形成有静电保护用的MOSFET122。
如图8的(a)所示，在MOSFET121中，在低浓度的扩散区域103的上表面以及栅极电极105的上表面分别形成有硅化物层107、108。此外，在栅极电极105以及硅化物层108的侧壁形成有侧壁绝缘膜106。104为栅极氧化膜。
在静电保护用的MOSFET122中，也在低浓度的扩散区域113的上表面以及栅极电极115的上表面分别形成有硅化物层117、118。但是，并不是用硅化物层117完全覆盖扩散区域113的上表面，而是在栅极电极115侧的一部分区域上设置未形成硅化物层117的部分。即，对硅化物层117和栅极电极115设置水平方向的间隔区域(X1)。此外，在MOSFET122中，114为栅极氧化膜，116为侧壁绝缘膜。
为了做成这样的结构，在形成硅化物层117的工序的前阶段，预先在不希望形成硅化物层117的区域中成膜绝缘膜(硅化物阻挡层)120，在该状态下进行硅化物化。由此，能够仅使扩散区域113的一部分硅化物化。
此外，作为实际的工序，同时形成硅化物层108和硅化物层118，然后，在形成绝缘膜120后，同时形成硅化物层107和硅化物层117。作为一例，由硅化钨形成硅化物层108和硅化物层118，由硅化钛形成硅化物层107和硅化物层117。
然后，如图8的(b)所示，在除去绝缘膜120后，注入高浓度的杂质离子，从而分别形成高浓度扩散区域(源极/漏极区域)102、112，并且对栅极电极105、115进行杂质掺杂。由此，在MOSFET 121中，源极/漏极区域102完全被硅化物层107覆盖，但是，在作为保护元件的MOSFET122中，在源极/漏极区域112形成有一部分未覆盖有硅化物层117的区域(X1)。由此，能够对骤回工作后的电阻值大幅度下降进行抑制。
图9是在文献2中公开的结构的概略剖视图，为了便于说明，示出制造过程中的某个工序的时间点的剖视图。此外，在图9中仅示出静电保护用的MOSFET。
在半导体衬底200上形成元件分离区域201、栅极氧化膜204、栅极电极205后，首先进行低浓度离子注入。通过该离子注入，形成源极侧的低浓度区域202以及在漏极侧成为LDD区域的低浓度区域203。接着，形成侧壁绝缘膜208后，如图9的(a)所示，使用抗蚀剂图案220进行高浓度离子注入。通过该离子注入，在低浓度区域203侧，在从栅极电极205的边缘起在水平方向离开X2的位置形成漏极206。此时，同时形成源极207，对栅极电极205进行杂质掺杂。
然后，在除去抗蚀剂图案220后，如图9的(b)所示，以使漏极206的上表面、源极207的上表面以及栅极电极205的上表面的一部分露出那样的构图形状，形成作为硅化物阻挡层的绝缘膜212，进行硅化物化。由此，在漏极206的上层、源极207的上层以及栅极电极205的上层分别形成硅化物层209、210、211。
在该情况下也与图8同样，由于未覆盖有硅化物层的扩散区域203形成在间隔区域X2内，所以，能够抑制骤回工作后的电阻值大幅度下降。
但是，在利用文献1记载的方法的情况下，需要分成两次执行硅化物化，并且需要另外单独成膜硅化物阻挡层用的绝缘膜120，工序数以及制造费用显著增加。
另外，在利用文献2记载的方法的情况下，也需要另外单独成膜硅化物阻挡层用的绝缘膜212，工序数以及制造费用显著增加。此外，该绝缘膜212需要以不覆盖已经形成的漏极区域206的方式进行位置对准，并不是自匹配地形成。因此，需要确保用于位置对准的对准裕度(alignment margin)，导致晶体管尺寸的增大。
发明内容
本发明是鉴于上述问题而提出的，其目的在于提供一种在同一衬底上搭载了作为被保护元件的MOSFET、和静电保护用的MOSFET的半导体装置，其具有高保护能力并且能够以少工序数制造。在实现在半导体衬底上搭载高耐压的MOSFET和静电保护用的MOSFET的半导体装置时特别有用。
为实现上述目的，本发明的半导体装置，在同一半导体衬底上搭载了高耐压的第一MOSFET、低耐压的第二MOSFET以及静电保护用的第三MOSFET，其特征在于，在利用元件分离区域划分的第一～第三区域内，分别形成有所述第一～第三MOSFET，
在所述第一区域内具有：阱区域；第一低浓度扩散区域，在其表面处分离形成；第一栅极电极，在所述半导体衬底上以隔着高耐压的栅极氧化膜而位于所述第一低浓度扩散区域的分离区域的上方的方式形成；第一绝缘膜，从所述第一栅极电极的一部分上方至所述第一低浓度扩散区域的一部分上方进行重叠；第一高浓度扩散区域，在上方未形成有所述第一绝缘膜的所述第一低浓度扩散区域的表面位置形成；以及第一硅化物层，在上方未形成有所述第一绝缘膜之处的所述第一栅极电极的上层以及所述第一高浓度扩散区域的上层形成，
在所述第二区域内具有：阱区域；第二低浓度扩散区域，在其表面处分离形成；第二栅极电极，在所述半导体衬底上以隔着低耐压的栅极氧化膜位于所述第二低浓度扩散区域的分离区域的上方的方式形成；第二绝缘膜，在所述第二栅极电极的侧壁形成；第二高浓度扩散区域，在上方未形成有所述第二绝缘膜的所述第二低浓度扩散区域的表面位置形成；以及第二硅化物层，在所述第二栅极电极的上层以及所述第二高浓度扩散区域的上层形成，
在所述第三区域内具有：阱区域；第三低浓度扩散区域，在其表面处分离形成；第三栅极电极，以在所述半导体衬底上隔着栅极氧化膜位于所述第三低浓度扩散区域的分离区域的上方的方式形成；第三绝缘膜，从所述第三栅极电极的一部分上方至所述第三低浓度扩散区域的一部分上方重叠；第三高浓度扩散区域，在上方未形成有所述第三绝缘膜的所述第三低浓度扩散区域的表面位置形成；以及第三硅化物层，在上方未形成有所述第三绝缘膜之处的所述第三栅极电极的上层以及所述第三高浓度扩散区域的上层形成。
通过这样构成，能够通过同一工序形成第一～第三绝缘膜，这些能够通过通常的侧壁绝缘膜的形成工序来实现。并且，在形成该第一～第三绝缘膜后，进行硅化物化，由此该绝缘膜发挥作为硅化物阻挡层的功能。
也就是说，根据本发明的半导体装置，由于能够对侧壁绝缘膜追加硅化物阻挡层的功能，所以不需要另外形成用于硅化物阻挡层的绝缘膜。由此，相比以往能够削减制造时的工序数。
进而，通过将该第一～第三绝缘膜作为掩模进行高浓度离子注入，从而能够形成第一～第三高浓度扩散区域。也就是说，若在形成第一～第三绝缘膜时进行位置对准，则构成源极/漏极区域的第一～第三高浓度扩散区域能够自匹配地形成。因而，相比以往，由于经过需要考虑工艺时的偏差的因素，所以能够减少应确保的对准裕度。
此时，第一以及第三栅极电极的上方一部分开口，因而与用于形成第一～第三高浓度扩散区域的离子注入同时地，能够进行向栅极电极的杂质掺杂。
此外，可以采用使第一绝缘膜仅在左右任一方从所述第一栅极电极的一部分上方至所述第一低浓度扩散区域的一部分上方重叠的结构。这样，即使在将第一MOSFET的电压施加方向固定为一个方向的情况下，也能够应对。
另外，优选使第一～第三低浓度扩散区域为比第一～第三高浓度扩散区域充分低的(例如低1位以上)杂质浓度。这样，由于特别是第三低浓度扩散区域内的电阻率上升，所以即使减小重叠在第三低浓度扩散区域的第三绝缘膜的宽度，也能够确保某种程度的电阻值。也就是说，不招致在骤回工作时流过大电流这样的事态，就能够缩小第三低浓度扩散区域的水平方向的宽度，谋求装置尺寸的缩小化。
根据本发明，能够实现在同一衬底上搭载了作为被保护元件的MOSFET、静电保护用的MOSFET的半导体装置，其中，不招致在骤回工作时流过大电流这样的事态就具有高保护能力，并且能够以少的工序数进行制造。
附图说明
图1是本发明的半导体装置的概略剖视图。
图2是表示本发明的半导体装置的制造工序的工序剖视图。
图3是表示本发明的半导体装置的制造工序的工序剖视图。
图4是表示本发明的半导体装置的制造工序的工序剖视图。
图5是本发明的半导体装置的另一个概略剖视图。
图6是含有静电保护电路的电路例。
图7是表示击穿后的N型MOSFET中的漏极电压Vd和漏极电流Id的关系的概念图。
图8是以往的半导体装置的概略剖视图。
图9是以往的半导体装置的另一个概略剖视图。
附图标记说明
1：半导体衬底
2：元件分离区域
3：高耐压用P型阱
4：低耐压用P型阱
5：栅极氧化膜
6：漂移区域
8、9：栅极氧化膜
11、12、13：栅极电极
15、16：LDD区域
17：抗蚀剂图案
21：绝缘膜(掩模绝缘膜)
21a、21b、21c：绝缘膜(掩模绝缘膜)
22、23：抗蚀剂图案
31、32、33：源极/漏极区域
31d：漏极
31s：源极
41、42、43、44、45、46：硅化物层
51：层间绝缘膜
52、53、54：接触电极
55、56、57：布线层
61：高耐压MOSFET
62：低耐压MOSFET
63：静电保护用MOSFET
91：MOSFET
92：内部电路
100：半导体衬底
101：元件分离区域
102：高浓度扩散区域
103：低浓度扩散区域
104：栅极氧化膜
105：栅极电极
106：侧壁绝缘膜
107、108：硅化物层
112：高浓度扩散区域
113：低浓度扩散区域
114：栅极氧化膜
115：栅极电极
116：侧壁绝缘膜
117、118：硅化物层
120：硅化物阻挡层用绝缘膜
121：MOSFET
122：静电保护用MOSFET
200：半导体衬底
201：元件分离区域
202：低浓度扩散区域
203：低浓度扩散区域
204：栅极氧化膜
205：栅极电极
206：漏极
207：源极
208：侧壁绝缘膜
209、210、211：硅化物层
212：硅化物阻挡层用绝缘膜
220：抗蚀剂图案
A1、A2、A3：区域
B 1、B2：区域
B2：区域
d1、d3：分离区域
具体实施方式
(结构)
在图1中示出本发明的半导体装置的概略剖视图。本半导体装置在同一半导体衬底1上具有3个区域A1～A3，在各区域内形成有各自不同的MOSFET。区域A1对应于第一区域，区域A2对应于第二区域，区域A3对应于第三区域。
并且，在区域A1内形成有高耐压MOSFET61，在区域A2内形成有低耐压MOSFET62，在区域A3内形成有作为静电保护元件的MOSFET63。以下，将作为静电保护元件的MOSFET称为“静电保护MOSFET”。高耐压MOSFET61对应于第一MOSFET，低耐压MOSFET62对应于第二MOSFET，静电保护MOSFET63对应于第三MOSFET。此外，在此假设各MOSFET为N型MOSFET。
在本实施方式中，将静电保护MOSFET63作为低耐压MOSFET62的保护用元件。也就是说，在此，静电保护MOSFET63与低耐压MOSFET62同样地形成在低耐压的P型阱4上。
高耐压MOSFET61形成在高耐压的P型阱3上。在P型阱3的表面区域具有一部分间隔地形成有低浓度N型的漂移区域6。漂移区域6对应于第一低浓度扩散区域。
另外，高耐压MOSFET61在P型阱3的上表面隔着高耐压用的栅极氧化膜5具有栅极电极11。该栅极电极11以重叠的方式形成在被分离的漂移区域6夹持的区域、以及漂移区域6的一部分上方。栅极电极11对应于第一栅极电极。
在漂移区域6的表面区域中的、与栅极电极11相反一侧的元件分离区域2侧的一部分区域中，形成有高浓度N型的源极/漏极区域31。在该源极/漏极区域31的上表面形成有硅化物层41。源极/漏极区域31对应于第一高浓度扩散区域。
高耐压MOSFET61具有绝缘膜21a，该绝缘膜21a重叠在栅极电极11的一部分上表面、以及在表面未形成有源极/漏极区域31的漂移区域6的上方。该绝缘膜21a不仅沿垂直方向形成在栅极电极11的侧壁部分，而且沿与半导体衬底1平行的水平方向上也有某种程度延伸。利用该绝缘膜21a，确保栅极电极11和源极/漏极区域31上的硅化物层41在水平方向的间隔d1。
并且，该绝缘膜21a并不是完全覆盖栅极电极11的上表面，而是仅在从边缘起具有一定宽度的区域中形成，未形成在其中央部。在未形成有该绝缘膜21a的栅极电极11的上表面，形成有硅化物层42，有助于降低接触电阻。此外，硅化物层41以及42对应于第一硅化物层，绝缘膜21a对应于第一绝缘膜。
在高浓度MOSFET61内形成的漂移区域6是为了发挥电场缓和效果而形成的，但是为了发挥该效果，在栅极电极11下方和源极/漏极区域31之间需要某种程度的水平方向的间隔。在图1的结构中，由于形成在间隔区域(d1)的漂移区域6的存在，能够缓和在源极/漏极区域31和栅极电极11之间产生高电场。
但是，即使确保该距离，当在该间隔位置的漂移区域6的上表面形成了硅化物层41时，源极/漏极区域31和漂移区域6都形成在同一硅化物层41的下层，在该位置，两者的电位几乎没有差。也就是说，此时，无法充分发挥漂移区域6的缓和栅极电极11间的电场这样的功能。
因此，在本发明的半导体装置中，如图1所示，在未形成有源极/漏极区域31的漂移区域6的上表面不形成硅化物层41，取而代之，形成绝缘膜21a。
并且，以覆盖栅极电极11、绝缘膜21a、硅化物层41、42的方式形成层间绝缘膜51，在该层间绝缘膜51内形成有用于与源极/漏极区域31上的硅化物层41电连接的接触电极52。并且，在层间绝缘膜51的上层形成有与接触电极52电连接的布线层55。此外，虽然没有图示，但是用于与栅极电极11上的硅化物层42电连接的接触电极也形成在其他位置。
低耐压MOSFET62形成在区域A2内的低耐压的P型阱4上。在P型阱4的表面区域具有一部分间隔地形成低浓度N型的LDD区域15。LDD区域15对应于第二低浓度扩散区域。
低耐压MOSFET62在P型阱4的上表面隔着低耐压用的栅极氧化膜8具有栅极电极12。该栅极电极12以重叠的方式形成在被分离的低浓度LDD区域15夹持的区域、以及低浓度LDD区域15的一部分上方。栅极电极12对应于第二栅极电极。
在低浓度LDD区域15的表面区域中的、与栅极电极12相反一侧的元件分离区域2侧的一部分区域中，形成有高浓度N型的源极/漏极区域32。在该源极/漏极区域32的上表面形成有硅化物层43。另外，在栅极电极12的上表面也形成有硅化物层44。源极/漏极区域32对应于第二高浓度扩散区域，硅化物层43以及44对应于第二硅化物层。
低耐压MOSFET62在栅极电极12的侧壁部分具有绝缘膜21b。该绝缘膜21b形成为与在表面未形成有源极/漏极区域32的低浓度LDD区域15的上方重叠。但是，该绝缘膜21b与高耐压MOSFET61具有的绝缘膜21a相比较，水平方向的扩展少。即，在栅极电极12的上表面几乎或完全没有形成，即使在绝缘膜21b与栅极氧化膜接触的高度位置，也与绝缘膜21a相比在水平方向的延伸小。绝缘膜21b对应于第二绝缘膜。
形成在低耐压MOSFET62内的LDD区域15也与形成在高浓度MOSFET61内的漂移区域6同样，设置的目的在于，缓和在栅极电极12和源极/漏极区域32之间产生高电场。但是，低耐压MOSFET62与高耐压MOSFET61相比所要求的耐压低。因此，为了谋求占有面积缩小，在低耐压MOSFET62中，与高耐压MOSFET61相比较，栅极电极和源极/漏极区域的水平方向的分离距离变短。并且，在低耐压MOSFET61的情况下，利用形成在栅极电极12的侧壁的绝缘膜21b来实现确保该距离。
上述的层间绝缘膜51形成为覆盖栅极电极12、绝缘膜21b、硅化物层43、44，在该层间绝缘膜51内形成有用于与源极/漏极区域32上的硅化物层43电连接的接触电极53。并且，在层间绝缘膜51的上层形成有与接触电极53电连接的布线层56。此外，虽然没有图示，但是，用于与栅极电极12上的硅化物层44电连接的接触电极也形成在其他位置。
低耐压的静电保护MOSFET63形成在区域A3内的低耐压的P型阱4上。在P型阱4的表面区域具有一部分间隔地形成有低浓度N型的LDD区域16。LDD区域16对应于第三低浓度扩散区域。
静电保护MOSFET63在P型阱4的上表面隔着低耐压用的栅极氧化膜9而具有栅极电极13。该栅极电极13以重叠的方式形成在被分离的低浓度LDD区域16夹持的区域、以及低浓度LDD区域16的一部上方。栅极电极13对应于第三栅极电极。
在低浓度LDD区域16的表面区域中的、与栅极电极13相反一侧的元件分离区域2侧的一部分区域中，形成有高浓度N型的源极/漏极区域33。在该源极/漏极区域33的上表面形成有硅化物层45。源极/漏极区域33对应于第三高浓度扩散区域。
静电保护MOSFET63具有绝缘膜21c，该绝缘膜21c重叠在栅极电极13的一部分上表面、以及在表面未形成有源极/漏极区域33的低浓度LDD区域16的上方。该绝缘膜21c以如下方式形成：不仅沿垂直方向形成在栅极电极13的侧壁部分，而且沿与半导体衬底1平行的水平方向也有某种程度延伸。借助该绝缘膜21c，确保栅极电极13和源极/漏极区域33上的硅化物层45在水平方向的间隔d3。
如上所述，在静电保护用的MOSFET中，当在扩散区域形成硅化物层时，由于骤回工作后的寄生晶体管的电阻值显著降低，因而当施加过电压时流过高电流，容易破坏。因此，在本发明的半导体装置中，在区域A3内，对作为扩散区域的低浓度LDD区域16不形成硅化物层45，从而在源极/漏极33和栅极电极13之间、即间隔区域d3的位置设置未形成有硅化物层45的低浓度LDD区域16。由此，能够抑制骤回工作后的电阻值大幅度降低。
并且，该绝缘膜21c并不是完全覆盖栅极电极13的上表面，而是仅形成在从边缘起具有一定宽度的区域中，未形成在其中央部。在未形成有该绝缘膜21c的栅极电极13的上表面形成有硅化物层46。此外，硅化物层45以及46对应于第三硅化物层，绝缘膜21c对应于第三绝缘膜。
上述的层间绝缘膜51形成为覆盖栅极电极13、绝缘膜21c、硅化物层45、46，在该层间绝缘膜51内形成有用于与源极/漏极区域33上的硅化物层45电连接的接触电极54。并且，在层间绝缘膜51的上层形成有与接触电极54电连接的布线层57。此外，虽然没有图示，但是用于与栅极电极13上的硅化物层46电连接的接触电极也形成在其他位置。另外，静电保护MOSFET63为了在通常时处于截止状态，将栅极电极13、源极/漏极33内的一方的扩散区域(源极)电连接。
根据图1的结构，高耐压MOSFET61相比低耐压MOSFET62能够实现高耐压，静电保护MOSFET63能够在不容易被破坏的情况下从过电压中保护低耐压MOSFET62。并且，如以下说明那样，绝缘膜21a、21b、21c全部能够以同一工序形成，因而不需要另外追加用于形成作为硅化物阻挡层的绝缘膜的工序。另外，硅化物层41～46也以同一工序形成，因而，不需要通过另外的工序形成在栅极电极的上层形成的硅化物层和在源极/漏极区域的上层形成的硅化物层。因此，与现有技术相比，能够以大幅减少的工序数进行制造。
进而，绝缘膜21a、21b、21c分别作为用于形成源极/漏极区域31、32、33的掩模而发挥功能。因而，在形成绝缘膜21a、21c的时间点，若在形成抗蚀剂图案时进行位置对准，则源极/漏极区域能够自匹配地形成。因而，与现有技术相比，由于经过需要考虑工艺时的偏差的因素，所以，能够减小应确保的对准裕度。以下，将绝缘膜21a、21b、21c适当总称为“掩模绝缘膜”。
此外，在图1中，对在P型半导体衬底1上形成N型MOSFET的情况了说明，但是，对通过使各杂质离子的导电型反转而形成P型MOSFET的情况，也能够同样地说明。
(制法)
参照在图2～图4中示意性地示出的工序剖视图来说明本半导体装置的制造方法。此外，为了便于绘图，将工序剖视图分为三幅图。另外，为了便于说明，对各工序标注#1～#15的步骤号。
首先，如图2的(a)所示，在P型半导体衬底1上，使用公知的STI(Shallow Trench Isolation，浅沟槽隔离)技术，形成深度为0.3～1.0μm左右的元件分离区域2(步骤#1)。由此，形成由元件分离区域2划分的活性区域。
本发明的半导体装置为在同一衬底上混合搭载了高耐压MOSFET、低耐压MOSFET以及作为静电保护元件的MOSFET(以下称为静电保护MOSFET)这3个元件的结构。因此，在步骤#1中，形成至少三个区域以上的活性区域。在图2的(a)中，图示了形成3个活性区域的情况，分别形成在区域A1、A2、A3内。
此外，在本实施方式中，区域A1是用于形成高耐压MOSFET的区域，区域A2是用于形成低耐压MOSFET的区域，区域A3是用于形成静电保护MOSFET的区域。即，形成各区域A1～A3内的活性区域用作在各区域中形成的MOSFET的活性区域。
接着，如图2的(b)所示，在区域A1内形成高耐压用的P型阱3，在区域A2以及A3内分别形成低耐压用的P型阱4(步骤#2)。具体地说，在各个阱的形成中，通过在注入P型杂质离子(例如B离子)后进行热处理来形成。通过对区域A2以及A3同时进行离子注入，由此，低耐压MOSFET和静电保护MOSFET共用P型阱4。然后，在整个表面上通过热氧化或CVD法形成膜厚为30～60nm左右的高耐压用栅极氧化膜5(步骤#3)。
接着，如图2的(c)所示，通过对高耐压用阱3的一部分表面进行离子注入，从而形成高耐压MOSFET用的漂移区域6(步骤#4)。具体地说，在不进行离子注入的区域、即区域A2以及A3内的整个表面和区域A1内的一部分形成有抗蚀剂图案7的状态下，以掺杂量5×1012ions/cm2、注入能量100keV注入N型杂质离子(例如P离子)。然后除去抗蚀剂图案7。
接着，如图2的(d)所示，除去在低耐压用阱4上形成的高耐压用栅极氧化膜5后(步骤#5)，在该区域通过热氧化法生长膜厚7nm左右的低耐压用栅极氧化膜(步骤#6)。具体地说，在区域A2内形成低耐压用栅极氧化膜8，在区域A3内形成栅极氧化膜9。
接着，如图3的(a)所示，在区域A1内的栅极氧化膜5上的规定区域、区域A2内的栅极氧化膜8上的规定区域、区域A3内的栅极氧化膜9上的规定区域，分别形成由多晶硅构成的栅极电极11、12、13(步骤#7)。具体地说，在整个面上形成多晶硅膜后，实施蚀刻处理而形成。
接着，如图3的(b)所示，通过对低耐压用阱4的一部分表面进行离子注入，由此，形成低耐压MOSFET用的低浓度LDD区域15以及静电保护MOSFET用的LDD区域16(步骤#8)。具体地说，在不进行离子注入的区域、即区域A1整个表面形成有抗蚀剂图案17的状态下，以掺杂量2×1013ions/cm2、注入能量20keV注入N型杂质离子(例如P离子)。由于在低耐压用阱4上形成有栅极电极12、13，所以，该栅极电极成为掩模，在该栅极电极的下方没有被注入离子，而注入到其外侧。
接着，如图3的(c)所示，在整个面上成膜绝缘膜21(步骤#9)。具体地说，通过CVD法形成100nm左右的由例如SiN或SiO2构成的绝缘膜。该绝缘膜21对应于掩模绝缘膜，利用后面的工序形成该绝缘膜21，由此，构成MOSFET61的第一绝缘膜21a、MOSFET62的绝缘膜21b、MOSFET63的绝缘膜21c。
接着，如图3的(d)所示，在区域A1内以及A3内的规定区域形成抗蚀剂图案22、23(步骤#10)。此时，在区域A1内，以从栅极电极11的一部分上方至漂移区域6的一部分上方进行重叠方式形成抗蚀剂图案22。同样，在区域A3内，以从栅极电极13的一部分上方至低浓度LDD区域16的一部分上方进行重叠的方式形成抗蚀剂图案23。
即，通过步骤#10，在区域A1内，在形成在栅极电极11的中央部的上方、以及形成在漂移区域6的上方中的与栅极电极11侧相反的元件分离区域2侧的绝缘膜21上，未形成抗蚀剂图案22。另外，在区域A3内，在形成在栅极电极13的中央部的上方、以及形成在低浓度LDD区域16的上方中的与栅极电极13侧相反的元件分离区域2侧的绝缘膜21上，未形成抗蚀剂图案23。
在这样的状态下，通过各向异性的干蚀刻(例如RIE：Reactive Ion Etching：反应性离子蚀刻)，对绝缘膜21进行蚀刻(步骤#11)。由此，如图4的(a)所示，在区域A1中，被抗蚀剂图案22覆盖的区域的绝缘膜21a残存，其他部分被除去。在区域A2中，在栅极电极12的侧壁部分残存绝缘膜21b，其他部分被除去。另外，在区域A3中，被抗蚀剂图案23覆盖的区域的绝缘膜21c残存，其他部分被除去。此外，在元件分离区域2上形成的绝缘膜21也被除去。
通过本步骤，在区域A1内，漂移区域6中的在上方形成有绝缘膜21a的部分的区域沿水平方向以d1的宽度形成。同样地，在区域A3内，LDD区域16中的在上方形成有绝缘膜21c的部分的区域沿水平方向以d3的宽度形成。该绝缘膜21a以及21c在后述的硅化物化的工序(步骤#13～#14)中，发挥阻挡与这些绝缘膜重叠的位置的漂移区域6或LDD区域16的硅化物化的功能。进而，在后述的高浓度杂质离子的注入工序(步骤#12)中，也作为用于在区域A1以及A3内形成源极/漏极区域的掩模而发挥功能。
另一方面，在区域A2内，LDD区域15中的在上方形成有绝缘膜21b的部分区域，是与作为侧壁绝缘膜而残存在高的栅极电极12的侧壁上的绝缘膜21b的膜厚相当的宽度，与d1以及d3相比充分短。因此，在后述的硅化物化的工序中，几乎整个LDD区域15被硅化物化。此外，绝缘膜21b与绝缘膜21a以及21c同样，在用于形成源极/漏极区域的高浓度杂质离子的注入工序中发挥掩模的功能。
另外，在区域A1内和A3内，绝缘膜21a以及21c以在栅极电极的上方开口一部分的方式而形成。因此，在后述的步骤#12中，在形成源极/漏极区域时，也能够同时进行对这些栅极电极11以及13的杂质掺杂。在栅极电极上表面上未形成有绝缘膜21b的区域A2内，当然能够对栅极电极12进行杂质掺杂。
此外，在对该绝缘膜21进行蚀刻的步骤#11中，一起对栅极氧化膜5、8、9也进行蚀刻。由此，如图4的(a)所示，在步骤#11结束时，栅极氧化膜仅残存在于绝缘膜(21a、21b、21c)或栅极电极(11、12、13)的下层。也就是说，在绝缘膜21被除去的位置的正下方，在各扩散区域(6、15、16)的上层成膜的栅极氧化膜(5、8、9)通过本步骤被除去。
接着，如图4的(b)所示，对区域A1、A2、A3内的表面进行离子注入，从而形成各MOSFET的源极/漏极区域31、32、33(步骤#12)。具体地说，以掺杂量5×1015ions/cm2、注入能量40keV注入N型杂质离子(例如As离子)。
此时，在区域A1内，栅极电极11和绝缘膜21a作为掩模发挥功能，在漂移区域6的位于栅极电极11以及绝缘膜21a的外侧的表面区域形成源极/漏极区域31。在区域A2内，栅极电极12和形成在其侧壁的绝缘膜21b作为掩模发挥功能，在低浓度LDD区域15的位于栅极电极12以及绝缘膜21b的外侧的表面区域形成源极/漏极区域32。在区域A3内，栅极电极13和绝缘膜21c作为掩模发挥功能，在低浓度LDD区域16的位于栅极电极13以及绝缘膜21c的外侧的表面区域形成源极/漏极区域33。
另外，如上所述，通过本步骤#12，一起进行对各栅极电极11、12、13的杂质掺杂。
接着，在露出的栅极电极11、12、13的上表面以及源极/漏极区域31、32、33的上表面分形成硅化物层。具体地说，首先，在整个表面上通过溅射法或CVD法成膜Ti、Co等高介电常数金属膜(步骤#13)。然后，进行RTA(Rapid Thermal Annealing：快速热退火)等热处理(步骤#14)。
如上所述，在步骤#11的蚀刻工序中，在上方未形成有绝缘膜21的位置的各扩散区域(6、15、16)的上层成膜的栅极氧化膜(5、8、9)被除去。因此，该区域的硅衬底(活性区域)露出，能够使该衬底面与在步骤#13形成的金属膜接触。另外，露出的栅极电极的上表面也与该金属膜接触。并且，通过步骤#14的热处理，在金属膜和硅衬底的接触区域以及金属膜和多晶硅膜(栅极电极)的接触区域，进行硅化物化。
另一方面，在绝缘膜上形成的金属膜即使通过热处理也不发生反应而残存。通过使用H2SO4、H2O2等的药液处理，有选择地除去该未反应的金属膜(步骤#15)。由此，如图4的(c)所示，在区域A1内形成硅化物层41、42，在区域A2内形成硅化物层43、44，在该区域A3内形成硅化物层45、46。
更具体地说，如下所述。在区域A1中，在上方未形成有绝缘膜21a的源极/漏极区域31的上表面形成有硅化物层41，在栅极电极11的上表面中的未形成有绝缘膜21a的区域形成硅化物层42。另一方面，关于在上方形成有绝缘膜21a的区域d1的漂移区域6，由于该绝缘膜21a作为硅化物阻挡层而发挥功能，所以在该表面未形成硅化物层。
在区域A2中，在上方未形成有绝缘膜21b的源极/漏极区域32的上表面形成硅化物层43，在栅极电极12的上表面形成硅化物层44。在区域A2内，LDD区域15中的在上方形成有绝缘膜21b的部分的区域为与作为侧壁绝缘膜残存在高的栅极电极12的侧壁上的绝缘膜21b的膜厚相当的宽度，比绝缘膜21a短。也就是说，在区域A2内，几乎在整个活性区域上形成硅化物层43。另外，由于在栅极电极12的上表面也几乎没有残存绝缘膜21b，所以该栅极电极12的上表面几乎被硅化物化。
在区域A3中，在源极/漏极区域33的上表面中的未形成有绝缘膜21c的区域形成有硅化物层45，在栅极电极13的上表面中的未形成有绝缘膜21c的区域形成有硅化物层46。另一方面，关于在上方形成有绝缘膜21c的区域d3的LDD区域16，由于该绝缘膜21c作为硅化物阻挡层而发挥功能，所以，在该表面未形成有硅化物层。
然后通过公知的方法，在成膜层间绝缘膜51后，通过例如W等高介电常数金属形成接触柱塞52、53、54以及布线层55、56、57。经由以上的各工序，形成图1所示的半导体装置。
下面对其他实施方式进行说明。
(1)在上述的实施方式中，对在同一衬底上搭载高耐压MOSFET、低耐压MOSFET、用于保护低耐压MOSFET的静电保护MOSFET的情况进行了说明，但是，在搭载用于保护高耐压MOSFET的静电保护MOSFET的情况下也能够通过同样的方法来实现。
(2)在上述的实施方式中，对于高耐压MOSFET61，假定了在电压施加方向上没有限定的情况。而即使在将电压施加方向限定为一个方向的情况下，也能够通过同样的工序来实现。
图5是这种半导体装置的结构例。与图1相比较，绝缘膜21a的形状不同。绝缘膜21a在漏极31d侧与图1的情况同样，以重叠的方式形成在栅极电极11的一部分上表面以及表面未形成有漏极区域31d的漂移区域6d的上方。另一方面，在源极31s侧，与区域A2同样，作为侧壁绝缘膜形成在栅极电极11的侧壁部分。
关于图5的结构，除了在上述的步骤#10中，以仅覆盖在漏极31d侧的方式形成抗蚀剂图案22之外，能够以与上述的实施方式同样的方法来实现。
在该情况下，作为漏极发挥功能的扩散区域和作为源极发挥功能的扩散区域是分别确定的结构，在耐压性上成为问题的是漏极侧，所以关于源极侧，不需要像漏极侧那样确保用于缓和高电场的漂移区域的宽度。因此，相比图1具有能够缩小装置尺寸的效果。

Claims (9)

1.一种半导体装置的制造方法，该半导体装置在同一半导体衬底上搭载了高耐压的第一MOSFET、低耐压的第二MOSFET以及静电保护用的第三MOSFET，其特征在于，
在半导体衬底上形成元件分离区域，由此，分别划分出形成所述第一MOSFET的第一区域、形成所述第二MOSFET的第二区域、以及形成所述第三MOSFET的第三区域，
在所述第一区域内，形成构成所述第一MOSFET的阱区域，在该阱区域的规定的表面位置形成第一低浓度扩散区域，在所述半导体衬底上隔着高耐压用的栅极氧化膜形成第一栅极电极，
在所述第二区域内，形成构成所述第二MOSFET的阱区域，在该阱区域的规定的表面位置形成第二低浓度扩散区域，在所述半导体衬底上隔着低耐压用的栅极氧化膜形成第二栅极电极，
在所述第三区域内，形成构成所述第三MOSFET的阱区域，在该阱区域的规定的表面位置形成第三低浓度扩散区域，在所述半导体衬底上隔着栅极氧化膜形成第三栅极电极，
在形成有所述第一～第三栅极电极、所述第一～第三低浓度扩散区域的状态下，在整个表面成膜掩模绝缘膜，
然后，形成抗蚀剂图案，该抗蚀剂图案在所述第一区域内从所述第一栅极电极的一部分上方至所述第一低浓度扩散区域的一部分上方进行重叠，并且在所述第三区域内从所述第三栅极电极的一部分上方至所述第三低浓度扩散区域的一部分上方进行重叠，
然后，将所述抗蚀剂图案作为掩模，对所述掩模绝缘膜进行各向异性蚀刻，在所述第一区域以及所述第三区域内的被所述抗蚀剂图案覆盖之处、以及所述第二区域内的所述第二栅极电极的侧壁部分残存所述掩模绝缘膜，
然后，将残存的所述掩模绝缘膜以及所述第一～第三栅极电极作为掩模进行高浓度离子注入，在未被所述掩模绝缘膜覆盖的所述第一～第三低浓度扩散区域的表面区域分别形成第一～第三高浓度扩散区域，并且，对所述第一～第三栅极电极进行掺杂，
然后，在整个表面上成膜高熔点金属膜后，进行热处理，在所述第一～第三高浓度扩散区域的上表面、未被所述掩模绝缘膜覆盖之处的第一以及第三栅极电极的上表面、以及所述第二栅极电极的上表面形成硅化物层，
然后，有选择地除去在所述掩模绝缘膜上以及所述元件分离区域上残存的未反应的所述高融点金属膜。
2.如权利要求1所述的制造方法，其中，
在形成所述抗蚀剂图案时，在所述第一区域内，仅在左右任意一方，从所述第一栅极电极的一部分上方至所述第一低浓度扩散区域的一部分上方进行重叠。
3.如权利要求1或2所述的制造方法，其中，
在对所述掩模绝缘膜进行各向异性蚀刻时，将所述抗蚀剂图案以及所述第一～第三栅极电极作为掩模，一起蚀刻除去栅极氧化膜。
4.一种半导体装置，在同一半导体衬底上搭载了高耐压的第一MOSFET、低耐压的第二MOSFET以及静电保护用的第三MOSFET，其特征在于，
在利用元件分离区域划分的第一～第三区域内，分别形成有所述第一～第三MOSFET，
在所述第一区域内具有：阱区域；第一低浓度扩散区域，在其表面处分离形成；第一栅极电极，在所述半导体衬底上以隔着高耐压的栅极氧化膜位于所述第一低浓度扩散区域的间隔区域的上方的方式形成；第一绝缘膜，从所述第一栅极电极的一部分上方至所述第一低浓度扩散区域的一部分上方进行重叠；第一高浓度扩散区域，在上方未形成有所述第一绝缘膜的所述第一低浓度扩散区域的表面位置形成；以及第一硅化物层，在上方未形成有所述第一绝缘膜之处的所述第一栅极电极的上层以及所述第一高浓度扩散区域的上层形成，
在所述第二区域内具有：阱区域；第二低浓度扩散区域，在其表面处分离形成；第二栅极电极，在所述半导体衬底上以隔着低耐压的栅极氧化膜位于所述第二低浓度扩散区域的间隔区域的上方的方式形成；第二绝缘膜，在所述第二栅极电极的侧壁形成；第二高浓度扩散区域，在上方未形成有所述第二绝缘膜的所述第二低浓度扩散区域的表面位置形成；以及第二硅化物层，在所述第二栅极电极的上层以及所述第二高浓度扩散区域的上层形成，
在所述第三区域内具有：阱区域；第三低浓度扩散区域，在其表面处分离形成；第三栅极电极，在所述半导体衬底上以隔着栅极氧化膜位于所述第三低浓度扩散区域的间隔区域的上方的方式形成；第三绝缘膜，从所述第三栅极电极的一部分上方至所述第三低浓度扩散区域的一部分上方进行重叠；第三高浓度扩散区域，在上方未形成有所述第三绝缘膜的所述第三低浓度扩散区域的表面位置形成；以及第三硅化物层，在上方未形成有所述第三绝缘膜之处的所述第三栅极电极的上层以及所述第三高浓度扩散区域的上层形成。
5.如权利要求4所述的半导体装置，其中，
所述第一～第三绝缘膜都在同一工序下形成。
6.如权利要求4或5所述的半导体装置，其中，
所述第一～第三硅化物层都在同一工序下形成。
7.如权利要求4～6中任一项所述的半导体装置，其中，
所述第一～第三高浓度扩散区域通过将所述第一～第三绝缘膜作为掩模的离子注入来形成。
8.如权利要求4～7中任一项所述的半导体装置，其中，
所述第一绝缘膜仅在左右任意一方从所述第一栅极电极的一部分上方至所述第一低浓度扩散区域的一部分上方进行重叠。
9.一种半导体装置，在同一半导体衬底上搭载了高耐压的第一MOSFET、低耐压的第二MOSFET以及静电保护用的第三MOSFET，其特征在于，
在利用元件分离区域划分的第一～第三区域内分别形成有所述第一～第三MOSFET，
所述第一～第三MOSFET分别具有：阱区域；低浓度扩散区域，在其表面处分离形成；栅极电极，在所述半导体衬底上以隔着栅极氧化膜位于所述低浓度扩散区域的间隔区域的上方的方式形成；掩模绝缘膜，在所述栅极电极的侧壁形成；高浓度扩散区域，在上方未形成有所述掩模绝缘膜的所述低浓度扩散区域的表面位置形成；以及硅化物层，在所述栅极电极的上层以及所述高浓度扩散区域的上层形成，
在所述第一以及第三区域内，所述掩模绝缘膜以从所述栅极电极的一部分上方至所述低浓度扩散区域的一部分上方进行重叠的方式形成。
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