JPH10125913A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法Info
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- JPH10125913A JPH10125913A JP8280863A JP28086396A JPH10125913A JP H10125913 A JPH10125913 A JP H10125913A JP 8280863 A JP8280863 A JP 8280863A JP 28086396 A JP28086396 A JP 28086396A JP H10125913 A JPH10125913 A JP H10125913A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】
【課題】 高耐圧トランジスタの駆動能力および耐圧低
下を防止し、同時に、他のトランジスタのゲート電極の
帯電を防止して信頼性を高める。 【解決手段】 少なくとも一方の不純物領域が、チャネ
ル形成領域３ａ側から順に、低濃度なオフセット不純物
領域Ａ、高濃度な不純物領域９ｂ、低濃度なオフセット
不純物領域Ｂを隣接させて構成され、オフセット不純物
領域Ａ，Ｂ上を覆い高濃度な不純物領域９ｂ上で開口す
るオフセット領域保護用の絶縁膜１０ａ，１０ｂを、チ
ャネル形成領域３ａを挟んだ他の不純物領域７ａ上に接
する絶縁層（例えば、側壁スペーサ層８）に対し、その
離間方向に分離したかたちで有する。これにより、オフ
セット不純物領域Ａ，Ｂが保護されて当該高耐圧トラン
ジスタ１のＩdsについて初期値低下や動作時劣化が防止
され、また、不純物領域７ｂについて、その部分的なシ
リサイド化等が可能となる。
下を防止し、同時に、他のトランジスタのゲート電極の
帯電を防止して信頼性を高める。 【解決手段】 少なくとも一方の不純物領域が、チャネ
ル形成領域３ａ側から順に、低濃度なオフセット不純物
領域Ａ、高濃度な不純物領域９ｂ、低濃度なオフセット
不純物領域Ｂを隣接させて構成され、オフセット不純物
領域Ａ，Ｂ上を覆い高濃度な不純物領域９ｂ上で開口す
るオフセット領域保護用の絶縁膜１０ａ，１０ｂを、チ
ャネル形成領域３ａを挟んだ他の不純物領域７ａ上に接
する絶縁層（例えば、側壁スペーサ層８）に対し、その
離間方向に分離したかたちで有する。これにより、オフ
セット不純物領域Ａ，Ｂが保護されて当該高耐圧トラン
ジスタ１のＩdsについて初期値低下や動作時劣化が防止
され、また、不純物領域７ｂについて、その部分的なシ
リサイド化等が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば不揮発性メ
モリ等、高耐圧トランジスタを含む半導体装置及びその
製造方法に関する。
モリ等、高耐圧トランジスタを含む半導体装置及びその
製造方法に関する。
【０００２】
【従来の技術】たとえば不揮発性半導体メモリや高耐圧
仕様のマイクロプロセッサ等、高電圧を扱う半導体装置
において、高電圧をオペレーションするためのトランジ
スタは、比較的に低い電圧で駆動する通常のトランジス
タと構造が若干異なっている。
仕様のマイクロプロセッサ等、高電圧を扱う半導体装置
において、高電圧をオペレーションするためのトランジ
スタは、比較的に低い電圧で駆動する通常のトランジス
タと構造が若干異なっている。
【０００３】図８には、この高耐圧トランジスタの一例
を、通常のトランジスタと比較して示す。同図（ａ）
は、通常のトランジスタ例として、ＬＤＤ(Lightly Dop
ed Drain) 構造のｎチャネルＭＯＳＦＥＴ(Metal-Oxide
-Semiconductor Field-EffectTransistor) の概略断面
図である。また、同図（ｂ）は、高耐圧ｎチャンネルＭ
ＯＳＦＥＴの概略断面図である。図８において、符号１
００はシリコンウェーハ等の半導体基板、１０１はｐウ
ェル、１０２はフィールド酸化膜、１０３はゲート絶縁
膜、１０４はゲート電極、１０５ａ，１０５ｂはｎ型不
純物が比較的に低濃度に導入されたＬＤＤ領域、１０６
はサイドウォール、１０７ａ，１０７ｂはそれぞれｎ型
不純物が比較的に高濃度に導入されたソース領域，ドレ
イン領域である。
を、通常のトランジスタと比較して示す。同図（ａ）
は、通常のトランジスタ例として、ＬＤＤ(Lightly Dop
ed Drain) 構造のｎチャネルＭＯＳＦＥＴ(Metal-Oxide
-Semiconductor Field-EffectTransistor) の概略断面
図である。また、同図（ｂ）は、高耐圧ｎチャンネルＭ
ＯＳＦＥＴの概略断面図である。図８において、符号１
００はシリコンウェーハ等の半導体基板、１０１はｐウ
ェル、１０２はフィールド酸化膜、１０３はゲート絶縁
膜、１０４はゲート電極、１０５ａ，１０５ｂはｎ型不
純物が比較的に低濃度に導入されたＬＤＤ領域、１０６
はサイドウォール、１０７ａ，１０７ｂはそれぞれｎ型
不純物が比較的に高濃度に導入されたソース領域，ドレ
イン領域である。
【０００４】図８（ｂ）に示す高耐圧ｎチャネルＭＯＳ
ＦＥＴは、同図（ａ）に示す通常のＭＯＳＦＥＴと比較
すると、高電圧印加側（ｎチャネル型では、ドレイン）
の不純物領域１０５ｂ，１０７ｂの構造が若干異なって
いる。すなわち、通常のＭＯＳＦＥＴでは、ゲート電極
１０４とドレイン領域１０７ｂとのオフセット量は自己
整合的にサイドウォール１０６の幅に決められているの
に対し、高耐圧ＭＯＳＦＥＴでは、両者間にサイドウォ
ール１０６幅より大きなオフセットＡをもたせてある。
加えて、高耐圧ＭＯＳＦＥＴでは、ドレイン領域１０７
ｂとフィールド酸化膜１０２との間でも、通常のＭＯＳ
ＦＥＴにはないオフセットＢをもたせてある。このよう
なオフセット構造のＦＥＴでは、高電圧が印加されるド
レイン領域１０７ｂについて、ゲート電極１０４あるい
はフィールド酸化膜１０２との間で電界集中が緩和さ
れ、この結果、通常のＭＯＳＦＥＴに比べると、耐圧
（ソース・ドレイン間耐圧、ゲート・ドレイン間耐圧）
が高く、また素子間の絶縁分離特性もよい。
ＦＥＴは、同図（ａ）に示す通常のＭＯＳＦＥＴと比較
すると、高電圧印加側（ｎチャネル型では、ドレイン）
の不純物領域１０５ｂ，１０７ｂの構造が若干異なって
いる。すなわち、通常のＭＯＳＦＥＴでは、ゲート電極
１０４とドレイン領域１０７ｂとのオフセット量は自己
整合的にサイドウォール１０６の幅に決められているの
に対し、高耐圧ＭＯＳＦＥＴでは、両者間にサイドウォ
ール１０６幅より大きなオフセットＡをもたせてある。
加えて、高耐圧ＭＯＳＦＥＴでは、ドレイン領域１０７
ｂとフィールド酸化膜１０２との間でも、通常のＭＯＳ
ＦＥＴにはないオフセットＢをもたせてある。このよう
なオフセット構造のＦＥＴでは、高電圧が印加されるド
レイン領域１０７ｂについて、ゲート電極１０４あるい
はフィールド酸化膜１０２との間で電界集中が緩和さ
れ、この結果、通常のＭＯＳＦＥＴに比べると、耐圧
（ソース・ドレイン間耐圧、ゲート・ドレイン間耐圧）
が高く、また素子間の絶縁分離特性もよい。
【０００５】図９（ａ）〜（ｄ）は、上記構成の高耐圧
ＭＯＳＦＥＴの製造過程の一部を抜き出して示す概略断
面図である。図９（ａ）より前の工程については、特に
図示しないが、まずｐウェル１０１が形成された半導体
基板（ｐ型の半導体基板でも可）を用意し、常法に従っ
てフィールド酸化膜１０２を形成した後、ゲート絶縁膜
１０３とゲート電極１０４となる膜を成膜し加工する。
その後、加工後のゲート電極１０４とフィールド酸化膜
１０２をマスクとしたイオン注入によって、ＬＤＤ領域
１０５ａ，１０５ｂを自己整合的に形成する。図９
（ａ）には、このイオン注入後の状態を示す。
ＭＯＳＦＥＴの製造過程の一部を抜き出して示す概略断
面図である。図９（ａ）より前の工程については、特に
図示しないが、まずｐウェル１０１が形成された半導体
基板（ｐ型の半導体基板でも可）を用意し、常法に従っ
てフィールド酸化膜１０２を形成した後、ゲート絶縁膜
１０３とゲート電極１０４となる膜を成膜し加工する。
その後、加工後のゲート電極１０４とフィールド酸化膜
１０２をマスクとしたイオン注入によって、ＬＤＤ領域
１０５ａ，１０５ｂを自己整合的に形成する。図９
（ａ）には、このイオン注入後の状態を示す。
【０００６】次いで、例えば酸化シリコン膜または窒化
シリコン膜等の膜１０６ａを全面に成膜し（図９
（ｂ））、ゲート電極材料や半導体基板と選択比がとれ
る条件で、この形成膜全面に対しＲＩＥ(Reactive Ion
Etching)等の異方性エッチングを施し、形成膜をエッチ
バック(etch back) する。これにより、ゲート電極１０
４の側壁にサイドウォール１０６が形成される（図９
（ｃ））。
シリコン膜等の膜１０６ａを全面に成膜し（図９
（ｂ））、ゲート電極材料や半導体基板と選択比がとれ
る条件で、この形成膜全面に対しＲＩＥ(Reactive Ion
Etching)等の異方性エッチングを施し、形成膜をエッチ
バック(etch back) する。これにより、ゲート電極１０
４の側壁にサイドウォール１０６が形成される（図９
（ｃ））。
【０００７】図８（ａ）に示した通常のＭＯＳＦＥＴで
は、その後、サイドウォール１０６およびフィールド酸
化膜１０２をマスクとしたイオン注入によってソース領
域１０７ａとドレイン領域１０７ｂを自己整合的に形成
するのであるが、当該高耐圧ＭＯＳＦＥＴでは、先に記
述したオフセット構造を実現するために、図９（ｄ）に
示すように、犠牲層（例えばレジストパターン１０８）
を、ドレイン側のＬＤＤ領域上から周囲のゲート電極１
０４上やフィールド酸化膜１０２上途中にかけて形成す
る。このレジストパターン１０８によって、図９（ｄ）
に示すように、図８（ｂ）のオフセットＡ，Ｂとなる部
分が被覆され、その間が部分的に開口される。したがっ
て、このレジストパターン１０８をマスクとしてイオン
注入を行なうと、図８（ｂ）に示すように、ドレイン側
では、このレジストパターン１０８の開口位置にドレイ
ン領域１０７ｂが形成される。他方、ソース側では、通
常のＭＯＳＦＥＴと同様に、サイドウォール１０６およ
びフィールド酸化膜１０２に対し自己整合的にソース領
域１０７ａが形成される。この後は、特に図示しない
が、所定の配線層等の形成によって電極取出しが行なわ
れる。
は、その後、サイドウォール１０６およびフィールド酸
化膜１０２をマスクとしたイオン注入によってソース領
域１０７ａとドレイン領域１０７ｂを自己整合的に形成
するのであるが、当該高耐圧ＭＯＳＦＥＴでは、先に記
述したオフセット構造を実現するために、図９（ｄ）に
示すように、犠牲層（例えばレジストパターン１０８）
を、ドレイン側のＬＤＤ領域上から周囲のゲート電極１
０４上やフィールド酸化膜１０２上途中にかけて形成す
る。このレジストパターン１０８によって、図９（ｄ）
に示すように、図８（ｂ）のオフセットＡ，Ｂとなる部
分が被覆され、その間が部分的に開口される。したがっ
て、このレジストパターン１０８をマスクとしてイオン
注入を行なうと、図８（ｂ）に示すように、ドレイン側
では、このレジストパターン１０８の開口位置にドレイ
ン領域１０７ｂが形成される。他方、ソース側では、通
常のＭＯＳＦＥＴと同様に、サイドウォール１０６およ
びフィールド酸化膜１０２に対し自己整合的にソース領
域１０７ａが形成される。この後は、特に図示しない
が、所定の配線層等の形成によって電極取出しが行なわ
れる。
【０００８】
【発明が解決しようとする課題】この従来の高耐圧ＭＯ
ＳＦＥＴの製造方法では、図９（ｂ）から同図（ｃ）に
かけて、サイドウォール１０６を形成するためのエッチ
バックの際、通常、オーバーエッチング(over etching)
が施される。すなわち、サイドウォール膜材１０６ａの
膜厚やエッチングのされ方がウェーハ面内で均一とは限
らないことから、ウェーハ面内どの箇所においてもソー
ス領域１０７ａやドレイン領域１０７ｂとなる部分に当
該膜材１０６ａが残らないようにするために、ジャスト
エッチ(just etch) の時間から更に所定割合だけ長い時
間（または、膜厚で規定してもよい）だけ余分にエッチ
ングされる。したがって、このＲＩＥ等におけるオーバ
エッチング時に、ＬＤＤ領域１０５ａ，１０５ｂの露出
表面がイオン化粒子等で叩かれることになる。
ＳＦＥＴの製造方法では、図９（ｂ）から同図（ｃ）に
かけて、サイドウォール１０６を形成するためのエッチ
バックの際、通常、オーバーエッチング(over etching)
が施される。すなわち、サイドウォール膜材１０６ａの
膜厚やエッチングのされ方がウェーハ面内で均一とは限
らないことから、ウェーハ面内どの箇所においてもソー
ス領域１０７ａやドレイン領域１０７ｂとなる部分に当
該膜材１０６ａが残らないようにするために、ジャスト
エッチ(just etch) の時間から更に所定割合だけ長い時
間（または、膜厚で規定してもよい）だけ余分にエッチ
ングされる。したがって、このＲＩＥ等におけるオーバ
エッチング時に、ＬＤＤ領域１０５ａ，１０５ｂの露出
表面がイオン化粒子等で叩かれることになる。
【０００９】このとき、当該膜材１０６ａとシリコン基
板（厳密には、ＬＤＤ領域１０５ａ，１０５ｂ）との選
択比が余り大きくない場合も少なくない。たとえば、酸
化シリコン膜とシリコンとの選択比は通常３〜５程度で
あり、この場合、オーバエッチングによって表出するＬ
ＤＤ領域１０５ａ，１０５ｂの表面が削れることは免れ
得ない。図８（ａ）の通常のＭＯＳＦＥＴでは、この削
れた表面全体に、その後に高濃度な不純物領域１０７
ａ，１０７ｂが形成されることから、この表面削れが特
性上問題となることは少ない。これに対し、同図（ｂ）
の高耐圧ＭＯＳＦＥＴでは、図中、符号Ｃで示す電流経
路途中のオフセット領域表面が削れることから、この部
分が高抵抗化してしまい、ソース・ドレイン間電流Ｉds
がとれなくなるといった問題があった。
板（厳密には、ＬＤＤ領域１０５ａ，１０５ｂ）との選
択比が余り大きくない場合も少なくない。たとえば、酸
化シリコン膜とシリコンとの選択比は通常３〜５程度で
あり、この場合、オーバエッチングによって表出するＬ
ＤＤ領域１０５ａ，１０５ｂの表面が削れることは免れ
得ない。図８（ａ）の通常のＭＯＳＦＥＴでは、この削
れた表面全体に、その後に高濃度な不純物領域１０７
ａ，１０７ｂが形成されることから、この表面削れが特
性上問題となることは少ない。これに対し、同図（ｂ）
の高耐圧ＭＯＳＦＥＴでは、図中、符号Ｃで示す電流経
路途中のオフセット領域表面が削れることから、この部
分が高抵抗化してしまい、ソース・ドレイン間電流Ｉds
がとれなくなるといった問題があった。
【００１０】加えて、このオフセット領域表面Ｃを含む
ＬＤＤ領域の表出部分は、オーバーエッチング時にプラ
ズマに曝されるため、その後に層間膜を形成したときに
層間膜とＬＤＤ領域との界面に界面準位が残ってしま
い、トランジスタ動作を繰り返すうちに、界面準位に電
子が次第に捕獲され、この結果、図１０に示すようにＩ
dsが低下し、ひいては駆動能力が劣化するといった問題
もあった。この２番目の問題は、特にトランジスタサイ
ズを縮小化しゲート長やオフセットＡ，Ｂを短く設定し
た場合に顕著になってくることから、今後、高耐圧トラ
ンジスタを有する半導体装置の更なる微細化を進めてい
く上で、今以上に重要な解決課題となるものと予想され
る。
ＬＤＤ領域の表出部分は、オーバーエッチング時にプラ
ズマに曝されるため、その後に層間膜を形成したときに
層間膜とＬＤＤ領域との界面に界面準位が残ってしま
い、トランジスタ動作を繰り返すうちに、界面準位に電
子が次第に捕獲され、この結果、図１０に示すようにＩ
dsが低下し、ひいては駆動能力が劣化するといった問題
もあった。この２番目の問題は、特にトランジスタサイ
ズを縮小化しゲート長やオフセットＡ，Ｂを短く設定し
た場合に顕著になってくることから、今後、高耐圧トラ
ンジスタを有する半導体装置の更なる微細化を進めてい
く上で、今以上に重要な解決課題となるものと予想され
る。
【００１１】一方、この微細化過程で高速性能を確保す
るためには、スケーリング則にのっとって不純物領域の
深さ方向にも微細化（極浅化）を同時に進めなければな
らならず、このときの不純物領域の低抵抗化技術の一つ
にＳＡＬＩＣＩＤＥ(Self-Aligned Silicide) と称さ
れ、不純物領域をゲート電極とともに自己整合的にシリ
サイド化する技術がある。このシリサイドの形成のため
には、特定な高融点金属等の膜を全面に成膜し、熱処理
を施してシリコン或いはポリシリコン（ゲート電極材）
と反応させ、その後、未反応な絶縁膜上の金属膜を酸等
で除去することが、通常行なわれる。
るためには、スケーリング則にのっとって不純物領域の
深さ方向にも微細化（極浅化）を同時に進めなければな
らならず、このときの不純物領域の低抵抗化技術の一つ
にＳＡＬＩＣＩＤＥ(Self-Aligned Silicide) と称さ
れ、不純物領域をゲート電極とともに自己整合的にシリ
サイド化する技術がある。このシリサイドの形成のため
には、特定な高融点金属等の膜を全面に成膜し、熱処理
を施してシリコン或いはポリシリコン（ゲート電極材）
と反応させ、その後、未反応な絶縁膜上の金属膜を酸等
で除去することが、通常行なわれる。
【００１２】ＳＡＬＩＣＩＤＥ技術をそのまま高耐圧ト
ランジスタに適用した場合、上記のように熱処理が必要
なことから、図１０（ｄ）におけるレジストパターン１
０８を予め除去した後に、シリサイドの一括形成を行な
う。このため、シリサイドの一括形成後は、図１１に示
すように、シリサイド１０９がゲート電極１０４上と不
純物領域１０５ａ，１０５ｂ，１０７ａ，１０７ｂの露
出表面上全域に形成され、図８（ｂ）のオフセット領域
Ｃにもサリサイド１０９が形成されてしまうため、オフ
セットを設けた意味が失われ、電界緩和を行うことが出
来ずに耐圧が低下してしまう。すなわち、高速デバイス
に高耐圧トランジスタを搭載しようとした場合に、ＳＡ
ＬＩＣＩＤＥ（又は、シリサイド）技術をそのまま適用
できず、この結果、高耐圧トランジスタが必要なデバイ
スは高速化ができないといった問題があった。
ランジスタに適用した場合、上記のように熱処理が必要
なことから、図１０（ｄ）におけるレジストパターン１
０８を予め除去した後に、シリサイドの一括形成を行な
う。このため、シリサイドの一括形成後は、図１１に示
すように、シリサイド１０９がゲート電極１０４上と不
純物領域１０５ａ，１０５ｂ，１０７ａ，１０７ｂの露
出表面上全域に形成され、図８（ｂ）のオフセット領域
Ｃにもサリサイド１０９が形成されてしまうため、オフ
セットを設けた意味が失われ、電界緩和を行うことが出
来ずに耐圧が低下してしまう。すなわち、高速デバイス
に高耐圧トランジスタを搭載しようとした場合に、ＳＡ
ＬＩＣＩＤＥ（又は、シリサイド）技術をそのまま適用
できず、この結果、高耐圧トランジスタが必要なデバイ
スは高速化ができないといった問題があった。
【００１３】以上は、高耐圧トランジスタ自体につい
て、従来製法における諸問題を指摘した。つぎに指摘し
なければならないのは、従来製法が高耐圧用以外のトラ
ンジスタ特性に与える影響である。たとえば、不揮発性
メモリは、メモリアレイとその周辺回路とから構成され
ており、周辺回路に高耐圧トランジスタを備えている。
不揮発性メモリでは、周辺回路の高耐圧トランジスタを
上述してきた方法で形成し、しかもプロセスが複雑化す
るのを防止する観点ではメモリアレイ内のメモリランジ
スタも同時形成することが望ましい。そうした場合、図
９（ｂ）から同図（ｃ）にかけて行なうエッチバック
は、ウェーハ全面に対して施されることから、メモリト
ランジスタについてもサイドウォールが形成される。こ
のサイドウォールは、不揮発性のメモリトランジスタで
は必ずしも必要としない場合も多い。なぜなら、不揮発
性メモリでは、一般に、ＣＨＥ(Chanel HotElectron)
によって電荷を注入したり、ゲート電極と高濃度不純物
領域とのオーバーラップ部分で電荷を引き抜くことが多
いため、むしろＬＤＤ構造としない方がよい場合も多い
からである。
て、従来製法における諸問題を指摘した。つぎに指摘し
なければならないのは、従来製法が高耐圧用以外のトラ
ンジスタ特性に与える影響である。たとえば、不揮発性
メモリは、メモリアレイとその周辺回路とから構成され
ており、周辺回路に高耐圧トランジスタを備えている。
不揮発性メモリでは、周辺回路の高耐圧トランジスタを
上述してきた方法で形成し、しかもプロセスが複雑化す
るのを防止する観点ではメモリアレイ内のメモリランジ
スタも同時形成することが望ましい。そうした場合、図
９（ｂ）から同図（ｃ）にかけて行なうエッチバック
は、ウェーハ全面に対して施されることから、メモリト
ランジスタについてもサイドウォールが形成される。こ
のサイドウォールは、不揮発性のメモリトランジスタで
は必ずしも必要としない場合も多い。なぜなら、不揮発
性メモリでは、一般に、ＣＨＥ(Chanel HotElectron)
によって電荷を注入したり、ゲート電極と高濃度不純物
領域とのオーバーラップ部分で電荷を引き抜くことが多
いため、むしろＬＤＤ構造としない方がよい場合も多い
からである。
【００１４】トランジスタ特性に関していえば、サイド
ウォールが形成されること自体が特性劣化に直接結びつ
くものではない。ところが、絶縁膜上に形成され、この
時点で他の導電層に接続されていないゲート電極が、サ
イドウォール形成時のエッチバック時にプラズマに曝さ
れると、ゲート電極がチャージアップし、メモリートラ
ンジスタのゲート酸化膜が劣化してしまうおそれが強い
という問題がある。チャージアップする点では、周辺回
路の高耐圧トランジスタも同様である。しかし、数が圧
倒的に多く縮小化要請の強いメモリトランジスタにおい
ては、このサイズ縮小や低電圧化にともなってゲート絶
縁膜が薄くなっており、このためゲート電極のチャージ
アップによってメモリトランジスタのゲート酸化膜は劣
化し易い傾向にある。また、周辺回路のトランジスタは
単なるスイッチング用であるのに対し、メモリトランジ
スタは蓄積電荷量に応じて情報の“０”または“１”を
記憶させるものである。したがって、不揮発性メモリト
ランジスタのゲート絶縁膜については、その劣化が蓄積
電荷のリークといった致命的な特性劣化に直結しやす
く、この意味で劣化防止を図る要請が強い。
ウォールが形成されること自体が特性劣化に直接結びつ
くものではない。ところが、絶縁膜上に形成され、この
時点で他の導電層に接続されていないゲート電極が、サ
イドウォール形成時のエッチバック時にプラズマに曝さ
れると、ゲート電極がチャージアップし、メモリートラ
ンジスタのゲート酸化膜が劣化してしまうおそれが強い
という問題がある。チャージアップする点では、周辺回
路の高耐圧トランジスタも同様である。しかし、数が圧
倒的に多く縮小化要請の強いメモリトランジスタにおい
ては、このサイズ縮小や低電圧化にともなってゲート絶
縁膜が薄くなっており、このためゲート電極のチャージ
アップによってメモリトランジスタのゲート酸化膜は劣
化し易い傾向にある。また、周辺回路のトランジスタは
単なるスイッチング用であるのに対し、メモリトランジ
スタは蓄積電荷量に応じて情報の“０”または“１”を
記憶させるものである。したがって、不揮発性メモリト
ランジスタのゲート絶縁膜については、その劣化が蓄積
電荷のリークといった致命的な特性劣化に直結しやす
く、この意味で劣化防止を図る要請が強い。
【００１５】本発明は、このような実情に鑑みてなさ
れ、高耐圧トランジスタの駆動能力および耐圧の低下を
防止し、加えて他のトランジスタ特性についてゲート電
極の帯電も防止して信頼性を高めた半導体装置及びその
製造方法を提供することを目的とする。
れ、高耐圧トランジスタの駆動能力および耐圧の低下を
防止し、加えて他のトランジスタ特性についてゲート電
極の帯電も防止して信頼性を高めた半導体装置及びその
製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】上述した従来技術の問題
点を解決し、上記目的を達成するために、本発明の半導
体装置では、サイドウォール形成時等にオフセット領域
を保護するオフセット領域保護用の絶縁膜を具備させる
こととした。すなわち、本半導体装置は、半導体基板内
の表面側でチャネル形成領域を挟んで互いに離間する２
つの不純物領域を具備し、少なくとも一方の前記不純物
領域が、前記チャネル形成領域側から順に、低濃度なオ
フセット不純物領域、高濃度な不純物領域、低濃度なオ
フセット不純物領域を隣接させて構成してある高耐圧ト
ランジスタを有する半導体装置であって、前記オフセッ
ト不純物領域上を覆い前記高濃度な不純物領域上で開口
するオフセット領域保護用の絶縁膜を、前記２つの不純
物領域の他方上に接する絶縁層（例えば、側壁スペーサ
層）に対し、その離間方向に分離したかたちで有するこ
とを特徴とする。これにより、オフセット不純物領域が
保護され、当該高耐圧トランジスタのＩdsの初期値低下
や動作時劣化が防止される。
点を解決し、上記目的を達成するために、本発明の半導
体装置では、サイドウォール形成時等にオフセット領域
を保護するオフセット領域保護用の絶縁膜を具備させる
こととした。すなわち、本半導体装置は、半導体基板内
の表面側でチャネル形成領域を挟んで互いに離間する２
つの不純物領域を具備し、少なくとも一方の前記不純物
領域が、前記チャネル形成領域側から順に、低濃度なオ
フセット不純物領域、高濃度な不純物領域、低濃度なオ
フセット不純物領域を隣接させて構成してある高耐圧ト
ランジスタを有する半導体装置であって、前記オフセッ
ト不純物領域上を覆い前記高濃度な不純物領域上で開口
するオフセット領域保護用の絶縁膜を、前記２つの不純
物領域の他方上に接する絶縁層（例えば、側壁スペーサ
層）に対し、その離間方向に分離したかたちで有するこ
とを特徴とする。これにより、オフセット不純物領域が
保護され、当該高耐圧トランジスタのＩdsの初期値低下
や動作時劣化が防止される。
【００１７】たとえば、オフセット不純物領域が絶縁膜
で覆われ、この領域上にシリサイドが形成されないこと
から、当該高耐圧トランジスタの不純物領域について、
その部分的なシリサイド化が可能となる。すなわち、こ
のような場合の本半導体装置では、少なくとも前記オフ
セット領域保護用の絶縁膜によって開口された前記高濃
度な不純物領域上に、導電層を更に有することを他の特
徴とする。
で覆われ、この領域上にシリサイドが形成されないこと
から、当該高耐圧トランジスタの不純物領域について、
その部分的なシリサイド化が可能となる。すなわち、こ
のような場合の本半導体装置では、少なくとも前記オフ
セット領域保護用の絶縁膜によって開口された前記高濃
度な不純物領域上に、導電層を更に有することを他の特
徴とする。
【００１８】さらに、メモリトランジスタのゲート電極
を覆う最下層の絶縁膜を、前記オフセット領域保護用の
絶縁膜と同一な階層の膜で構成させることによって、例
えばメモリトランジスタのゲート電極のチャージアッ
プ、ひいてはゲート絶縁膜の劣化防止等を図ることが可
能となる。
を覆う最下層の絶縁膜を、前記オフセット領域保護用の
絶縁膜と同一な階層の膜で構成させることによって、例
えばメモリトランジスタのゲート電極のチャージアッ
プ、ひいてはゲート絶縁膜の劣化防止等を図ることが可
能となる。
【００１９】本発明に係わる半導体装置の製造方法で
は、半導体基板内の表面側に、チャネル形成領域を挟ん
で互いに離間する２つの低濃度な不純物領域を形成した
後、全面に絶縁膜を成膜し、成膜した絶縁膜を加工し
て、当該絶縁膜を前記低濃度な各不純物領域上にそれぞ
れ部分的に残存させる半導体装置の製造方法であって、
前記絶縁膜を全面に成膜した後に、前記２つの低濃度な
不純物領域の離間方向に沿って見るとその一方の低濃度
な不純物領域の中央部分上方で開口し、前記基板に垂直
な方向から見ると少なくとも前記チャネル形成領域上ま
で延びる犠牲層を形成し、当該犠牲層をマスクとして前
記加工を選択的に行なった後、当該加工による基板の露
出面に高濃度な不純物領域を形成することを特徴とす
る。
は、半導体基板内の表面側に、チャネル形成領域を挟ん
で互いに離間する２つの低濃度な不純物領域を形成した
後、全面に絶縁膜を成膜し、成膜した絶縁膜を加工し
て、当該絶縁膜を前記低濃度な各不純物領域上にそれぞ
れ部分的に残存させる半導体装置の製造方法であって、
前記絶縁膜を全面に成膜した後に、前記２つの低濃度な
不純物領域の離間方向に沿って見るとその一方の低濃度
な不純物領域の中央部分上方で開口し、前記基板に垂直
な方向から見ると少なくとも前記チャネル形成領域上ま
で延びる犠牲層を形成し、当該犠牲層をマスクとして前
記加工を選択的に行なった後、当該加工による基板の露
出面に高濃度な不純物領域を形成することを特徴とす
る。
【００２０】
【発明の実施の形態】以下、本発明に係わる半導体装置
およびその製造方法を、図面を参照しながら詳細に説明
する。
およびその製造方法を、図面を参照しながら詳細に説明
する。
【００２１】第１実施形態 図１は、本実施形態に係わる半導体装置の要部を示す概
略断面図である。図中、符号１は高耐圧トランジスタ、
２はシリコンウェーハ等の半導体基板、３はｐウェル、
３ａはチャネル形成領域、４はフィールド酸化膜、５は
ゲート絶縁膜、６はゲート電極、７ａ，７ｂはｎ型不純
物が比較的に低濃度に導入されたＬＤＤ領域、８はサイ
ドウォール、９ａ，９ｂはそれぞれｎ型不純物が比較的
に高濃度に導入されたソース領域，ドレイン領域であ
る。
略断面図である。図中、符号１は高耐圧トランジスタ、
２はシリコンウェーハ等の半導体基板、３はｐウェル、
３ａはチャネル形成領域、４はフィールド酸化膜、５は
ゲート絶縁膜、６はゲート電極、７ａ，７ｂはｎ型不純
物が比較的に低濃度に導入されたＬＤＤ領域、８はサイ
ドウォール、９ａ，９ｂはそれぞれｎ型不純物が比較的
に高濃度に導入されたソース領域，ドレイン領域であ
る。
【００２２】本実施形態の高耐圧トランジスタ１では、
図１に示すように、ソース側（図の左側）とドレイン側
（図の右側）の不純物領域が非対称に構成されている。
すなわち、ソース側は、通常のＬＤＤ構造と同様に、そ
のＬＤＤ領域７ａがゲート電極６とフィールド酸化膜４
とに対し自己整合的に形成されている。また、ソース領
域９ａは、ゲート電極６の側壁に形成された側壁スペー
サ層（サイドウォール８）とフィールド酸化膜４とに対
し自己整合的に形成されている。
図１に示すように、ソース側（図の左側）とドレイン側
（図の右側）の不純物領域が非対称に構成されている。
すなわち、ソース側は、通常のＬＤＤ構造と同様に、そ
のＬＤＤ領域７ａがゲート電極６とフィールド酸化膜４
とに対し自己整合的に形成されている。また、ソース領
域９ａは、ゲート電極６の側壁に形成された側壁スペー
サ層（サイドウォール８）とフィールド酸化膜４とに対
し自己整合的に形成されている。
【００２３】一方、ドレイン側では、そのＬＤＤ領域７
ｂがゲート電極６とフィールド酸化膜４とに対し自己整
合的に形成されていることはソース側と同じであるが、
そのゲート電極６とフィールド酸化膜４との距離がソー
ス側より大きく設定されており、その分、ＬＤＤ領域７
ｂも長く形成されている。
ｂがゲート電極６とフィールド酸化膜４とに対し自己整
合的に形成されていることはソース側と同じであるが、
そのゲート電極６とフィールド酸化膜４との距離がソー
ス側より大きく設定されており、その分、ＬＤＤ領域７
ｂも長く形成されている。
【００２４】また、ソース側のようなサイドウォールは
形成されておらず、その代わりに、ゲート電極６の上面
途中からフィールド酸化膜４上の途中にかけて、オフセ
ット領域保護用の絶縁膜１０ａ，１０ｂが形成されてい
る。オフセット領域保護用の絶縁膜１０ａ，１０ｂによ
って、ゲート電極６とフィールド酸化膜４との対向間隔
途中で下地のＬＤＤ領域７ｂが開口しており、この開口
面にドレイン領域９ｂが形成されている。このオフセッ
ト領域保護用の絶縁膜１０ａ，１０ｂは、完全に分離さ
れるか、図に垂直な手前又は奥側で連続して一体に形成
されている。なお、この図では、ソース領域９ａおよび
ドレイン領域９ｂは、それぞれのＬＤＤ領域７ａ，７ｂ
より浅く形成されている。これは空乏層が延びることを
抑えた方が高耐圧化に有利なためであるが、これに限ら
ず、一般のＬＤＤ構造と同様に高濃度領域を低濃度領域
より深く形成してもよい。
形成されておらず、その代わりに、ゲート電極６の上面
途中からフィールド酸化膜４上の途中にかけて、オフセ
ット領域保護用の絶縁膜１０ａ，１０ｂが形成されてい
る。オフセット領域保護用の絶縁膜１０ａ，１０ｂによ
って、ゲート電極６とフィールド酸化膜４との対向間隔
途中で下地のＬＤＤ領域７ｂが開口しており、この開口
面にドレイン領域９ｂが形成されている。このオフセッ
ト領域保護用の絶縁膜１０ａ，１０ｂは、完全に分離さ
れるか、図に垂直な手前又は奥側で連続して一体に形成
されている。なお、この図では、ソース領域９ａおよび
ドレイン領域９ｂは、それぞれのＬＤＤ領域７ａ，７ｂ
より浅く形成されている。これは空乏層が延びることを
抑えた方が高耐圧化に有利なためであるが、これに限ら
ず、一般のＬＤＤ構造と同様に高濃度領域を低濃度領域
より深く形成してもよい。
【００２５】オフセット領域保護用の絶縁膜１０ａ，１
０ｂに被覆されていないゲート電極６部分、およびソー
ス領域９ａ，ドレイン領域９ｂ上は、所定金属のシリサ
イド等からなる導電層１１が形成されている。
０ｂに被覆されていないゲート電極６部分、およびソー
ス領域９ａ，ドレイン領域９ｂ上は、所定金属のシリサ
イド等からなる導電層１１が形成されている。
【００２６】この図示例の高耐圧トランジスタ１におい
て、ソース側は、ゲート電極６とソース領域９ａとのオ
フセット量は自己整合的にサイドウォール８の幅に決め
られているのに対し、ドレイン側は、ゲート電極６とド
レイン領域９ｂとの間にサイドウォール８の幅より大き
なオフセットＡをもたせてある。加えて、ドレイン領域
９ｂとフィールド酸化膜４との間でも、オフセットＢを
もたせてある。そして、この両オフセットＡ，Ｂ部分の
表面が、それぞれオフセット領域保護用の絶縁膜１０
ａ，１０ｂによって保護されている。このようなオフセ
ット構造のＦＥＴでは、高電圧が印加されるドレイン領
域９ｂについて、ゲート電極６あるいはフィールド酸化
膜４との間で電界集中が緩和され、この結果、耐圧（ソ
ース・ドレイン間耐圧、ゲート・ドレイン間耐圧）が高
めてある。
て、ソース側は、ゲート電極６とソース領域９ａとのオ
フセット量は自己整合的にサイドウォール８の幅に決め
られているのに対し、ドレイン側は、ゲート電極６とド
レイン領域９ｂとの間にサイドウォール８の幅より大き
なオフセットＡをもたせてある。加えて、ドレイン領域
９ｂとフィールド酸化膜４との間でも、オフセットＢを
もたせてある。そして、この両オフセットＡ，Ｂ部分の
表面が、それぞれオフセット領域保護用の絶縁膜１０
ａ，１０ｂによって保護されている。このようなオフセ
ット構造のＦＥＴでは、高電圧が印加されるドレイン領
域９ｂについて、ゲート電極６あるいはフィールド酸化
膜４との間で電界集中が緩和され、この結果、耐圧（ソ
ース・ドレイン間耐圧、ゲート・ドレイン間耐圧）が高
めてある。
【００２７】なお、本発明では、図１とは逆にソース側
について、表面を絶縁膜で保護されたオフセット構造と
してもよいし、例えばドレインとソースが入れ替わるス
イッチとして用いるトランジスタ等においては、ソース
およびドレイン双方について、表面を絶縁膜で保護され
たオフセット構造を採用しても構わない。
について、表面を絶縁膜で保護されたオフセット構造と
してもよいし、例えばドレインとソースが入れ替わるス
イッチとして用いるトランジスタ等においては、ソース
およびドレイン双方について、表面を絶縁膜で保護され
たオフセット構造を採用しても構わない。
【００２８】つぎに、図１の高耐圧トランジスタを例
に、本発明の半導体装置の製造方法を、図面を参照しな
がら説明する。ここで、図２〜６は、それぞれ図１に示
す高耐圧トランジスタの各製造過程を示す概略断面図で
ある。図２では、まずシリコンウェーハ等の半導体基板
２を用意し、その表面に例えばイオン注入法でｐ型不純
物を導入すること等によってｐウェル３を形成した後、
例えばＬＯＣＯＳ(Local Oxidation of Silicon)法を用
いてフィールド酸化膜４を選択的に形成する。フィール
ド酸化膜４を形成するには、特に図示しないが、まずパ
ッド用酸化膜，窒化シリコン膜などの酸化阻止膜を、こ
の順に積層し、これらをドライエッチングにより所定パ
ターンに加工した後、ＬＯＣＯＳ酸化を行なう。これに
より、素子間分離が達成される。
に、本発明の半導体装置の製造方法を、図面を参照しな
がら説明する。ここで、図２〜６は、それぞれ図１に示
す高耐圧トランジスタの各製造過程を示す概略断面図で
ある。図２では、まずシリコンウェーハ等の半導体基板
２を用意し、その表面に例えばイオン注入法でｐ型不純
物を導入すること等によってｐウェル３を形成した後、
例えばＬＯＣＯＳ(Local Oxidation of Silicon)法を用
いてフィールド酸化膜４を選択的に形成する。フィール
ド酸化膜４を形成するには、特に図示しないが、まずパ
ッド用酸化膜，窒化シリコン膜などの酸化阻止膜を、こ
の順に積層し、これらをドライエッチングにより所定パ
ターンに加工した後、ＬＯＣＯＳ酸化を行なう。これに
より、素子間分離が達成される。
【００２９】つぎに、必要に応じてチャネルストッパ用
のイオン注入を行い、そのアニール後に、上記酸化阻止
膜を除去し、この上に熱酸化法等を用いてゲート酸化膜
５を成膜する。これにより、図２に示すように、フィー
ルド酸化膜４によって囲まれた活性領域上が、ゲート酸
化膜５で被膜される。
のイオン注入を行い、そのアニール後に、上記酸化阻止
膜を除去し、この上に熱酸化法等を用いてゲート酸化膜
５を成膜する。これにより、図２に示すように、フィー
ルド酸化膜４によって囲まれた活性領域上が、ゲート酸
化膜５で被膜される。
【００３０】次いで、例えばＣＶＤ（Chemical Vapor D
eposition)法を用いて、全面にポリシリコン膜を堆積し
た後、このポリシリコン膜にＰ（リン）等をドープして
導電化する。そしてフォトリソグラフィ技術及びエッチ
ング技術を用いて、図３に示すように、ポリシリコン膜
およびゲート酸化膜５を所定の形状にパターニングし、
ゲート電極６を形成する。ゲート電極６の材質は、特に
限定はないが、本実施形態では後でサリサイド化するこ
とから、これを考慮してポリシリコン膜を選択した。な
お、ゲート酸化膜５を残しておいて、次のイオン注入の
スルー膜として用いてもよい。
eposition)法を用いて、全面にポリシリコン膜を堆積し
た後、このポリシリコン膜にＰ（リン）等をドープして
導電化する。そしてフォトリソグラフィ技術及びエッチ
ング技術を用いて、図３に示すように、ポリシリコン膜
およびゲート酸化膜５を所定の形状にパターニングし、
ゲート電極６を形成する。ゲート電極６の材質は、特に
限定はないが、本実施形態では後でサリサイド化するこ
とから、これを考慮してポリシリコン膜を選択した。な
お、ゲート酸化膜５を残しておいて、次のイオン注入の
スルー膜として用いてもよい。
【００３１】このゲート電極６およびフィールド酸化膜
４をマスクに、イオン注入法により活性領域表面にＬＤ
Ｄ領域７ａ，７ｂを形成する。具体的には、例えばＡｓ
イオン等を注入した後、注入イオンを電気的に活性化す
るための熱処理を行う。これにより、ｐウェル３表面
に、チャネル形成領域３ａを挟んで相対する２つのＬＤ
Ｄ領域７ａと７ｂとが、ゲート電極６に対して自己整合
的に形成される。
４をマスクに、イオン注入法により活性領域表面にＬＤ
Ｄ領域７ａ，７ｂを形成する。具体的には、例えばＡｓ
イオン等を注入した後、注入イオンを電気的に活性化す
るための熱処理を行う。これにより、ｐウェル３表面
に、チャネル形成領域３ａを挟んで相対する２つのＬＤ
Ｄ領域７ａと７ｂとが、ゲート電極６に対して自己整合
的に形成される。
【００３２】その後、図４に示すように、例えば酸化シ
リコン膜または窒化シリコン膜等からなる膜８ａを全面
に成膜する。そして、図５に示すように、成膜した膜８
ａ上に犠牲層としてのレジストパターン１２を形成す
る。これによって、レジストパターン１２には、ＬＤＤ
領域７ａ，７ｂの離間方向に沿ってみると図１に示し先
に説明したように、それぞれゲート電極６からのオフセ
ットＡとなる部分と、フィールド酸化膜４からのオフセ
ットＢとなる部分とに挟まれたＬＤＤ領域部分の上方
に、開口部１２ａが形成される。また、レジストパター
ン１２は、ＬＤＤ領域７ａ，７ｂの離間方向に沿ってみ
ると、ゲート酸化膜６およびフィールド酸化膜４上方の
途中まで延在している。
リコン膜または窒化シリコン膜等からなる膜８ａを全面
に成膜する。そして、図５に示すように、成膜した膜８
ａ上に犠牲層としてのレジストパターン１２を形成す
る。これによって、レジストパターン１２には、ＬＤＤ
領域７ａ，７ｂの離間方向に沿ってみると図１に示し先
に説明したように、それぞれゲート電極６からのオフセ
ットＡとなる部分と、フィールド酸化膜４からのオフセ
ットＢとなる部分とに挟まれたＬＤＤ領域部分の上方
に、開口部１２ａが形成される。また、レジストパター
ン１２は、ＬＤＤ領域７ａ，７ｂの離間方向に沿ってみ
ると、ゲート酸化膜６およびフィールド酸化膜４上方の
途中まで延在している。
【００３３】このレジストパターン１２をマスクとし
て、例えばＲＩＥ(Reactive Ion Etching)法により異方
性エッチングを施す。これにより、図６に示すように、
ドレイン側にオフセット領域保護用の絶縁膜１０ａ，１
０ｂが形成され、同時にソース側にはゲート電極６の側
壁スペーサ層として、サイドウォール８が形成される。
続いて、ゲート電極６，フィールド酸化膜４のほか、こ
のサイドウォール８およびオフセット領域保護用の絶縁
膜１０ａ，１０ｂをマクスとして、イオン注入法によ
り、ＬＤＤ領域７ａ，７ｂ内にソース領域９ａおよびド
レイン領域９ｂを形成する。具体的には、例えばＡｓイ
オンまたはＰイオン等を比較的に高濃度に注入した後、
注入イオンを電気的に活性化するための熱処理を行う。
て、例えばＲＩＥ(Reactive Ion Etching)法により異方
性エッチングを施す。これにより、図６に示すように、
ドレイン側にオフセット領域保護用の絶縁膜１０ａ，１
０ｂが形成され、同時にソース側にはゲート電極６の側
壁スペーサ層として、サイドウォール８が形成される。
続いて、ゲート電極６，フィールド酸化膜４のほか、こ
のサイドウォール８およびオフセット領域保護用の絶縁
膜１０ａ，１０ｂをマクスとして、イオン注入法によ
り、ＬＤＤ領域７ａ，７ｂ内にソース領域９ａおよびド
レイン領域９ｂを形成する。具体的には、例えばＡｓイ
オンまたはＰイオン等を比較的に高濃度に注入した後、
注入イオンを電気的に活性化するための熱処理を行う。
【００３４】そして、図１に示すように、表面に露出し
たゲート電極６および不純物領域９ａ，９ｂ上に、高融
点金属シリサイド等からなる導電層１１を自己整合的に
形成する。いわゆるサリサイドの形成である。具体的に
は、所定の高融点金属からなる金属層を例えばスパッタ
法等によって全面に皮膜し、熱処理により露出表面部分
のみシリサイド化した後、酸化膜上にあってシリサイド
化していない金属層を酸で除去する方法、あるいは、Ｃ
ＶＤ法で露出表面部分のみに金属層を選択的に形成し熱
処理でシリサイド化する方法などにより、この導電層１
１が形成される。なお、今までの説明では、ゲート電極
６をポリシリコン膜から構成させるとしたが、ゲート電
極６が他の材料、例えばアリュミニュウム（Ａｌ）等の
場合では、ゲート電極６上には抵抗抗化のための導電層
１１は形成されない。
たゲート電極６および不純物領域９ａ，９ｂ上に、高融
点金属シリサイド等からなる導電層１１を自己整合的に
形成する。いわゆるサリサイドの形成である。具体的に
は、所定の高融点金属からなる金属層を例えばスパッタ
法等によって全面に皮膜し、熱処理により露出表面部分
のみシリサイド化した後、酸化膜上にあってシリサイド
化していない金属層を酸で除去する方法、あるいは、Ｃ
ＶＤ法で露出表面部分のみに金属層を選択的に形成し熱
処理でシリサイド化する方法などにより、この導電層１
１が形成される。なお、今までの説明では、ゲート電極
６をポリシリコン膜から構成させるとしたが、ゲート電
極６が他の材料、例えばアリュミニュウム（Ａｌ）等の
場合では、ゲート電極６上には抵抗抗化のための導電層
１１は形成されない。
【００３５】その後は、特に図示しないが、層間絶縁層
成膜，コンタクトホール形成，金属配線層形成，オーバ
ーコート膜成膜，パッド窓開け等を経て、当該半導体装
置を完成させることができる。
成膜，コンタクトホール形成，金属配線層形成，オーバ
ーコート膜成膜，パッド窓開け等を経て、当該半導体装
置を完成させることができる。
【００３６】本発明の半導体装置は、以上説明してきた
ように、ＬＤＤ領域７ｂのオフセットＡ，Ｂとなる部分
の表面上に、ＬＤＤ領域形成直後にオフセット保護用の
絶縁膜１０ａ，１０ｂが形成され、最後まで被膜されて
いる。このため、このオフセット保護用の絶縁膜１０
ａ，１０ｂおよびサイドウォール８形成時の異方性エッ
チング等の際、ＬＤＤ領域７ｂのオフセットＡ，Ｂとな
る部分が、イオン化粒子等でたたかれることはない。し
たがって、従来から問題であったこのオフセット領域の
表面が削れて高抵抗化し、Ids がとれなくなるといった
事態を構造上回避できる。また、オフセット領域がプラ
ズマに曝されるまえに、絶縁層１０ａ，１０ｂで被膜さ
れるため、絶縁膜１０ａ，１０ｂと半導体基板（厳密に
は、ｐウェル３）との界面に界面準位が残ることもな
く、従来から問題であったトランジスタ動作を繰り返す
うちに、この界面準位に電子が捕獲されて駆動能力が低
下してしまうという問題も、構造上回避できる。
ように、ＬＤＤ領域７ｂのオフセットＡ，Ｂとなる部分
の表面上に、ＬＤＤ領域形成直後にオフセット保護用の
絶縁膜１０ａ，１０ｂが形成され、最後まで被膜されて
いる。このため、このオフセット保護用の絶縁膜１０
ａ，１０ｂおよびサイドウォール８形成時の異方性エッ
チング等の際、ＬＤＤ領域７ｂのオフセットＡ，Ｂとな
る部分が、イオン化粒子等でたたかれることはない。し
たがって、従来から問題であったこのオフセット領域の
表面が削れて高抵抗化し、Ids がとれなくなるといった
事態を構造上回避できる。また、オフセット領域がプラ
ズマに曝されるまえに、絶縁層１０ａ，１０ｂで被膜さ
れるため、絶縁膜１０ａ，１０ｂと半導体基板（厳密に
は、ｐウェル３）との界面に界面準位が残ることもな
く、従来から問題であったトランジスタ動作を繰り返す
うちに、この界面準位に電子が捕獲されて駆動能力が低
下してしまうという問題も、構造上回避できる。
【００３７】また、不純物領域のシリサイド、またはサ
リサイド技術をそのまま導入した場合でも、オフセット
領域にはシリサイド等の導電層１１が形成されず、この
ため、従来懸念されていたような、オフセット領域で電
界緩和を行うことが出来ずに耐圧が低下してしまうとこ
とは起こらない。
リサイド技術をそのまま導入した場合でも、オフセット
領域にはシリサイド等の導電層１１が形成されず、この
ため、従来懸念されていたような、オフセット領域で電
界緩和を行うことが出来ずに耐圧が低下してしまうとこ
とは起こらない。
【００３８】第２実施形態 本実施形態は、上記した第１実施形態における高耐圧ト
ランジスタを、不揮発性メモリの周辺回路に用いた場合
である。図７には、この不揮発性メモリの要部を示す概
略断面図である。この不揮発性メモリは、メモリトラン
ジスタを行列状に多数配列させたメモリアレイと、周辺
回路とから構成されている。周辺回路は、第１実施形態
で説明した高耐圧トランジスタ１を備えている。
ランジスタを、不揮発性メモリの周辺回路に用いた場合
である。図７には、この不揮発性メモリの要部を示す概
略断面図である。この不揮発性メモリは、メモリトラン
ジスタを行列状に多数配列させたメモリアレイと、周辺
回路とから構成されている。周辺回路は、第１実施形態
で説明した高耐圧トランジスタ１を備えている。
【００３９】本実施形態では、メモリアレイを構成する
メモリトランジスタについて、そのゲート電極を覆う最
下層の絶縁膜１０ｃが、先に説明した周辺回路側で高耐
圧トランジスタ１のオフセット領域保護用の絶縁膜１０
ａ，１０ｂと同じ階層の膜で構成されている。具体的
に、第１実施形態の製造過程において説明すると、図３
でゲート電極６およびＬＤＤ領域７ａ，７ｂを形成し、
つぎに図４で膜８ａを成膜するまえには、図７のメモリ
トランジスタの各ゲート電極と不純物領域の形成が既に
終了している。したがって、図４における膜８ａの成膜
時に、このメモリトランジスタの各ゲート電極と不純物
領域上も同じ膜８ａで覆われる。そして、図５のレジス
トパターン１２が、図７のメモリアレイのほぼ全域にも
形成され、これを異方性エッチングすることによって、
図７において、周辺回路側のサイドウォール８やオフセ
ット保護用の絶縁膜１０ａ，１０ｂと同時に、メモリア
レイ側を覆う絶縁膜１０ｃが形成される。その後は、第
１実施形態と同様に、周辺回路側の高濃度領域９ａ，９
ｂを形成した後、各電極の取り出す配線層等を形成す
る。
メモリトランジスタについて、そのゲート電極を覆う最
下層の絶縁膜１０ｃが、先に説明した周辺回路側で高耐
圧トランジスタ１のオフセット領域保護用の絶縁膜１０
ａ，１０ｂと同じ階層の膜で構成されている。具体的
に、第１実施形態の製造過程において説明すると、図３
でゲート電極６およびＬＤＤ領域７ａ，７ｂを形成し、
つぎに図４で膜８ａを成膜するまえには、図７のメモリ
トランジスタの各ゲート電極と不純物領域の形成が既に
終了している。したがって、図４における膜８ａの成膜
時に、このメモリトランジスタの各ゲート電極と不純物
領域上も同じ膜８ａで覆われる。そして、図５のレジス
トパターン１２が、図７のメモリアレイのほぼ全域にも
形成され、これを異方性エッチングすることによって、
図７において、周辺回路側のサイドウォール８やオフセ
ット保護用の絶縁膜１０ａ，１０ｂと同時に、メモリア
レイ側を覆う絶縁膜１０ｃが形成される。その後は、第
１実施形態と同様に、周辺回路側の高濃度領域９ａ，９
ｂを形成した後、各電極の取り出す配線層等を形成す
る。
【００４０】本実施形態の半導体装置によれば、周辺回
路側では、サイドウォール８やオフセット保護用の絶縁
膜１０ａ，１０ｂの加工時に、ゲート電極６がプラズマ
に曝されるものの、メモリアレイ側のメモリトランジス
タのゲート電極は絶縁膜１０ｃで保護されてプラズマに
曝されることがない。このため、メモリトランジスタの
ゲート電極が帯電し、その下の薄いゲート酸化膜が劣化
することもないので、信頼性の高いメモリデバイスを実
現することができる。
路側では、サイドウォール８やオフセット保護用の絶縁
膜１０ａ，１０ｂの加工時に、ゲート電極６がプラズマ
に曝されるものの、メモリアレイ側のメモリトランジス
タのゲート電極は絶縁膜１０ｃで保護されてプラズマに
曝されることがない。このため、メモリトランジスタの
ゲート電極が帯電し、その下の薄いゲート酸化膜が劣化
することもないので、信頼性の高いメモリデバイスを実
現することができる。
【００４１】
【発明の効果】以上説明してきたように、本発明に係わ
る半導体装置及びその製造方法によれば、高耐圧トラン
ジスタのＬＤＤ構造におけるオフセット領域の表面削れ
によるソース・ドレイン間電流の初期値低下、及び当該
領域と絶縁膜と界面における電子トラップによるソース
・ドレイン間電流のトランジスタ動作中の劣化を有効に
防止することができる。また、シリサイド等の導電層
を、耐圧を低下させることなく不純物領域上に形成する
ことが容易である。すなわち、シリサイド又はサリサイ
ドプロセスとの適合性が高い高耐圧トランジスタを実現
できる。さらに、高耐圧トランジスタ以外の例えばメモ
リトランジスタ等のゲート絶縁膜劣化防止が図り易い。
る半導体装置及びその製造方法によれば、高耐圧トラン
ジスタのＬＤＤ構造におけるオフセット領域の表面削れ
によるソース・ドレイン間電流の初期値低下、及び当該
領域と絶縁膜と界面における電子トラップによるソース
・ドレイン間電流のトランジスタ動作中の劣化を有効に
防止することができる。また、シリサイド等の導電層
を、耐圧を低下させることなく不純物領域上に形成する
ことが容易である。すなわち、シリサイド又はサリサイ
ドプロセスとの適合性が高い高耐圧トランジスタを実現
できる。さらに、高耐圧トランジスタ以外の例えばメモ
リトランジスタ等のゲート絶縁膜劣化防止が図り易い。
【００４２】以上より、本発明によって、高耐圧トラン
ジスタの駆動能力低下を防止し、高速化のため不純物領
域の低抵抗化が図り易く、加えて他のトランジスタ特性
についてゲート電極の帯電も防止して信頼性を高めた半
導体装置及びその製造方法を提供することが可能とな
る。
ジスタの駆動能力低下を防止し、高速化のため不純物領
域の低抵抗化が図り易く、加えて他のトランジスタ特性
についてゲート電極の帯電も防止して信頼性を高めた半
導体装置及びその製造方法を提供することが可能とな
る。
【図１】本発明の第１実施形態に係わる半導体装置の要
部（高耐圧トランジスタ部分）を示す概略断面図であ
る。
部（高耐圧トランジスタ部分）を示す概略断面図であ
る。
【図２】図１の高耐圧トランジスタの製造過程におい
て、特にゲート絶縁膜の成膜後を示す概略断面図であ
る。
て、特にゲート絶縁膜の成膜後を示す概略断面図であ
る。
【図３】図２に続き、ＬＤＤ領域の形成後を示す概略断
面図である。
面図である。
【図４】図３に続く、成膜後を示す概略断面図である。
【図５】図４に続く、レジストパターン形成後を示す概
略断面図である。
略断面図である。
【図６】図５に続く、ソース領域およびドレイン領域の
形成後を示す概略断面図である。
形成後を示す概略断面図である。
【図７】本発明の第２実施形態に係わる不揮発性メモリ
の要部を示す概略断面図である。
の要部を示す概略断面図である。
【図８】従来の半導体装置について、高耐圧トランジス
タ（同図（ｂ））の一例を、通常のトランジスタ（同図
（ａ））と比較して示す概略断面図である。
タ（同図（ｂ））の一例を、通常のトランジスタ（同図
（ａ））と比較して示す概略断面図である。
【図９】（ａ）〜（ｄ）は、図８（ｂ）の高耐圧ＭＯＳ
ＦＥＴの製造過程の一部を抜き出して示す概略断面図で
ある。
ＦＥＴの製造過程の一部を抜き出して示す概略断面図で
ある。
【図１０】図８（ｂ）の高耐圧ＭＯＳＦＥＴの動作中の
ソース・ドレイン間電流の劣化を示すグラフである。
ソース・ドレイン間電流の劣化を示すグラフである。
【図１１】図８（ｂ）の高耐圧ＭＯＳＦＥＴにサリサイ
ド技術を適用した場合の概略断面図である。
ド技術を適用した場合の概略断面図である。
１…高耐圧トランジスタ、２…半導体基板、３…ｐウェ
ル、４…フィールド酸化膜、５…ゲート絶縁膜、６…ゲ
ート電極、７ａ，７ｂ…ＬＤＤ領域（低濃度な不純物領
域）、８…サイドウォール（側壁スペーサ層）、８ａ…
膜、９ａ…ソース領域（高濃度な不純物領域）、９ｂ…
ドレイン領域（高濃度な不純物領域）、１０ａ，１０ｂ
…オフセット領域保護用の絶縁膜、１０ｃ…他のトラン
ジスタ保護用の絶縁膜、１１…シリサイド等の導電層、
１２…レジストパターン（犠牲層）、１２ａ…開口部。
ル、４…フィールド酸化膜、５…ゲート絶縁膜、６…ゲ
ート電極、７ａ，７ｂ…ＬＤＤ領域（低濃度な不純物領
域）、８…サイドウォール（側壁スペーサ層）、８ａ…
膜、９ａ…ソース領域（高濃度な不純物領域）、９ｂ…
ドレイン領域（高濃度な不純物領域）、１０ａ，１０ｂ
…オフセット領域保護用の絶縁膜、１０ｃ…他のトラン
ジスタ保護用の絶縁膜、１１…シリサイド等の導電層、
１２…レジストパターン（犠牲層）、１２ａ…開口部。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792
Claims (7)
- 【請求項１】 半導体基板内の表面側でチャネル形成領
域を挟んで互いに離間する２つの不純物領域を具備し、 少なくとも一方の前記不純物領域が、前記チャネル形成
領域側から順に、低濃度なオフセット不純物領域、高濃
度な不純物領域、低濃度なオフセット不純物領域を隣接
させて構成してある高耐圧トランジスタを有する半導体
装置であって、 前記オフセット不純物領域上を覆い前記高濃度な不純物
領域上で開口するオフセット領域保護用の絶縁膜を、前
記２つの不純物領域の他方上に接する絶縁層から、その
離間方向に分離したかたちで有する半導体装置。 - 【請求項２】 前記絶縁層は、前記チャネル形成領域上
にゲート絶縁膜を介して配置されたゲート電極の側壁ス
ペーサ層である請求項１に記載の半導体装置。 - 【請求項３】 前記オフセット領域保護用の絶縁膜によ
って開口された少なくとも前記高濃度な不純物領域上
に、導電層を更に有する請求項１に記載の半導体装置。 - 【請求項４】 前記高耐圧トランジスタの他に、メモリ
トランジスタを多数有し、 前記メモリトランジスタのゲート電極を覆う最下層の絶
縁膜が、前記オフセット領域保護用の絶縁膜と同一な階
層の膜で構成されている請求項１に記載の半導体装置。 - 【請求項５】 半導体基板内の表面側に、チャネル形成
領域を挟んで互いに離間する２つの低濃度な不純物領域
を形成した後、全面に絶縁膜を成膜し、成膜した絶縁膜
を加工して、当該絶縁膜を前記低濃度な各不純物領域上
にそれぞれ部分的に残存させる半導体装置の製造方法で
あって、 前記絶縁膜を全面に成膜した後、前記２つの低濃度な不
純物領域の離間方向に沿って見るとその一方の低濃度な
不純物領域の中央部分上方で開口し、前記基板に垂直な
方向から見ると少なくとも前記チャネル形成領域上まで
延びる犠牲層を形成し、 当該犠牲層をマスクとして前記加工を選択的に行なった
後に、 当該加工による前記基板の露出面に高濃度な不純物領域
を形成する半導体装置の製造方法。 - 【請求項６】 前記加工は、異方性のドライエッチング
により行なう請求項５に記載の半導体装置の製造方法。 - 【請求項７】 前記高濃度な不純物領域の形成後、導電
層を少なくとも当該高濃度な不純物領域上に選択的に形
成する請求項５に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8280863A JPH10125913A (ja) | 1996-10-23 | 1996-10-23 | 半導体装置および半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8280863A JPH10125913A (ja) | 1996-10-23 | 1996-10-23 | 半導体装置および半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10125913A true JPH10125913A (ja) | 1998-05-15 |
Family
ID=17631022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8280863A Pending JPH10125913A (ja) | 1996-10-23 | 1996-10-23 | 半導体装置および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10125913A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001041194A3 (de) * | 1999-11-30 | 2001-12-06 | Infineon Technologies Ag | Halbleiterschaltungsanordnung und verfahren zur herstellung |
| JP2002134630A (ja) * | 2000-10-25 | 2002-05-10 | Sony Corp | 半導体装置およびその製造方法 |
| KR100439191B1 (ko) * | 2002-07-19 | 2004-07-07 | 동부전자 주식회사 | 살리사이드 콘택 형성 방법 |
| JP2005064508A (ja) * | 2003-08-11 | 2005-03-10 | Samsung Electronics Co Ltd | 高電圧トランジスタおよびその製造方法 |
| JP2006005204A (ja) * | 2004-06-18 | 2006-01-05 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2006203225A (ja) * | 2006-02-22 | 2006-08-03 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
| JP2007067328A (ja) * | 2005-09-02 | 2007-03-15 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JP2007201494A (ja) * | 2007-03-26 | 2007-08-09 | Toshiba Corp | 不揮発性半導体記憶装置 |
| CN100431152C (zh) * | 2003-08-22 | 2008-11-05 | 三星电子株式会社 | 高度集成半导体器件及其制造方法 |
| KR100934841B1 (ko) * | 2002-09-19 | 2009-12-31 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| JP2011040665A (ja) * | 2009-08-18 | 2011-02-24 | Sharp Corp | 半導体装置及びその製造方法 |
| CN111341833A (zh) * | 2018-12-19 | 2020-06-26 | 夏泰鑫半导体(青岛)有限公司 | 半导体结构及其形成方法 |
-
1996
- 1996-10-23 JP JP8280863A patent/JPH10125913A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2001041194A3 (de) * | 1999-11-30 | 2001-12-06 | Infineon Technologies Ag | Halbleiterschaltungsanordnung und verfahren zur herstellung |
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| JP2007201494A (ja) * | 2007-03-26 | 2007-08-09 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2011040665A (ja) * | 2009-08-18 | 2011-02-24 | Sharp Corp | 半導体装置及びその製造方法 |
| KR101144025B1 (ko) | 2009-08-18 | 2012-05-11 | 샤프 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| US8466026B2 (en) | 2009-08-18 | 2013-06-18 | Sharp Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
| CN111341833A (zh) * | 2018-12-19 | 2020-06-26 | 夏泰鑫半导体(青岛)有限公司 | 半导体结构及其形成方法 |
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