JP2002134630A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 外部入出力端子に接続された不純物拡散層、
入出力ＭＯＳトランジスタ間に静電破壊保護素子を有す
る半導体装置において、エッチングダメージや炭素等の
混入を排除して金属シリサイド層を形成しコンタクトの
低抵抗化を図る。 【解決手段】 外部入出力端子に接続された不純物拡散
層（取り出し用高濃度不純物拡散層２９ｅ）と入出力Ｍ
ＯＳトランジスタ３との間に静電破壊保護素子１を有す
る半導体装置において、回路素子の少なくとも一つのト
ランジスタは少なくとも二つの異なる濃度の不純物拡散
層を有しかつサリサイドプロセスで形成されたＭＯＳト
ランジスタからなり、静電破壊保護素子１は、低濃度の
不純物拡散層２３を含む保護抵抗領域３１と、その上に
設けたサイドウォール形成層２６（マスク層２８）に対
して自己整合的に形成した取り出し用高濃度不純物拡散
層２９ｅと、その上に形成した金属シリサイド層３３と
からなるものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、詳しくは静電破壊保護素子を備え
た半導体装置およびその製造方法に関する。

【０００２】

【従来の技術】最近の半導体素子の微細化と高速化の要
求にともない、ゲート電極およびソース・ドレイン領域
など不純物拡散領域を低抵抗化する手段として自己整合
的に高融点金属シリサイドを形成するサリサイド技術が
広く提案され、すでに製品化されている。

【０００３】高融点金属シリサイドを形成することによ
り、従来に比較して不純物拡散領域のシート抵抗は約１
／２０に低抵抗化される。例えば従来のシート抵抗は数
１００Ω／□程度であったが、高融点金属シリサイドの
形成によりシート抵抗は約５Ω／□となった。また、Ｃ
ＭＯＳ（相補型ＭＯＳ）トランジスタで構成される半導
体装置においては、特に外部からの静電気による静電破
壊（ＥＳＤ：Electrostatic Discharge ）から半導体装
置を保護するために、保護ダイオードや保護抵抗を保護
回路素子として用いていることも知られている。

【０００４】サリサイドを特に拡散層（不純物拡散領域
ともい記す）に用いた場合には、拡散層の抵抗が数Ω／
□まで低抵抗化されるために、保護回路の本来の能力が
失われてしまい、様々な破壊をもたらす。この原因は、
サリサイド化によって、保護回路におけるＭＯＳトラン
ジスタのソース・ドレイン領域の拡散層抵抗が低くなり
すぎるため、外部から印加される静電気の高電圧に対し
て、従来は拡散層の抵抗（〜数１００Ω／□）によって
ある程度緩和することを目的としていた機能が作用しな
いことに起因している。

【０００５】この問題点を解決するため、様々な保護回
路が提案されているが、設計手法が煩雑となる問題があ
った。

【０００６】また保護回路部分のみサリサイドを実施し
ない製造方法も提案されている。その製造方法では、Ｍ
ＯＳトランジスタのＬＤＤ構造を形成した後、高融点金
属シリサイドを形成する領域と形成しない領域とを作り
分けるため、高融点金属シリサイドを選択的に形成する
ためのマスクとなる絶縁膜を基板全面に形成した後、ド
ライエッチングによって、その絶縁膜のうち高融点金属
シリサイドを形成する領域上の絶縁膜のみ除去する工程
が含まれている。

【０００７】

【発明が解決しようとする課題】しかしながら、高融点
金属シリサイドを形成する領域と形成しない領域とを作
り分けるため、ドライエッチングで高融点金属シリサイ
ドを形成する領域に形成された絶縁膜を除去する場合に
は、高融点金属シリサイドを形成する領域上に存在する
ポリシリコン表面やシリコン基板表面へのエッチングダ
メージや炭素の混入等によって、低抵抗な高融点金属シ
リサイドの形成が困難になる。このエッチングダメージ
や炭素等の混入（炭素によるコンタミネーション）によ
る影響は広く報告されていて、極力避ける必要がある。

【０００８】以上のように、高融点金属シリサイドが存
在する領域と存在しない領域とを同一基板内に形成する
場合、低抵抗な高融点金属シリサイドと、良好なコンタ
クトを形成する技術が必要とされている。さらに高融点
金属シリサイドが存在する領域と存在しない領域を同一
基板内に形成すると、プロセスが複雑になり製造コスト
も上昇するという問題があり、それを解決する必要があ
った。

【０００９】

【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置およびその製造方法で
ある。

【００１０】本発明の第１の半導体装置は、外部入出力
端子に接続された不純物拡散層と入出力ＭＯＳトランジ
スタとの間に静電破壊保護素子を有する半導体装置にお
いて、回路素子の不純物拡散層上に金属シリサイド層が
形成され、前記回路素子の少なくとも一つのトランジス
タは少なくとも二つの異なる濃度を有する不純物拡散層
を有するＭＯＳトランジスタからなり、前記二つの異な
る濃度を有する不純物拡散層のうち低濃度の不純物拡散
層は前記ＭＯＳトランジスタのゲート電極に対して自己
整合的に形成されたものからなり、前記二つの異なる濃
度を有する不純物拡散層のうち高濃度の不純物拡散層と
前記金属シリサイド層とは前記ＭＯＳトランジスタのゲ
ート電極側壁に形成されたサイドウォールに対して自己
整合的に形成されたものからなり、前記静電破壊保護素
子は、前記低濃度の不純物拡散層を少なくとも含む保護
抵抗領域と、前記保護抵抗領域上に設けられた前記サイ
ドウォールを形成するためのサイドウォール形成層に対
して自己整合的に形成されたもので前記保護抵抗領域の
両端に形成された取り出し用高濃度不純物拡散層と、前
記取り出し用高濃度不純物拡散層上に形成された前記金
属シリサイド層とからなるものである。

【００１１】本発明の第２の半導体装置は、上記第１の
半導体装置において、前記半導体装置は同一チップ上に
メモリ素子形成領域とロジック素子形成領域とを併せ持
ち、前記回路素子は前記ロジック素子形成領域に形成さ
れ、前記メモリ素子形成領域のメモリセル形成領域上に
は前記金属シリサイド層が形成されず、かつ前記メモリ
素子形成領域の周辺回路形成領域上は前記サイドウォー
ル形成層により自己整合的に前記金属シリサイドが形成
されたものである。

【００１２】上記第１、第２の半導体装置では、静電破
壊保護素子は、低濃度の不純物拡散層を少なくとも含む
保護抵抗領域と、保護抵抗領域上に設けられたサイドウ
ォールを形成するためのサイドウォール形成層に対して
自己整合的に形成されたもので保護抵抗領域の両端に形
成された取り出し用高濃度不純物拡散層と、取り出し用
高濃度不純物拡散層上に形成された金属シリサイド層と
からなることから、ＬＤＤ構造のＭＯＳトランジスタの
製造プロセスによりＬＤＤ構造のＭＯＳトランジスタと
同時に形成されたものからなる。そのため、金属シリサ
イド層が形成される領域のポリシリコンおよびシリコン
基板上に追加のドライエッチングによるエッチングダメ
ージやコンタミネーション（重金属汚染等）の混入が抑
制されているため、金属シリサイド層は、低抵抗でシリ
コン領域の線幅に依存しないものとなっている。

【００１３】本発明の半導体装置の製造方法は、外部入
出力端子と接続された不純物拡散層と入出力ＭＯＳトラ
ンジスタとの間に静電破壊保護素子を有する半導体装置
の製造方法において、半導体基板上に素子分離領域を形
成する工程と、前記素子分離領域により分離されたもの
で前記半導体基板上に設けられた素子形成領域にゲート
絶縁膜を形成した後、前記ゲート絶縁膜上にＭＯＳトラ
ンジスタのゲート電極を形成する工程と、前記ＭＯＳト
ランジスタのゲート電極に対して自己整合的に低濃度の
不純物拡散層を形成すると同時に前記静電破壊保護素子
の形成領域に低濃度の不純物拡散層の少なくとも一部を
形成する工程と、前記ＭＯＳトランジスタのゲート電極
側壁にサイドウォールを形成すると同時に前記静電破壊
保護素子の形成領域の保護抵抗領域となる部分上に前記
サイドウォールを形成する際に用いたサイドウォール形
成層を選択的に残す工程と、前記ＭＯＳトランジスタの
サイドウォールに対して自己整合的に高濃度の不純物拡
散層を形成すると同時に前記保護抵抗領域となる部分上
に選択的に残した前記サイドウォール形成層に対して自
己整合的に前記静電破壊保護素子の取り出し領域となる
高濃度の不純物拡散層を形成する工程と、前記高濃度の
不純物拡散層上に金属シリサイド層を選択的に形成する
工程とを備えている。

【００１４】本発明の第２の半導体装置の製造方法は、
前記半導体装置は同一チップ上にメモリ素子形成領域と
ロジック素子形成領域とを併せ持ち、前記ＭＯＳトラン
ジスタのゲート電極側壁にサイドウォールを形成すると
同時に前記静電破壊保護素子の形成領域の保護抵抗領域
となる部分上に前記サイドウォールを形成する際に用い
たサイドウォール形成層を選択的に残す工程において、
前記メモリ素子形成領域のメモリセル形成領域上に前記
サイドウォール形成層を選択的に残すことを特徴として
いる。

【００１５】上記第１、第２の半導体装置の製造方法で
は、ＭＯＳトランジスタの低濃度の不純物拡散層、高濃
度の不純物拡散層、金属シリサイド層を形成するのと同
時に静電破壊保護素子の保護抵抗領域となる部分、静電
破壊保護素子の取り出し領域となる高濃度の不純物拡散
層、この高濃度の不純物拡散層上に形成する金属シリサ
イド層を形成することができる。そのため、プロセス的
負荷をかけることなく、静電破壊保護素子が形成され
る。

【００１６】また、ＬＤＤ構造のＭＯＳトランジスタと
同時に形成することが可能になるので、金属シリサイド
層を形成する領域（シリサイド領域）のポリシリコンお
よびシリコン基板上に追加のドライエッチングによるエ
ッチングダメージやコンタミネーション（重金属汚染
等）の混入が抑制されるため、低抵抗でシリコンの線幅
に依存しない高融点金属シリサイドの形成が可能にな
る。

【００１７】上記半導体装置およびその製造方法を、例
えば、ロジック回路とメモリ回路を混載する半導体装置
に適用すると、金属シリサイド層（以下高融点金属シリ
サイド層として説明する）が形成されていない領域をＤ
ＲＡＭセル形成領域とすることで、良好なＤＲＡＭリテ
ンション（保持）特性等を得ることが可能となる。ＤＲ
ＡＭでは、高融点金属シリサイド層を不純物拡散層（ソ
ース・ドレイン領域）に形成すると、基本的に接合リー
ク特性が劣化する。この劣化の原因は、ソース・ドレイ
ン領域に高融点金属シリサイド層を形成すると、高融点
金属シリサイド層と実質的な接合との距離が短くなるこ
と、また実際は部分的に高融点金属シリサイドが厚く形
成されるために接合リークが増大すること等による。こ
の接合リークの増大により、例えばＤＲＡＭ等のリテン
ション特性が問題となるデバイスでは、本発明の技術を
適用すると、接合リークは減少しかつ高速動作が必要な
周辺回路部では高融点金属シリサイドにより低抵抗化し
た不純物化領域を積極的に使用できる。

【００１８】

【発明の実施の形態】本発明の半導体装置に係る実施の
形態を、図１の概略構成断面図によって説明する。この
図１では、一例として、入出力ＭＯＳトランジスタと静
電破壊保護素子とを有する半導体装置を示す。

【００１９】図１に示すように、Ｐ型の半導体基板１１
に素子分離領域１２が形成され、この素子分離領域１２
によって素子形成領域が分離されている。この素子分離
領域は例えば２５０ｎｍ〜５００ｎｍの深さの溝に絶縁
膜を埋め込んで形成されている。

【００２０】上記絶縁膜は、溝内面をシリコン窒化膜で
覆い、溝内をシリコン酸化膜で埋め込むことによって形
成されている。なお、このシリコン酸化膜を形成する前
に、酸化法によって、応力緩和を目的とした５０ｎｍ〜
２００ｎｍの厚さのシリコン酸化膜を形成しておいても
よい。この実施の形態では、素子分離領域を溝への埋め
込み法で形成したが、従来から用いられているＬＯＣＯ
Ｓ法（選択酸化法）で形成された素子分離領域を用いる
ことも可能である。

【００２１】また、Ｐ型の半導体基板１１のＤＲＡＭメ
モリセル形成領域（メモリ素子形成領域）にリンを高エ
ネルギーで注入してＮウエル領域１３が形成されてい
る。そのＮウエル領域１３の内側にはホウ素をイオン注
入してなるＰウエル領域１４が形成されている。同時
に、周辺ＭＯＳトランジスタ形成領域（ロジック素子形
成領域）にもＮウエル領域１３とＰウエル領域１４を形
成する。さらにＮチャネルＭＯＳトランジスタ、Ｐチャ
ネルＭＯＳトランジスタ、ＤＲＡＭメモリセルのワード
トランジスタには、スレッショルド電圧を決定するため
のイオン注入が行われている。

【００２２】上記半導体基板１１上には、ゲート絶縁膜
（例えばゲート酸化膜）２１が例えば２ｎｍ〜１０ｎｍ
の所定の厚さに形成されている。このとき、トランジス
タの用途に合わせてゲート絶縁膜２１の膜厚が作り分け
られている。例えば高電流駆動能力かつ低オフ電流が要
求される周辺ＭＯＳトランジスタ形成領域では、２ｎｍ
〜５ｎｍの厚さにゲート絶縁膜２１が形成されている。
高耐圧動作を要求される周辺ＭＯＳトランジスタ形成領
域では５ｎｍ〜１０ｎｍの厚さにゲート絶縁膜２１が形
成されている。ＤＲＡＭメモリセルのワードトランジス
タはセルのデータ保持能力に合わせてゲート絶縁膜２１
の膜厚が設定され、例えば６ｎｍの厚さに形成されてい
る。

【００２３】さらにゲート絶縁膜２１上には、ゲート電
極(ゲート電極配線も含む)２２が形成されている。この
ゲート電極２２は、例えば５０ｎｍ〜１５０ｎｍの膜厚
に成膜した所定の不純物が導入されたシリコン層（アモ
ルファスシリコン層もしくはポリシリコン層）と、その
上に形成された高融点金属シリサイド層とからなり、さ
らにその上にオフセット絶縁膜が形成されている。な
お、ＮチャネルＭＯＳトランジスタ、ＰチャネルＭＯＳ
トランジスタのいずれもが表面チャネル型のＭＯＳトラ
ンジスタとなるように、いわゆるデュアルゲート構造と
してもよい。上記高融点金属シリサイド層としては、例
えば５０ｎｍ〜１５０ｎｍの膜厚のタングステンシリサ
イド層を用いる。上記オフセット膜は、例えば１００ｎ
ｍ〜２００ｎｍの膜厚に形成したシリコン窒化膜もしく
はシリコン酸化膜で形成されている。

【００２４】周辺ＭＯＳトランジスタ形成領域にはＬＤ
Ｄ不純物拡散層となる低濃度の不純物拡散層２３が形成
されている。ＬＤＤ不純物拡散層は、ＮチャネルＭＯＳ
トランジスタ形成領域ではＮ型の不純物として例えばヒ
素をイオン注入されて形成され、ＰチャネルＭＯＳトラ
ンジスタ形成領域ではＰ型の不純物として例えばホウ素
（例えば二フッ化ホウ素（ＢＦ₂ ⁺））をイオン注入され
て形成されている。

【００２５】ＤＲＡＭメモリセル形成領域のワードトラ
ンジスタは、例えばＮチャネルＭＯＳトランジスタで形
成されているため、そのソース・ドレインはＮ型の低濃
度不純物拡散層２３で形成されている。

【００２６】静電破壊保護素子領域の保護抵抗素子形成
領域にはＬＤＤ不純物拡散層２３が形成されている。こ
の実施の形態のようにＤＲＡＭメモリセルを有する半導
体装置の場合、電源電圧として例えば１．５Ｖ電源と
３．３Ｖ電源のＭＯＳトランジスタとしてＬＤＤの濃度
や注入イオンを変える場合が一般的である。上記保護抵
抗素子形成領域における低濃度の不純物拡散層２３の抵
抗値は、ＮＭＯＳの場合、１．５Ｖ電源ＮＭＯＳ、３．
３Ｖ電源ＮＭＯＳ、ＤＲＡＭワードトランジスタの３種
類のＬＤＤイオン注入から任意の２種類または１種類ま
たは３種類全てを選択することにより決定されている。
例えば、２種類のＬＤＤイオン注入を行う場合には、図
２に示すように、保護抵抗領域３１を、１．５Ｖ電源Ｎ
ＭＯＳの低濃度の不純物拡散層２１と３．３Ｖ電源ＮＭ
ＯＳの低濃度の不純物拡散層２３と同時に形成すること
ができる。すなわち、保護抵抗領域３１には、低濃度の
不純物拡散層２１を形成するイオン注入によりヒ素が３
×１０¹⁴／ｃｍ² のドーズ量で導入されて低濃度の不純
物拡散層２１Ｒが形成され、低濃度の不純物拡散層２３
を形成するイオン注入によりリンが1×１０¹³／ｃｍ²
のドーズ量で導入されて低濃度の不純物拡散層２３Ｒが
形成される。

【００２７】さらに前記図１に示すように、各ゲート電
極２２の側壁にはサイドウォール形成層２６からなるサ
イドウォール２７が形成されている。このサイドウォー
ル形成層２６は例えばシリコン窒化膜で形成されてい
る。それとともに、上記保護抵抗素子形成領域上には上
記サイドウォール形成層２６からなるマスク層２８が形
成されている。このマスク層２８下部の低濃度の不純物
拡散層２３が保護抵抗領域３１となっている。

【００２８】また、周辺ＭＯＳトランジスタ形成領域に
は高濃度の不純物拡散層２９と低濃度の不純物拡散層２
３とからなるＬＤＤ構造のソース・ドレイン不純物拡散
層が形成されている。ＮチャネルＭＯＳトランジスタ形
成領域にはＮ型の不純物として例えばヒ素をイオン注入
したソース・ドレイン不純物拡散層が形成され、Ｐチャ
ネルＭＯＳトランジスタ形成領域には例えばホウ素をイ
オンしたソース・ドレイン不純物拡散層が形成されてい
る。

【００２９】また、上記保護抵抗領域３１の両端には、
上記マスク層２８（サイドウォール形成層２６）に対し
て自己整合的に形成された取り出し用高濃度拡散層２９
が上記ソース・ドレイン不純物拡散層の高濃度の不純物
拡散層２９と同時に形成されている。

【００３０】さらに、上記周辺ＭＯＳトランジスタ形成
領域のソース・ドレイン不純物拡散層（高濃度の不純物
拡散層２９）上、および上記取り出し用高濃度拡散層２
９（２９ｅ）上には、金属シリサイド層３３が例えばコ
バルトシリサイド（ＣｏＳｉ ₂ ）層で形成されている。
この低抵抗なコバルトシリサイド層は、熱処理を複数
回、例えば２回行うことにより形成される。この結果、
相転移されたコバルトシリサイド層の抵抗は下がり、高
速動作が必要なロジック回路などに用いられるＭＯＳト
ランジスタのソース・ドレイン領域（高濃度の不純物拡
散層２９）のシート抵抗とコンタクト抵抗を大幅に減ら
すことができる。相転移されたコバルトシリサイド層が
形成されていない静電破壊保護素子の保護抵抗領域３１
と、メモリ素子として例えばＤＲＡＭのメモリセル形成
領域では、ＭＯＳトランジスタのソース・ドレイン領域
のリーク電流を減らすことができ、かつ静電破壊保護素
子の保護抵抗領域３１により静電破壊による接合やゲー
ト酸化膜の破壊を防止できる。この実施の形態では、コ
バルトシリサイド層を一例として説明したが、チタンシ
リサイド（ＴｉＳｉ₂ ）や他の高融点金属材料にも適用
することができる。この取り出し用高濃度不純物拡散層
２９（２９ｅ）のどちらか一方は外部入出力端子に接続
される。また他方の取り出し用高濃度不純物拡散層２９
（２９ｅ）は入出力ＭＯＳトランジスタ３のソース・ド
レイン領域と共通となっている。したがって、保護抵抗
領域３１を備えた静電破壊保護素子１は、外部入出力端
子と接続された取り出し用高濃度不純物拡散層２９ｅ
（不純物拡散層）と入出力ＭＯＳトランジスタ３との間
に形成されている。

【００３１】さらに、図示はしないが、複数のエッチン
グストッパ層、複数の層間絶縁膜が形成され、その間に
ＤＲＡＭメモリセル形成領域にビットコンタクト、ビッ
ト線が形成され、さらにＤＲＡＭのキャパシタが形成さ
れている。

【００３２】上記実施の形態では、ＤＲＡＭとロジック
素子とを混載した半導体装置に静電破壊保護素子を設け
た一例を説明したが、ロジック素子単体の半導体装置に
上記構成の静電破壊保護素子を同様の構成で適用するこ
とも可能である。

【００３３】上記説明した半導体装置では、静電破壊保
護素子は、低濃度の不純物拡散層２３を少なくとも含む
保護抵抗領域３１と、保護抵抗領域３１上に設けられた
サイドウォール２７を形成するためのサイドウォール形
成層２６からなるマスク層２８に対して自己整合的に形
成されたもので保護抵抗領域３１の両端に形成された取
り出し用高濃度不純物拡散層２９（２９ｅ）と、取り出
し用高濃度不純物拡散層２９（２９ｅ）上に形成された
金属シリサイド層３３とからなるので、ＬＤＤ構造のＭ
ＯＳトランジスタの製造プロセスによりＬＤＤ構造のＭ
ＯＳトランジスタと同時に形成されたものからなる。そ
のため、金属シリサイド層３３が形成される領域のポリ
シリコンおよびシリコン基板上に追加のドライエッチン
グによるエッチングダメージやコンタミネーション（重
金属汚染等）の混入が抑制されているため、金属シリサ
イド層３３は、低抵抗でシリコン領域の線幅に依存しな
いものとなっている。

【００３４】次に、本発明の半導体装置の製造方法に係
る実施の形態を、図３、図５の製造工程断面図によって
説明する。以下の説明では、ロジック素子とメモリ素子
（ＤＲＡＭ素子）とを混載した半導体装置の製造方法を
説明し、図３ではＤＲＡＭ素子部分の記載は省略した。

【００３５】図３の（１）に示すように、Ｐ型の半導体
基板１１に例えば５０ｎｍ〜２００ｎｍのシリコン酸化
膜（図示せず）を形成した後、シリコン窒化膜（図示せ
ず）を例えば１００ｎｍ〜２００ｎｍの膜厚に形成す
る。シリコン酸化膜はシリコン窒化膜と半導体基板１１
との間の応力を緩和するために形成する。シリコン酸化
膜上のＭＯＳトランジスタ等の素子形成領域上に選択的
にフォトレジストパターン（図示せず）を形成する。シ
リコン窒化膜、シリサイド酸化膜、半導体基板を１１順
次エッチングして、素子分離領域となる溝を形成する。
この溝は、一例として２５０ｎｍ〜５００ｎｍの深さに
形成する。

【００３６】上記溝とシリコン窒化膜を覆って例えば高
密度プラズマＣＶＤ（ＣＶＤは Chemical Vapor Deposi
tion の略であり化学的気相成長を意味する）法による
シリコン酸化膜を５００ｎｍ〜１．００μｍの膜厚に形
成する。このシリコン酸化膜を形成する前に、酸化法に
よって、応力緩和を目的とした５０ｎｍ〜２００ｎｍの
シリコン酸化膜を形成してもよい。

【００３７】次いで化学的機械研磨（以下ＣＭＰとい
う、ＣＭＰはChemical Mechanical Polishing ）を用い
て、素子分離領域１２となる溝に埋め込んだシリコン酸
化膜を研磨して平坦化する。この研磨を行った後、シリ
コン窒化膜とシリコン酸化膜をエッチングにより除去す
る。この実施の形態では、素子分離領域１２を溝への埋
め込み法で形成したが、従来から用いられているＬＯＣ
ＯＳ法（選択酸化法）を用いて形成することも可能であ
る。

【００３８】次いで、酸化法によって、５０ｎｍ〜２０
０ｎｍ程度の厚さのシリコン酸化膜（図示せず）を形成
する。Ｐ型の半導体基板１１のＤＲＡＭメモリセル形成
領域にリンを高エネルギーで注入してＮウエル領域を形
成し、そのＮウエル領域の内側にホウ素をイオン注入し
てＰウエル領域を形成する。同時に、周辺ＭＯＳ形成領
域にもＮウエル領域１３とＰウエル領域１４を形成す
る。さらにＮチャネルＭＯＳトランジスタ、Ｐチャネル
ＭＯＳトランジスタ、ＤＲＡＭメモリセルのワードとの
スレッショルド電圧を決定するためのイオン注入を行
う。

【００３９】次いで、図３の（２）に示すように、前記
酸化法によって形成したシリコン酸化膜が除去される厚
さ分のシリコン酸化膜を除去した後、ゲート絶縁膜（例
えばゲート酸化膜）２１を例えば２ｎｍ〜１０ｎｍの所
定の厚さに形成する。このとき、トランジスタの用途に
合わせてゲート酸化膜の膜厚を作り分ける。例えば高電
流駆動能力かつ低オフ電流が要求される周辺ＭＯＳトラ
ンジスタ形成領域では、２ｎｍ〜５ｎｍの厚さにゲート
酸化膜を形成し、高耐圧動作を要求される周辺ＭＯＳト
ランジスタ形成領域では５ｎｍ〜１０ｎｍの厚さのゲー
ト酸化膜を形成する。ＤＲＡＭメモリセルのワードトラ
ンジスタはセルのデータ保持能力に合わせてゲート酸化
膜厚を設定することができ、例えば６ｎｍの厚さのゲー
ト酸化膜を形成する。このゲート酸化膜の作り分けは、
より厚いゲート酸化膜を全面に形成した後に、薄いゲー
ト酸化膜を形成する領域のゲート酸化膜を選択的にエッ
チング除去して、その除去した領域を再度酸化すること
により形成することができる。

【００４０】次いで、ポリシリコン層もしくはアモルフ
ァスシリコン層を、例えばＣＶＤ法もしくはスパッタリ
ングによって、例えば５０ｎｍ〜１５０ｎｍの膜厚に成
膜してゲート電極形成層を形成する。この際、Ｎチャネ
ルＭＯＳトランジスタ、ＰチャネルＭＯＳトランジスタ
のいずれもが表面チャネル型のＭＯＳトランジスタとな
るように、いわゆるデュアルゲート構造を採用する場合
には、ＮチャネルＭＯＳトランジスタ形成領域にはＮ型
不純物として例えばリンをイオン注入し、ＰチャネルＭ
ＯＳトランジスタ形成領域には例えばホウ素をイオン注
入する。ゲート電極形成層上に高融点金属シリサイド層
として、例えばＣＶＤ法もしくはスパッタリングによっ
て、例えばタングステンシリサイド層を例えば５０ｎｍ
〜１５０ｎｍの膜厚に形成する。次いで、ＤＲＡＭメモ
リセルのセルフアラインコンタクトを形成する際のオフ
セット膜４２を、例えばＣＶＤ法もしくはスパッタリン
グによって、例えばシリコン窒化膜もしくはシリコン酸
化膜を１００ｎｍ〜２００ｎｍの膜厚に形成する。ゲー
ト電極を形成するためのフォトレジストパターン（図示
せず）を形成した後、異方性エッチングによりオフセッ
ト膜と高融点金属シリサイド層とポリシリコン層または
アモルファスシリコン層を順次エッチングしてゲート電
極（ゲート電極配線も含む）２２を形成する。

【００４１】次に、周辺ＭＯＳトランジスタ形成領域
（ロジック素子形成領域）にＬＤＤを構成する低濃度の
不純物拡散層２３を形成する。ＮチャネルＭＯＳトラン
ジスタ形成領域にはＮ型の不純物として例えばヒ素をイ
オン注入し、ＰチャネルＭＯＳトランジスタ形成領域に
はＰ型の不純物として例えばホウ素〔例えば二フッ化ホ
ウ素（ＢＦ₂ ⁺）〕をイオン注入する。チャネル領域とＬ
ＤＤを構成する低濃度の不純物拡散層との間にポケット
イオン注入を行うことにより短チャネル効果を抑制する
こともできる。例えば、ＮチャネルＭＯＳトランジスタ
形成領域にはＰ型の不純物として例えばホウ素をイオン
注入し、ＰチャネルＭＯＳトランジスタ形成領域には例
えばヒ素をイオン注入する。

【００４２】また、ＤＲＡＭメモリセル形成領域（メモ
リ素子形成領域）のワードトランジスタとして例えばＮ
チャネルＭＯＳトランジスタを形成するためにＮ型の低
濃度不純物として例えばリンをイオン注入する。

【００４３】さらに、静電破壊保護素子領域の保護抵抗
素子形成領域にはＬＤＤ工程による低濃度の不純物拡散
層２５が形成される。この実施の形態のようにＤＲＡＭ
メモリセルを有する半導体装置の場合、電源電圧として
例えば１．５Ｖ電源と３．３Ｖ電源のＭＯＳトランジス
タとしてＬＤＤの濃度や注入イオンを変える場合が一般
的である。このときに，静電破壊保護素子領域の保護抵
抗領域３３の抵抗値は、ＮＭＯＳの場合、１．５Ｖ電源
のＮＭＯＳ、３．３Ｖ電源のＮＭＯＳ、ＤＲＡＭワード
トランジスタの３種類のＬＤＤを構成するイオン注入か
ら任意の２種類または１種類または３種類全てを選択す
ることにより調整される。したがって、この低濃度の不
純物拡散層２５には例えば上記低濃度の不純物拡散層２
３が含まれる。

【００４４】次いで、図３の（３）に示すように、全面
にサイドウォール形成層（２６）を、例えば４０ｎｍ〜
１００ｎｍの厚さのシリコン窒化膜で形成する。次に、
周辺ＭＯＳトランジスタ形成領域にのみ開口部が形成さ
れたフォトレジストパターンを形成する。ただし、静電
破壊保護素子領域の保護抵抗素子形成領域にはフォトレ
ジストパターン５１を形成する。

【００４５】すなわち、本実施の形態のようなＤＲＡＭ
メモリセルを有する半導体装置の場合、フォトレジスト
パターンを形成する領域は静電破壊保護素子領域とＤＲ
ＡＭメモリセル形成領域になる。次に、サイドウォール
形成層（２６）の異方性エッチングを行って周辺ＭＯＳ
トランジスタ形成領域のゲート電極２２側壁にシリコン
窒化膜のサイドウォール２７を形成するとともに、静電
破壊保護素子領域の保護抵抗素子上にシリコン窒化膜の
サイドウォール形成層（２６）からなるマスク層２８を
形成する。

【００４６】そして、図３の（４）に示すように、周辺
ＭＯＳトランジスタ形成領域にＭＯＳトランジスタのソ
ース・ドレインとなる高濃度の不純物拡散層２９を形成
する。ＮチャネルＭＯＳトランジスタ形成領域にはＮ型
の不純物として例えばヒ素をイオン注入し、Ｐチャネル
ＭＯＳトランジスタ形成領域には例えばホウ素をイオン
する。このとき、マスク層２８に対して自己整合的に静
電破壊保護素子領域の保護抵抗素子の取り出し用となる
高濃度不純物拡散層２９（２９ｅ）を形成する。したが
って、マスク層２８下の低濃度の不純物拡散層２５から
なる保護抵抗領域３１が形成される。

【００４７】次に、図３の（５）に示すように、シリコ
ン基板１１上にコバルト層とチタン窒化膜を順次、例え
ばスパッタリングによって形成する。その後熱処理を行
って、高濃度不純物拡散層２９等のシリコン領域上に、
自己整合的に高融点金属シリサイド層３３としてコバル
トシリサイド層を形成する。サイドウォール２７上、マ
スク層２８上、ゲート電極２２上に形成されたオフセッ
ト膜上および素子分離領域１２上の未反応のコバルト層
を除去する。このシリサイド化工程では、シリコン窒化
膜からなるマスク層２８に対して自己整合的に上記取り
出し用高濃度拡不純物散領層２９ｅ上にも高融点金属シ
リサイド層３３が形成される。

【００４８】いま、図４の（１）の平面図および（２）
の断面図に示すように、保護抵抗領域３１の抵抗値は、
静電破壊保護素子領域の保護抵抗領域３１を形成する際
に用いたマスク層２８の長さＴと保護抵抗素子３１の不
純物濃度と熱処理による活性化率とにより決定される。
最適な保護抵抗領域３１を得るには、静電破壊に対する
耐圧が向上することと、静電破壊から保護するＭＯＳト
ランジスタの電流能力（ソース・ドレイン電流）が保護
抵抗領域３１を接続することにより著しく低下しないこ
とが必要になる。

【００４９】そのためには、図４の（３）に示すよう
に、ソース・ドレイン電流／電源電圧で示されるＩds／
ＶccつまりＯＮ抵抗の２％〜３０％が最適であることが
わかる。距離Ｔとしては０．３μｍから１．５μｍが最
適である。その理由は、さらに距離Ｔを短くすると、距
離Ｔの寸法管理が必要になり製品生産上の管理が煩雑に
なる。一方、距離Ｔを大きくすると、距離Ｔのばらつき
により抵抗値が大きく変動する。距離Ｔとしては０．３
μｍ〜１．５μｍに設定すると距離Ｔの寸法管理が不要
であり、比較的安定した抵抗値が安定して得られる。不
純物濃度を含めたシート抵抗値としては、５０Ω／□〜
６ｋΩ／□が最適である。工程数を増加させること無し
に上記不純物濃度を制御するには、前述したＬＤＤ構造
を形成するための低濃度の不純物拡散層２５を少なくと
も１回は用いて保護抵抗領域３１を形成する。したがっ
て、静電破壊保護素子領域の保護抵抗領域３１はＭＯＳ
トランジスタのＬＤＤを形成する際に同時に形成される
低濃度の不純物拡散層２５によって形成される。

【００５０】この実施の形態のように、ＤＲＡＭメモリ
セルを有する半導体装置の場合には、電源電圧を例えば
１．５Ｖ電源のＭＯＳトランジスタと３．３Ｖ電源のＭ
ＯＳトランジスタに対応して、ＬＤＤの濃度や注入イオ
ンを変える場合が一般的である。このときに静電破壊保
護素子領域の保護抵抗領域３１の抵抗値を調整するため
に、ＮＭＯＳの場合には１．５Ｖ電源ＮＭＯＳ、３．３
Ｖ電源ＮＭＯＳ、ＤＲＡＭワードトランジスタの３種類
のＬＤＤイオン注入から任意の２種類または任意の１種
類または３種類全てを選ぶことができる。

【００５１】次に、静電破壊保護素子と周辺ＭＯＳトラ
ンジスタ形成領域を示す図５およびＤＲＡＭメモリセル
形成領域を示す図６によって、その後の工程を以下に説
明する。図５、図６に示すように、全面に第１のエッチ
ングストッパ層（図示せず）となるシリコン窒化膜を例
えば１０ｎｍ〜５０ｎｍの厚さに形成する。このときの
シリコン窒化膜と下層のサイドウォールを形成した２０
ｎｍ〜１００ｎｍのシリコン窒化膜との積層膜厚の合計
は、３０ｎｍ〜１５０ｎｍになり、ＤＲＡＭメモリセル
形成領域のワードトランジスタ間の距離である１２０ｎ
ｍ〜４５０ｎｍに対して１／４以上１／２以下、さらに
効果を上げるためには１／４以上１／３以下にすること
が望ましい。

【００５２】続いて、上記第１のエッチングストッパ層
上に５００ｎｍ〜１．００μｍの第１の層間絶縁膜６１
を例えばホウ素リンシリケートガラス（ＢＰＳＧ）層で
形成する。その後、６５０℃〜８００℃程度の熱処理を
加えて上記第１の層間絶縁膜６１表面をほぼ平坦化す
る。このとき、ＤＲＡＭメモリセル形成領域に形成され
ている第１のエッチングストッパ層（シリコン窒化膜）
と下層のサイドウォール２７（シリコン窒化膜）との積
層膜厚合計は最適な膜厚に設定されているので、上記第
１の層間絶縁膜６１の平坦化においてボイドが発生する
ことは無い。なお、この第１の層間絶縁膜６１は、高密
度プラズマＣＶＤ法で形成しても、ＳＯＧ（Spin on ｇ
lass ）を回転塗布して形成してもよい。

【００５３】次に化学的機械研磨（以下ＣＭＰという、
ＣＭＰはChemical Mechanical Polishing ）によって、
第１の層間絶縁膜６１を例えば２００ｎｍ〜９００ｎｍ
の厚さ分を研磨して平坦化する。このときの平坦化は全
面エッチバック等の技術を用いてもよい。

【００５４】次いで、ＤＲＡＭメモリセル形成領域の第
１の層間絶縁膜６１に選択的にフォトレジスト開口パタ
ーンを形成し、第１のエッチングストッパ層となるシリ
コン窒化膜と下層のサイドウォール２７を形成したシリ
コン窒化膜の積層膜厚と選択比のとれるエッチングで一
旦エッチングを止める。続いてシリコン窒化膜の積層膜
をエッチングしてＤＲＡＭメモリセルのワード線２２ｗ
間に自己整合的にコンタクトホールを形成する。この工
程は、従来から一般的に用いられているセルフアライン
コンタクト技術を用いて行う。コンタクトホール内にポ
リシリコン層またはアモルファスシリコン層を形成し
て、ＣＭＰによりコンタクトホール内のみに第１のシリ
コン電極層６２を残す。この実施の形態では、ＣＭＰに
よる形成方法を用いたが、選択成長技術やエッチバック
を用いてコンタクトホール内に第１のシリコン電極層６
２を残してもよい。第１のシリコン電極層６２に不純物
を導入する方法は、第１のシリコン電極層６２をＣＶＤ
法によって形成するのと同時に導入してもよく、または
ＣＶＤ後にイオン注入により導入してもよい。この実施
の形態では、ＤＲＡＭメモリセルのＮチャネルＭＯＳで
形成されるワードトランジスタの不純物拡散層２３と接
続する第１のシリコン電極層６２を形成するのでＮ型の
不純物であるリンを第１のシリコン電極層６２に導入す
る。

【００５５】次いで、シリコン酸化膜からなる第２の層
間絶縁膜６５を例えば５０ｎｍ〜２００ｎｍの厚さに形
成した後、ＤＲＡＭメモリセル形成領域に形成した第１
のシリコン電極層６２のうち、ビット線コンタクトに相
当する第１のシリコン電極層６２の上に選択的に開口部
を形成し、開口部を介して第１のシリコン電極層６２と
接続されるビット線６６を形成する。この実施の形態で
はビット線６６として、例えば５０ｎｍ〜２００ｎｍの
膜厚のタングステン配線を用いたが、他の高融点金属や
高融点金属シリサイド層とポリシリコン層とを積層した
ポリサイド構造の配線を用いることもできる。

【００５６】次いで、シリコン酸化膜からなる第３の層
間絶縁膜６９を例えば５００ｎｍ〜１．５０μｍの膜厚
に形成した後、ＣＭＰもしくは全面エッチバック等の技
術を用いて第３の層間絶縁膜６９表面の平坦化を行う。
次に第２のエッチングストッパ層７１を例えば５０ｎｍ
〜５００ｎｍの膜厚の例えばシリコン窒化膜で形成す
る。このとき、第２のエッチングストッパ層７１は下層
に形成した第１のエッチングストッパ層（図示せず）よ
りも厚く形成される。ＤＲＡＭメモリセル形成領域に形
成した第１のシリコン電極層６２のうちキャパシタ電極
に接続する第１のシリコン電極層６２の上におけるエッ
チングストッパ層７１に選択的に開口部を形成する。次
に、後に説明する第４の層間絶縁膜および上記第２のエ
ッチングストッパ層７１とエッチング選択比の取れる材
料として例えばポリシリコン層やアモルファスシリコン
層を例えば５０ｎｍ〜２００ｎｍの膜厚で、上記開口部
を覆うように全面に形成する。次いでポリシリコン層や
アモルファスシリコン層を異方性エッチングして、第２
のエッチングストッパ層７１の開口部側壁にポリシリコ
ン層やアモルファスシリコン層からなるサイドウォール
エッチングマスク層を形成する。

【００５７】第２のエッチングストッパ層７１とサイド
ウォールエッチングマスク層をエッチングマスクとして
第３の層間絶縁膜６９をエッチングして、ＤＲＡＭメモ
リセル形成領域に形成した第１のシリコン電極層６２の
うち、後に説明するキャパシタ電極に接続される第１の
シリコン電極層６２（６２ｃ）上にコンタクトホールを
形成する。この時形成されるコンタクトホールは、第２
のエッチングストッパ層７１とその開口部に自己整合的
に形成されたサイドウォールエッチングマスク層を用い
てエッチング形成されるので、リソグラフィー技術の限
界を超えたコンタクト径のコンタクトホールを形成する
ことができる。

【００５８】その後、コンタクトホール内にポリシリコ
ン層もしくはアモルファスシリコン層を埋め込むように
して形成した後、ＣＭＰによってコンタクトホール内の
みに第２のシリコン電極層７４を残す。この実施の形態
では、ＣＭＰによる形成方法を用いたが、選択成長技術
やエッチバック技術を用いてコンタクトホール内に第２
のシリコン電極層７４を残してもよい。第２のシリコン
電極層７４に不純物を導入する方法は、第２のシリコン
電極層７４をＣＶＤ法によって形成する際に同時に導入
してもよい。もしくはＣＶＤ後にイオン注入により導入
してもよい。この実施の形態では、ＤＲＡＭメモリセル
のＮチャネルＭＯＳで形成されるワードトランジスタの
不純物拡散層と接続する第１のシリコン電極層６２上に
第２のシリコン電極層７４を形成するので、Ｎ型の不純
物であるリンを第２のシリコン電極層７４に導入する。

【００５９】次いで、第２のエッチングストッパ層７１
上に第２のエッチングストッパ層７１と第１のシリコン
電極層６２とエッチバック選択比の取れるＢＰＳＧ等の
絶縁膜を例えば５００ｎｍ〜１．５０μｍの膜厚に形成
し、第２のシリコン電極層７４上に開口部を形成する。

【００６０】上記開口部にポリシリコン層もしくはアモ
ルファスシリコン層を形成し、ＣＭＰによりコンタクト
ホール内のみにキャパシタ下部電極となる第３のシリコ
ン電極層７６を残す。この実施の形態では、ＣＭＰによ
る形成方法を用いたが、エッチバック技術を用いてコン
タクトホール内に第３のシリコン電極層７６を残しても
よい。第３のシリコン電極層７６に不純物を導入する方
法は、第３のシリコン電極層７６を形成するＣＶＤと同
時に導入してもよい。ＣＶＤ後にイオン注入により導入
してもよい。この実施の形態では、Ｎ型の不純物である
リンを第３のシリコン電極層７６に導入する。

【００６１】第２のエッチングストッパ層７１と選択比
の取れる等方性エッチングとして、例えばフッ酸を用い
たウエットエッチングによりＢＰＳＧ等の絶縁膜を除去
する。

【００６２】次いで，上記第３のシリコン電極層７６の
表面にキャパシタの誘電体膜（図示せず）としていわゆ
るＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコ
ン酸化膜）を例えば３ｎｍ〜１０ｎｍの膜厚に成るよう
に形成する。さらに、ポリシリコン層もしくはアモルフ
ァスシリコン層を形成してキャパシタ上部電極となる第
４のシリコン電極層７８を形成する。第４のシリコン電
極層７８に不純物を導入する方法は、第４のシリコン電
極層７８を成膜するＣＶＤと同時に導入してもよい。も
しくはＣＶＤ後にイオン注入により導入してもよい。

【００６３】この実施の形態では、Ｎ型の不純物である
リンを第４のシリコン電極層７８に導入する、この実施
の形態では、キャパシタ電極としてシリコン電極を用い
たが、金属電極を用いてもよい。さらに、本実施の形態
では、キャパシタ誘電体膜としてＯＮＯ膜を用いたが、
タンタル酸化膜やＢＳＴ等の強誘電体膜を用いてもよ
い。さらに、本発明の実施の形態では、シリンダ構造の
キャパシタを用いたが、単純な積層型キャパシタやフィ
ン構造のキャパシタ電極でも適用することが可能であ
る。

【００６４】次に、第２のエッチバックストッパ層７１
と選択比の取れる等方性エッチングで第３のシリコン電
極層７６下におけるＢＰＳＧ等の絶縁膜を除去する際
と、第４のシリコン電極層７８をエッチングする際に、
第２のエッチングストッパ層７１がエッチングされて膜
厚が減少する。このときの膜減り量の制御が困難な場合
には、第４のシリコン電極層７８をエッチング形成する
際に第２のエッチングストッパ層７１の全膜厚の一部ま
たは全部をエッチング除去して、新たな第３のエッチン
グストッパ層を形成してもよい。

【００６５】次に、第４の層間絶縁膜８１を例えばシリ
コン酸化膜で例えば５００ｎｍ〜２．５０μｍの膜厚に
形成した後、ＣＭＰや全面エッチバック等の技術を用い
てキャパシタ上に後に説明する第５の層間絶縁膜が例え
ば１００ｎｍ〜１．００μｍが残るように平坦化する。

【００６６】次いで、上記第４の層間絶縁膜８１上に選
択的にフォトレジスト開口パターンを形成する。この実
施の形態では、周辺ＭＯＳトランジスタ形成領域のゲー
ト電極配線層上へのコンタクトを開口するために第４の
層間絶縁膜８１をエッチングする。このとき、第２のエ
ッチングストッパ層７１と選択比の取れるエッチング条
件により、第４の層間絶縁膜８１をエッチングした後、
第２のエッチングストッパ層７１上でエッチングを一旦
停止する。

【００６７】そして第２のエッチングストッパ層７１を
エッチングして、さらに第３の層間絶縁膜６９と第２の
層間絶縁膜６５と第１の層間絶縁膜６１を順次エッチン
グする。このとき、第１のエッチングストッパ層（図示
せず）と選択比の取れるエッチング条件により、第１の
層間絶縁膜６１を除去した後、第１のエッチングストッ
パ層上でエッチングを一旦止める。

【００６８】第１のエッチングストッパ層をエッチング
して、次に周辺ＭＯＳトランジスタ形成領域のゲート電
極２２上に形成されたオフセット膜を構成するシリコン
窒化膜もしくはシリコン酸化膜をエッチング除去して、
ゲート電極２２上にコンタクトホールを形成する。

【００６９】次いで第４の層間絶縁膜８１上に選択的に
フォトレジスト開口パターンを形成する。この実施の形
態では、周辺ＭＯＳトランジスタ形成領域のゲート電極
配線層２２上へのコンタクトに続いて、周辺ＭＯＳトラ
ンジスタ形成領域の不純物拡散層上にコンタクトホール
を開口する。このとき、ゲート電極２２上に形成したコ
ンタクトホール上はフォトレジストで埋め込まれる。そ
して第４の層間絶縁膜８１をエッチングする。このと
き、第２のエッチングストッパ層７１と選択比の取れる
エッチング条件により、第４の層間絶縁膜８１を除去し
た後、第２のエッチングストッパ層７１上でエッチング
を一旦停止する。

【００７０】そして第２のエッチングストッパ層７１を
エッチングして、さらに第３の層間絶縁膜６９と第２の
層間絶縁膜６５と第１の層間絶縁膜６１を順次エッチン
グする。このとき、第１のエッチングストッパ層（図示
せず）と選択比のとれるエッチング条件により、第１の
層間絶縁膜６１を除去した後、第１のエッチングストッ
パ層上でエッチングを一旦停止する。

【００７１】次いで第１のエッチングストッパ層をエッ
チングして、周辺ＭＯＳトランジスタ形成領域の不純物
拡散層上にコンタクトホールを形成する。

【００７２】コンタクトホール内にチタン層を例えば１
０ｎｍ〜１００ｎｍの厚さに形成し、バリアメタルとな
るチタン窒化膜を例えば１０ｎｍ〜５０ｎｍの厚さにス
パッタリングもしくはＣＶＤ法によって形成する。次
に、第１の金属電極となるタングステン層を例えば１０
０ｎｍ〜５００ｎｍの厚さにスパッタリングもしくはＣ
ＶＤ法によって形成する。ＣＭＰもしくは全面エッチバ
ックによって、コンタクトホール内に第１の金属電極８
４を残す。第１の金属電極８４は、選択ＣＶＤ法等の技
術を用いて、コンタクトホール内に選択形成してもよ
い。

【００７３】第１の金属電極８４と電気的に接続され
る、第１層目金属配線層８６を形成する、第１層目金属
配線層８６は、チタン層を例えば３ｎｍ〜５０ｎｍの厚
さに形成し、バリアメタルとなるチタン窒化膜を例えば
１０ｎｍ〜５０ｎｍの厚さに形成し、銅を含有するアル
ミニウム配線層を例えば２００ｎｍ〜８００ｎｍの厚さ
に形成し、チタン層を例えば３ｎｍ〜１０ｎｍの厚さに
形成し、チタン窒化膜を例えば１０ｎｍ〜１００ｎｍの
厚さに例えばスパッタリングもしくはＣＶＤにより形成
する。銅を含有するアルミニウム配線層は、アルミニウ
ム配線や銅配線など他の材料で形成することもできる。
第１層目金属配線層８６上に第５の層間絶縁膜８８を例
えばシリコン酸化膜を例えば５００ｎｍ〜２．００μｍ
の厚さに堆積して形成する。その後、ＣＭＰもしくは全
面エッチバック等の技術を用いて第５の層間絶縁膜８８
表面を平坦化する。

【００７４】さらに、第１の金属電極８４と第１層目金
属配線層８６と第５の層間絶縁膜８８の形成と同様にし
て、第２の金属電極９０と第２層目金属配線層９２と第
６の層間絶縁膜９４、第３の金属電極９６と第３層目金
属配線層９８と第７の層間絶縁膜１００、第４の金属電
極１０２と第４層目金属配線層１０４と第８の層間絶縁
膜１０６を順次形成する。オーバコート膜１０８として
シリコン窒化膜を例えば５００ｎｍ〜１．５０μｍの厚
さに形成した後、第４層目金属配線層１０４でパッドと
なる部分に開口部を選択的に形成する。

【００７５】上記説明したように、静電破壊保護素子の
取り出し用高濃度不純物拡散層２９ｅの一方は外部入出
力端子に接続される。また他方の取り出し用高濃度不純
物拡散層２９ｅは入出力ＭＯＳトランジスタ３のソース
・ドレイン領域と共通となっている。したがって、保護
抵抗領域３１を備えた静電破壊保護素子１は、外部入出
力端子と接続された取り出し用高濃度不純物拡散層２９
ｅ（不純物拡散層）と入出力ＭＯＳトランジスタ３との
間に形成される。

【００７６】次に、静電破壊保護素子１の別構成の一例
を、図７の平面図によって説明する。図７に示す構成
は、素子分離領域１２に囲まれたアクティブ領域Ａに、
保護抵抗領域３１と前記図１によって説明したのと同様
の入出力ＭＯＳトランジスタ３を形成してなる。

【００７７】上記保護抵抗領域３１は、前記図１によっ
て説明したのと同様の低濃度の不純物拡散層からなり、
窒化シリコン膜のサイドウォール形成層２６からなるマ
スク層２８に覆われている。また上記マスク層２８に
は、開口部２８ａが形成されていて、この開口部２８ａ
内の半導体基板１１には、静電破壊保護素子の取り出し
用高濃度不純物拡散層２９ｅが設けられている。この取
り出し用高濃度不純物拡散層２９ｅは外部入出力端子
（図示せず）に接続される。また他方の取り出し用高濃
度不純物拡散層２９ｅは入出力ＭＯＳトランジスタ３の
ゲート電極２２の両側における半導体基板１１に形成さ
れたソース・ドレイン領域と共通となっている。さらに
入出力ＭＯＳトランジスタ３のソース・ドレイン領域と
上記取り出し用高濃度不純物拡散層２９ｅには、前記図
１によって説明したのと同様の金属シリサイド層３３が
形成されている。なお、図面中、□内に×印を描いて示
した部分はコンタクトとなっている。

【００７８】本発明の実施の形態は、ＤＲＡＭメモリセ
ルに限定されることはなく、強誘電体膜を容量素子とし
て用いたメモリセルに適用してもよい。さらにはＭＯＳ
トランジスタのゲート電極をシリサイド化するいわゆる
一般的なフルシリサイドに適用することも可能である。
ただし、ＤＲＡＭメモリセルを同時に形成する場合に
は、保護抵抗領域３１を形成するフォトレジストパター
ン５１はＤＲＡＭメモリセル形成領域にも形成するの
で、保護抵抗領域３１を形成するフォトレジストパター
ン５１の形成工程は追加工程にはならない。

【００７９】しかしながら、フルシリサイドを用いたロ
ジック素子形成プロセスの場合には、メモリセル形成プ
ロセスが無いので保護抵抗領域を形成するフォトレジス
トパターン形成工程は追加工程となる。しかしながら、
ＬＤＤ形成工程を保護抵抗素子形成工程として用いるこ
とにより工程増となることを極力抑えることができる。

【００８０】上記実施の形態では、ＤＲＡＭとロジック
素子とを混載した半導体装置に静電破壊保護素子を設け
た製造方法の一例を説明したが、ロジック素子単体の半
導体装置に上記構成の静電破壊保護素子を同様の構成で
形成する製造方法に適用することも可能である。

【００８１】

【発明の効果】以上、説明したように本発明の半導体装
置およびその製造方法によれば、ＤＲＡＭセルとロジッ
ク素子とを混載した半導体装置とその製造方法におい
て、ＬＤＤ形成工程を保護抵抗素子形成工程として用い
ることにより工程増となることを極力抑えて、トランジ
スタの能力を低下させること無く安定した静電保護素子
を得ることが可能になる。さらにフルサリサイドを用い
たロジック素子形成プロセスの場合でも、ＤＲＡＭセル
ロジックを混載したＬＳＩデバイスとほぼ同様な工程削
減効果と静電破壊防止効果をトランジスタの能力安定化
効果を得ることができる。

【図面の簡単な説明】

【図１】本発明の半導体装置の実施の形態を示す概略構
成断面図である。

【図２】保護抵抗素子の形態の一例を示す概略構成断面
図である。

【図３】本発明の半導体装置の製造方法に係る実施の形
態を示す製造工程図である。

【図４】静電破壊耐圧、保護抵抗素子長Ｔ、入出力ＭＯ
Ｓトランジスタ能力（ドレイン電流）、保護抵抗素子の
シート抵抗の関係を示す図である。

【図５】本発明の半導体装置の製造方法に係る実施の形
態を示す製造工程図である。

【図６】本発明の半導体装置の製造方法に係る実施の形
態を示す製造工程図である。

【図７】静電破壊保護素子の別構成の一例を示す平面図
である。

【符号の説明】

１…静電破壊保護素子、３…入出力ＭＯＳトランジス
タ、２２…ゲート電極、２３…低濃度の不純物拡散層、
２６…サイドウォール形成層、２７…サイドウォール、
２９…高濃度の不純物拡散層、２９ｅ…取り出し用高濃
度不純物拡散層、３１…保護抵抗領域、３３…金属シリ
サイド層

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 21/90 Ｃ 21/822 27/04 Ｈ 27/06 ３１１ 27/08 ３２１Ｋ 27/105 27/10 ４４４Ｂ 27/10 ４６１ ６２１Ｃ 27/108 21/8242 (72)発明者 森川 隆史 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 渡辺 秋好 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 4M104 AA01 BB01 BB20 BB25 BB40 CC05 DD02 DD04 DD07 DD16 DD19 DD26 DD37 DD43 DD78 DD84 EE03 EE08 EE09 EE17 FF14 FF18 FF22 GG09 GG10 GG16 GG19 HH14 HH16 HH20 5F033 HH04 HH05 HH08 HH18 HH19 HH28 HH33 JJ04 JJ19 JJ33 KK01 KK25 MM07 MM08 MM13 NN06 NN07 PP06 PP07 PP15 QQ08 QQ09 QQ16 QQ18 QQ19 QQ25 QQ31 QQ37 QQ48 QQ58 QQ59 QQ65 QQ73 QQ75 RR04 RR05 RR09 RR15 SS08 SS11 SS21 TT08 VV06 VV09 VV16 XX00 XX03 XX09 XX10 XX33 5F038 AR01 BH02 BH13 CA10 DF05 EZ01 EZ18 5F048 AA01 AA02 AA07 AA09 AB01 AB03 AB06 AB07 AC03 AC10 BA01 BB06 BB07 BB08 BB12 BB14 BB16 BC06 BD04 BE02 BF01 BF02 BF04 BF06 BF07 BF11 BF16 BG12 BG14 CC01 CC02 DA27 5F083 AD21 AD22 AD24 AD48 FR01 GA02 GA09 GA11 GA28 JA04 JA32 JA35 JA36 JA37 JA39 JA40 JA53 MA06 MA16 MA17 MA19 MA20 PR03 PR05 PR06 PR12 PR21 PR22 PR29 PR33 PR36 PR39 PR40 PR46 PR56 ZA07 ZA08 ZA12

Claims (4)

【特許請求の範囲】
1. 【請求項１】 外部入出力端子に接続された不純物拡散
   層と入出力ＭＯＳトランジスタとの間に静電破壊保護素
   子を有する半導体装置において、 回路素子の不純物拡散層上に金属シリサイド層が形成さ
   れ、 前記回路素子の少なくとも一つのトランジスタは少なく
   とも二つの異なる濃度を有する不純物拡散層を有するＭ
   ＯＳトランジスタからなり、 前記二つの異なる濃度を有する不純物拡散層のうち低濃
   度の不純物拡散層は前記ＭＯＳトランジスタのゲート電
   極に対して自己整合的に形成されたものからなり、 前記二つの異なる濃度を有する不純物拡散層のうち高濃
   度の不純物拡散層と前記金属シリサイド層とは前記ＭＯ
   Ｓトランジスタのゲート電極側壁に形成されたサイドウ
   ォールに対して自己整合的に形成されたものからなり、 前記静電破壊保護素子は、 前記低濃度の不純物拡散層を少なくとも含む保護抵抗領
   域と、 前記保護抵抗領域上に設けられた前記サイドウォールを
   形成するためのサイドウォール形成層に対して自己整合
   的に形成されたもので前記保護抵抗領域の両端に形成さ
   れた取り出し用高濃度不純物拡散層と、 前記取り出し用高濃度不純物拡散層上に形成された前記
   金属シリサイド層とからなることを特徴とする半導体装
   置。
2. 【請求項２】 前記半導体装置は同一チップ上にメモリ
   素子形成領域とロジック素子形成領域とを併せ持ち、 前記回路素子は前記ロジック素子形成領域に形成され、 前記メモリ素子形成領域のメモリセル形成領域上には前
   記金属シリサイド層が形成されず、かつ前記メモリ素子
   形成領域の周辺回路形成領域上は前記サイドウォール形
   成層により自己整合的に前記金属シリサイドが形成され
   たことを特徴とする請求項１記載の半導体装置。
3. 【請求項３】 外部入出力端子と接続された不純物拡散
   層と入出力ＭＯＳトランジスタとの間に静電破壊保護素
   子を有する半導体装置の製造方法において、 半導体基板上に素子分離領域を形成する工程と、 前記素子分離領域により分離されたもので前記半導体基
   板上に設けられた素子形成領域にゲート絶縁膜を形成し
   た後、前記ゲート絶縁膜上にＭＯＳトランジスタのゲー
   ト電極を形成する工程と、 前記ＭＯＳトランジスタのゲート電極に対して自己整合
   的に低濃度の不純物拡散層を形成すると同時に前記静電
   破壊保護素子の形成領域に低濃度の不純物拡散層の少な
   くとも一部を形成する工程と、 前記ＭＯＳトランジスタのゲート電極側壁にサイドウォ
   ールを形成すると同時に前記静電破壊保護素子の形成領
   域の保護抵抗領域となる部分上に前記サイドウォールを
   形成する際に用いたサイドウォール形成層を選択的に残
   す工程と、 前記ＭＯＳトランジスタのサイドウォールに対して自己
   整合的に高濃度の不純物拡散層を形成すると同時に前記
   保護抵抗領域となる部分上に選択的に残した前記サイド
   ウォール形成層に対して自己整合的に前記静電破壊保護
   素子の取り出し領域となる高濃度の不純物拡散層を形成
   する工程と前記高濃度の不純物拡散層上に金属シリサイ
   ド層を選択的に形成する工程とを備えたことを特徴とす
   る半導体装置の製造方法。
4. 【請求項４】 前記半導体装置は同一チップ上にメモリ
   素子形成領域とロジック素子形成領域とを併せ持ち、 前記ＭＯＳトランジスタのゲート電極側壁にサイドウォ
   ールを形成すると同時に前記静電破壊保護素子の形成領
   域の保護抵抗領域となる部分上に前記サイドウォールを
   形成する際に用いたサイドウォール形成層を選択的に残
   す工程において、前記メモリ素子形成領域のメモリセル
   形成領域上に前記サイドウォール形成層を選択的に残す
   ことを特徴とする請求項３記載の半導体装置の製造方
   法。