JP2020043264A - 半導体装置 - Google Patents

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Abstract

【課題】小型化が可能な半導体装置を提供する。【解決手段】半導体装置は、第１導電形の第１半導体領域と、前記第１半導体領域に接し、相互に離隔した第２導電形の第２半導体領域及び第３半導体領域と、前記第１半導体領域に接し、前記第２半導体領域と前記第３半導体領域の間に配置され、前記第２半導体領域及び前記第３半導体領域から離隔した前記第２導電形の第４半導体領域と、前記第１半導体領域における前記第２半導体領域と前記第４半導体領域との間の第１部分に接した第１絶縁膜と、前記第１半導体領域における前記第３半導体領域と前記第４半導体領域との間の第２部分に接し、前記第１絶縁膜よりも厚い第２絶縁膜と、前記第１絶縁膜に接した第１電極と、前記第２絶縁膜に接した第２電極と、を備える。【選択図】図１

Description

実施形態は、半導体装置に関する。
半導体装置においては、電圧を変換するレベルシフト回路が多用されている。レベルシフト回路においては、所定の耐圧及びオン電流を確保した上で、可及的に小型化することが要求されている。
特許第５５８２０３０号公報 特開２０１５−０５０２０３号公報
実施形態の目的は、小型化が可能な半導体装置を提供することである。
実施形態に係る半導体装置は、第１導電形の第１半導体領域と、前記第１半導体領域に接し、相互に離隔した第２導電形の第２半導体領域及び第３半導体領域と、前記第１半導体領域に接し、前記第２半導体領域と前記第３半導体領域の間に配置され、前記第２半導体領域及び前記第３半導体領域から離隔した前記第２導電形の第４半導体領域と、前記第１半導体領域における前記第２半導体領域と前記第４半導体領域との間の第１部分に接した第１絶縁膜と、前記第１半導体領域における前記第３半導体領域と前記第４半導体領域との間の第２部分に接し、前記第１絶縁膜よりも厚い第２絶縁膜と、前記第１絶縁膜に接した第１電極と、前記第２絶縁膜に接した第２電極と、を備える。
実施形態に係る半導体装置は、第１導電形の第１半導体領域と、前記第１半導体領域に接し、相互に離隔した第２導電形の第２半導体領域及び第３半導体領域と、前記第１半導体領域における前記第２半導体領域と前記第３半導体領域との間の部分に接した第１絶縁膜と、前記第１絶縁膜に接した電極と、前記第３半導体領域に接し、前記第１絶縁膜よりも厚い第２絶縁膜と、前記電極及び前記第２絶縁膜を覆う第３絶縁膜と、を備える。
第１の実施形態に係る半導体装置を示す断面図である。 横軸にゲート電圧をとり、縦軸にドレイン電流をとって、トランジスタのタイプを示すグラフ図である。 （ａ）及び（ｂ）は、第１の実施形態に係る半導体装置を示す回路図である。 第１の実施形態に係る半導体装置の製造方法を示す断面図である。 第１の実施形態に係る半導体装置の製造方法を示す断面図である。 第１の実施形態に係る半導体装置の製造方法を示す断面図である。 第１の実施形態に係る半導体装置の製造方法を示す断面図である。 第１の実施形態に係る半導体装置の製造方法を示す断面図である。 第１の実施形態に係る半導体装置の製造方法を示す断面図である。 第１の実施形態に係る半導体装置の製造方法を示す断面図である。 第１の実施形態に係る半導体装置の製造方法を示す断面図である。 第１の実施形態に係る半導体装置の製造方法を示す断面図である。 第１の実施形態に係る半導体装置の製造方法を示す断面図である。 第１の実施形態に係る半導体装置の製造方法を示す断面図である。 第１の実施形態に係る半導体装置の製造方法を示す断面図である。 第１の実施形態に係る半導体装置の製造方法を示す断面図である。 第１の比較例に係る半導体装置を示す断面図である。 第２の比較例に係る半導体装置を示す断面図である。 第２の実施形態に係る半導体装置を示す断面図である。
（第１の実施形態）
以下、第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を示す断面図である。
図２は、横軸にゲート電圧をとり、縦軸にドレイン電流をとって、トランジスタのタイプを示すグラフ図である。
図３（ａ）及び（ｂ）は、本実施形態に係る半導体装置を示す回路図である。
図１に示すように、本実施形態に係る半導体装置１においては、例えば、単結晶のシリコン（Ｓｉ）からなる半導体基板１０上に、導電形がｐ形の低電圧用ｐウェル１１と、導電形がｐ形の高電圧用ｐウェル１２が設けられている。低電圧用ｐウェル１１の上層部分の不純物濃度（キャリア濃度）は、高電圧用ｐウェル１２の上層部分の不純物濃度（キャリア濃度）よりも高い。なお、両ｐウェルの上層部分は、後述するチャネル領域２６及び２７を含む。低電圧用ｐウェル１１の中層部分及び下層部分の不純物濃度は、高電圧用ｐウェル１２の中層部分及び下層部分の不純物濃度と実質的に等しい。低電圧用ｐウェル１１及び高電圧用ｐウェル１２により、１つの連続したｐ形半導体領域１３が形成されている。
低電圧用ｐウェル１１上には、導電形がｎ形のソース領域１５、ＬＤＤ領域１６及び１７が設けられている。ソース領域１５、ＬＤＤ領域１６及び１７は低電圧用ｐウェル１１に接している。ＬＤＤ領域１６及び１７の不純物濃度は、ソース領域１５の不純物濃度よりも低い。ＬＤＤ領域１６はソース領域１５に接している。ソース領域１５及びＬＤＤ領域１６により、１つの連続したｎ形半導体領域１８が形成されている。ＬＤＤ領域１７はｎ形半導体領域１８から離隔している。
高電圧用ｐウェル１２上には、導電形がｎ形のドレイン領域２０、ＬＤＤ領域２１及び２２が設けられている。ドレイン領域２０、ＬＤＤ領域２１及び２２は高電圧用ｐウェル１２に接している。ＬＤＤ領域２１及び２２の不純物濃度は、ドレイン領域２０の不純物濃度よりも低く、ＬＤＤ領域１６及び１７の不純物濃度よりも低い。ＬＤＤ領域２１はドレイン領域２０に接している。ドレイン領域２０及びＬＤＤ領域２１により、１つの連続したｎ形半導体領域２３が形成されている。ＬＤＤ領域２２はｎ形半導体領域２３から離隔している。
ＬＤＤ領域２２はＬＤＤ領域１７に接している。ＬＤＤ領域２２及びＬＤＤ領域１７により、１つの連続したｎ形半導体領域２４が形成されている。ｎ形半導体領域２４はｎ形半導体領域１８及びｎ形半導体領域２３から離隔している。ｎ形半導体領域１８とｎ形半導体領域２４との間には、低電圧用ｐウェル１１の上層部分の一部が介在しており、チャネル領域２６となっている。ｎ形半導体領域２３とｎ形半導体領域２４との間には、高電圧用ｐウェル１２の上層部分の一部が介在しており、チャネル領域２７となっている。
ＬＤＤ領域１６、チャネル領域２６及びＬＤＤ領域１７上には、ゲート絶縁膜３１が設けられている。ゲート絶縁膜３１は例えばシリコン酸化物（ＳｉＯ）からなり、その厚さは例えば２．５ｎｍ（ナノメートル）以下である。ゲート絶縁膜３１は、ＬＤＤ領域１６、チャネル領域２６及びＬＤＤ領域１７に接している。ゲート絶縁膜３１上であってチャネル領域２６の直上域には、例えばポリシリコンからなるゲート電極３２が設けられている。ゲート絶縁膜３１上であってＬＤＤ領域１６及び１７の直上域には、例えばシリコン酸化物からなる側壁３３が設けられている。側壁３３はゲート電極３２に接している。
ＬＤＤ領域２１、チャネル領域２７及びＬＤＤ領域２２上には、ゲート絶縁膜３６が設けられている。ゲート絶縁膜３６はゲート絶縁膜３１と同じ絶縁材料からなり、ゲート絶縁膜３１よりも厚い。例えば、ゲート絶縁膜３６はシリコン酸化物からなり、厚さは１２．５ｎｍ以上である。ゲート絶縁膜３６は、ＬＤＤ領域２１、チャネル領域２７及びＬＤＤ領域２２に接している。ゲート絶縁膜３６上であってチャネル領域２７の直上域には、例えばポリシリコンからなるゲート電極３７が設けられている。ゲート絶縁膜３６上であってＬＤＤ領域２１及び２２の直上域には、例えばシリコン酸化物からなる側壁３８が設けられている。側壁３８はゲート電極３７に接している。
ゲート絶縁膜３６はゲート絶縁膜３１に接しており、その境界は段差３５となっている。段差３５はゲート電極３２とゲート電極３７との間に位置しており、ゲート電極３２及びゲート電極３７から離隔している。換言すれば、ゲート電極３２は、ゲート絶縁膜３１におけるゲート絶縁膜３６側の端縁から離隔しており、ゲート電極３７は、ゲート絶縁膜３６におけるゲート絶縁膜３１側の端縁から離隔している。
チャネル領域２６を含む低電圧用ｐウェル１１、ソース領域１５、ＬＤＤ領域１６及び１７、ゲート絶縁膜３１、ゲート電極３２並びに側壁３３により、トランジスタ４１が形成されている。トランジスタ４１は、ｎチャネル形ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）であり、図２に示すＥ型のトランジスタである。
チャネル領域２７を含む高電圧用ｐウェル１２、ドレイン領域２０、ＬＤＤ領域２１及び２２、ゲート絶縁膜３６、ゲート電極３７並びに側壁３８により、トランジスタ４２が形成されている。トランジスタ４２は、ｎチャネル形ＭＯＳＦＥＴであり、図２に示すＩ型又はＤ型のトランジスタである。トランジスタ４２のゲート−ドレイン耐圧は、トランジスタ４１のゲート−ドレイン耐圧よりも高い。
ゲート電極３７はゲート電極３２に接続されている。ゲート電極３２及び３７には、ゲート電位Ｖｇが印加される。一方、ソース領域１５にはソース電位Ｖｓが印加され、ドレイン領域２０にはドレイン電位Ｖｄが印加される。ゲート電位Ｖｇは、トランジスタ４１を導通状態にするオン電位Ｖｏｎ、又は、トランジスタ４１を非導通状態にするオフ電位Ｖｏｆｆである。一例では、ソース電位Ｖｓ及びオフ電位Ｖｏｆｆは０Ｖ（ボルト）であり、ドレイン電位Ｖｄは５Ｖであり、オン電位Ｖｏｎは１．５Ｖである。一方、トランジスタ４２は、ゲート電極３７に印加されるゲート電位Ｖｇがオン電位Ｖｏｎ（例えば１．５Ｖ）であってもオフ電位Ｖｏｆｆ（例えば０Ｖ）であっても、導通状態となる。
このため、半導体装置１は、構造上は図３（ａ）に示すように、トランジスタ４１とトランジスタ４２が直列に接続された回路構成であるが、上述の条件で動作させるとトランジスタ４２は常に導通状態となるため、図３（ｂ）に示すように、トランジスタ４２はスイッチング素子ではなく、抵抗素子として機能する。トランジスタ４１及び４２により、例えば１．５Ｖの電圧を５Ｖの電圧に変換するレベルシフト回路が構成される。
次に、本実施形態に係る半導体装置の製造方法について説明する。
図４〜図１６は、本実施形態に係る半導体装置の製造方法を示す断面図である。
図４に示すように、例えばシリコンの単結晶からなる半導体基板１０に、低耐圧トランジスタ領域ＲＬと高耐圧トランジスタ領域ＲＨを設定する。そして、半導体基板１０の上層部分において、低耐圧トランジスタ領域ＲＬに低電圧用ｐウェル１１を形成すると共に、高耐圧トランジスタ領域ＲＨに高電圧用ｐウェル１２を形成する。
次に、図５に示すように、高耐圧トランジスタ領域ＲＨが開口したレジストマスク８１を形成する。次に、レジストマスク８１をマスクとして、アクセプタとなる不純物をイオン注入する。これにより、高電圧用ｐウェル１２の上層部分にチャネル領域２７が形成される。次に、レジストマスク８１を除去する。
次に、図６に示すように、酸化雰囲気中で熱処理を行う。これにより、全面にゲート絶縁膜３６が形成される。
次に、図７に示すように、低耐圧トランジスタ領域ＲＬが開口したレジストマスク８２を形成する。次に、レジストマスク８２をマスクとしてＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等のエッチング処理を施すことにより、低耐圧トランジスタ領域ＲＬからゲート絶縁膜３６を除去する。
次に、図８に示すように、レジストマスク８２をマスクとして、アクセプタとなる不純物をイオン注入する。これにより、低電圧用ｐウェル１１の上層部分にチャネル領域２６が形成される。次に、レジストマスク８２を除去する。
次に、図９に示すように、酸化雰囲気中で熱処理を行う。これにより、低耐圧トランジスタ領域ＲＬにおいては、チャネル領域２６上にゲート絶縁膜３１が形成される。ゲート絶縁膜３１はゲート絶縁膜３６よりも薄く形成する。なお、この工程において、高耐圧トランジスタ領域ＲＨにおいても熱酸化が進行し、ゲート絶縁膜３６が一層厚くなる。ゲート絶縁膜３１とゲート絶縁膜３６との境界には、段差３５が形成される。
次に、図１０に示すように、全面にポリシリコン膜７０を形成する。
次に、図１１に示すように、低耐圧トランジスタ領域ＲＬの一部、及び、高耐圧トランジスタ領域ＲＨの一部を覆うように、レジストマスク８３を形成する。次に、レジストマスク８３をマスクとしてＲＩＥ等のエッチング処理を施す。これにより、ポリシリコン膜７０がパターニングされて、低耐圧トランジスタ領域ＲＬにゲート電極３２が形成されると共に、高耐圧トランジスタ領域ＲＨにゲート電極３７が形成される。次に、レジストマスク８３を除去する。
次に、図１２に示すように、高耐圧トランジスタ領域ＲＨを開口させたレジストマスク８４を形成する。次に、レジストマスク８４及びゲート電極３７をマスクとして、ドナーとなる不純物をイオン注入する。これにより、高電圧用ｐウェル１２の上層部分におけるゲート電極３７の直下域を除く部分に、ｎ形のＬＤＤ領域２１及び２２が形成される。次に、レジストマスク８４を除去する。
次に、図１３に示すように、低耐圧トランジスタ領域ＲＬを開口させたレジストマスク８５を形成する。次に、レジストマスク８５及びゲート電極３２をマスクとして、ドナーとなる不純物をイオン注入する。これにより、低電圧用ｐウェル１１の上層部分におけるゲート電極３２の直下域を除く部分に、ｎ形のＬＤＤ領域１６及び１７が形成される。次に、レジストマスク８５を除去する。
次に、図１４に示すように、全面に絶縁膜７１を形成する。絶縁膜７１は、例えば、シリコン酸化物を堆積させることにより形成する。
次に、図１５に示すように、絶縁膜７１をエッチバックする。これにより、ゲート電極３２の側面上、及び、ゲート電極３７の側面上に絶縁膜７１が残留し、側壁３３及び３８が形成される。
次に、図１６に示すように、ゲート電極３２及び３７、側壁３３及び３８をマスクとして、ドナーとなる不純物をイオン注入する。これにより、低電圧用ｐウェル１１の上層部分におけるゲート電極３２及び側壁３３の直下域を除く部分に、ｎ形のソース領域１５が形成されると共に、高電圧用ｐウェル１２の上層部分におけるゲート電極３７及び側壁３８の直下域を除く部分に、ｎ形のドレイン領域２０が形成される。
次に、ソース領域１５、ドレイン領域２０、ゲート電極３２及び３７のそれぞれの上層部分に、シリサイド層（図示せず）を形成する。次に、全面にシリコン窒化物からなるストッパ膜５５（図１９参照）を形成する。次に、全面にシリコン酸化物を堆積させることにより、層間絶縁膜５６（図１９参照）を形成する。次に、層間絶縁膜５６内に、ソース領域１５、ドレイン領域２０、ゲート電極３２及び３７のそれぞれに到達するコンタクト５７、５８及び５９（図１９参照）を形成する。次に、上層配線（図示せず）を形成し、ゲート電極３７をゲート電極３２に接続する。このようにして、本実施形態に係る半導体装置１が製造される。
次に、本実施形態の効果について説明する。
図１に示すように、例えば、ソース領域１５にソース電位Ｖｓとして０Ｖを印加し、ドレイン領域２０にドレイン電位Ｖｄとして５Ｖを印加し、ゲート電極３２及び３７にオフ電位Ｖｏｆｆとして０Ｖを印加する。これにより、トランジスタ４１が非導通状態となる。なお、トランジスタ４２は導通状態である。
このとき、低電圧用ｐウェル１１とゲート電極３２との間、及び、高電圧用ｐウェル１２とゲート電極３７との間には、電圧が印加される。ゲート電位Ｖｇはソース電位Ｖｓと等しいため、高電圧用ｐウェル１２とゲート電極３７との間に印加される電圧は、低電圧用ｐウェル１１とゲート電極３２との間に印加される電圧よりも高くなる。しかしながら、高電圧用ｐウェル１２とゲート電極３７との間には厚いゲート絶縁膜３６が介在しているため、十分な耐圧を実現することができる。
一方、ゲート電極３２及び３７にオン電位Ｖｏｎとして１．５Ｖを印加すると、トランジスタ４１は導通状態となる。なお、トランジスタ４２も導通状態のままである。これにより、ソース領域１５とドレイン領域２０の間にオン電流が流れる。このとき、低電圧用ｐウェル１１とゲート電極３２との間には、薄いゲート絶縁膜３１が介在しているため、大きな電流を流すことができる。換言すれば、一定のオン電流を確保しつつ、トランジスタ４１及び４２のゲート幅、すなわち、図１の紙面に対して垂直な方向におけるトランジスタ４１及び４２の長さを短くすることができる。この結果、トランジスタ４１及び４２を小型化することができる。このように、本実施形態によれば、所定の耐圧及びオン電流を確保しつつ、トランジスタ４１及び４２のゲート幅を縮小し、半導体装置１の小型化を図ることができる。
また、本実施形態によれば、ゲート電極３２及び３７がゲート絶縁膜３１とゲート絶縁膜３６との間の段差３５から離隔している。これにより、段差３５の近傍にトラップサイトが形成されることを抑制し、半導体装置１の信頼性を向上させることができる。
（第１の比較例）
図１７は、本比較例に係る半導体装置を示す断面図である。
図１７に示すように、本比較例に係る半導体装置１０１においては、レベルシフト回路をトランジスタ４１のみによって構成している。この場合は、ゲート絶縁膜３１が薄いため、ゲート−ドレイン間で必要な耐圧を確保しにくくなる。
（第２の比較例）
図１８は、本比較例に係る半導体装置を示す断面図である。
図１８に示すように、本比較例に係る半導体装置１０２においては、レベルシフト回路をトランジスタ４２のみによって構成している。この場合は、ゲート絶縁膜３６が厚いため、ゲート−ドレイン間の耐圧は確保できるものの、オン電流の電流密度が小さくなる。従って、所定のオン電流を確保するためには、ゲート幅を広くする必要がある。一例では、半導体装置１０２においては、第１の実施形態に係る半導体装置１（図１参照）と比較して、約４倍のゲート幅が必要となる。
（第２の実施形態）
次に、第２の実施形態について説明する。
図１９は、本実施形態に係る半導体装置を示す断面図である。
図１９に示すように、本実施形態に係る半導体装置２は、前述の第１の実施形態に係る半導体装置１（図１参照）と比較して、トランジスタ４２が設けられていない点が異なっている。また、ゲート長方向において、ドレイン側のｎ型半導体領域５３が、半導体装置１におけるｎ型半導体領域２３（図１参照）よりも長い。これにより、図３（ｂ）に示す回路が実現される。
具体的には、半導体装置２には、ＬＤＤ領域２１、チャネル領域２７、ゲート絶縁膜３６、ゲート電極３７及び側壁３８が設けられておらず、一方で、導電形がｎ形の半導体領域５１及び絶縁膜５２が設けられている。
半導体領域５１は、低電圧用ｐウェル１１の上層部分と高電圧用ｐウェル１２の上層部分にわたって設けられており、ＬＤＤ領域１７及び２２に接している。ドレイン領域２０、ＬＤＤ領域２２、半導体領域５１及びＬＤＤ領域１７により、１つの連続したｎ形半導体領域５３が形成されている。また、絶縁膜５２はＬＤＤ領域２２上に設けられており、ＬＤＤ領域２２に接している。絶縁膜５２はゲート絶縁膜３１よりも厚い。絶縁膜５２の組成は、側壁３３の組成と実質的に同じである。
また、半導体装置２においては、ソース領域１５、ゲート電極３２、側壁３３、半導体領域５１、絶縁膜５２及びドレイン領域２０を覆うように、例えばシリコン窒化物（ＳｉＮ）からなるストッパ膜５５が設けられている。ストッパ膜５５上には、例えばシリコン酸化物からなる層間絶縁膜５６が設けられている。ストッパ膜５５の組成は、絶縁膜５２の組成及び層間絶縁膜５６の組成とは異なる。
層間絶縁膜５６内には、ソース領域１５に接続されたコンタクト５７、ゲート電極３２に接続されたコンタクト５８、及び、ドレイン領域２０に接続されたコンタクト５９が設けられている。コンタクト５７とゲート電極３２との間の距離Ｄ１は、コンタクト５９とゲート電極３２との間の距離Ｄ２よりも短い。すなわち、Ｄ１＜Ｄ２である。なお、ストッパ膜５５、層間絶縁膜５６、コンタクト５７、５８及び５９は、第１の実施形態に係る半導体装置１にも設けられているが、図１においては図示を省略している。
次に、本実施形態の効果について説明する。
半導体装置２においても、チャネル領域２６とゲート電極３２との間に薄いゲート絶縁膜３１が設けられているため、オン電流の電流密度を高くすることができる。また、コンタクト５７とゲート電極３２との間の距離Ｄ１は、コンタクト５９とゲート電極３２との間の距離Ｄ２よりも短いため、トランジスタ４１を非導通状態としたときに、チャネル領域２６の電位は、ドレイン電位Ｖｄよりもソース電位Ｖｓに近くなる。これにより、ゲート電位Ｖｇをソース電位Ｖｓと同じオフ電位Ｖｏｆｆとしたときに、ゲート絶縁膜３１に高い電圧が印加されることを回避できる。この結果、半導体装置２は耐圧が高い。このように、本実施形態によっても、所定の耐圧とオン電流を確保しつつ、ゲート幅を短縮することができる。本実施形態における上記以外の構成、動作及び効果は、第１の実施形態と同様である。
以上説明した実施形態によれば、小型化が可能な半導体装置を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
例えば、上述の各実施形態では、トランジスタ４１及び４２がｎチャネル形ＭＯＳＦＥＴである例を説明したが、トランジスタ４１及び４２はｐチャネル形ＭＯＳＦＥＴであってもよい。また、上述の各構成要素の他に、必要に応じて、不純物拡散層、絶縁膜、ＳＴＩ（Shallow Trench Isolation：素子分離絶縁膜）等が追加されていてもよい。
１、２：半導体装置
１０：半導体基板
１１：低電圧用ｐウェル
１２：高電圧用ｐウェル
１３：ｐ形半導体領域
１５：ソース領域
１６、１７：ＬＤＤ領域
１８:ｎ形半導体領域
２０：ドレイン領域
２１、２２：ＬＤＤ領域
２３、２４：ｎ形半導体領域
２６、２７：チャネル領域
３１：ゲート絶縁膜
３２：ゲート電極
３３：側壁
３５：段差
３６：ゲート絶縁膜
３７：ゲート電極
３８：側壁
４１、４２：トランジスタ
５１：半導体領域
５２：絶縁膜
５３：ｎ形半導体領域
５５：ストッパ膜
５６：層間絶縁膜
５７、５８、５９：コンタクト
７０：ポリシリコン膜
７１：絶縁膜
８１、８２、８３、８４、８５：レジストマスク
１０１、１０２：半導体装置
Ｄ１、Ｄ２：距離
ＲＨ：高耐圧トランジスタ領域
ＲＬ：低耐圧トランジスタ領域

Claims (12)

  1. 第１導電形の第１半導体領域と、
    前記第１半導体領域に接し、相互に離隔した第２導電形の第２半導体領域及び第３半導体領域と、
    前記第１半導体領域に接し、前記第２半導体領域と前記第３半導体領域の間に配置され、前記第２半導体領域及び前記第３半導体領域から離隔した前記第２導電形の第４半導体領域と、
    前記第１半導体領域における前記第２半導体領域と前記第４半導体領域との間の第１部分に接した第１絶縁膜と、
    前記第１半導体領域における前記第３半導体領域と前記第４半導体領域との間の第２部分に接し、前記第１絶縁膜よりも厚い第２絶縁膜と、
    前記第１絶縁膜に接した第１電極と、
    前記第２絶縁膜に接した第２電極と、
    を備えた半導体装置。
  2. 前記第１部分、前記第２半導体領域、前記第４半導体領域、前記第１絶縁膜及び前記第１電極により、第１トランジスタが形成され、
    前記第２部分、前記第３半導体領域、前記第４半導体領域、前記第２絶縁膜及び前記第２電極により、第２トランジスタが形成される請求項１記載の半導体装置。
  3. 前記第１トランジスタはＥ型であり、前記第２トランジスタはＩ型又はＤ型である請求項２記載の半導体装置。
  4. 前記第２トランジスタのゲート−ドレイン耐圧は、前記第１トランジスタのゲート−ドレイン耐圧よりも高い請求項２または３に記載の半導体装置。
  5. 前記第２電極は前記第１電極に接続された請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記第１絶縁膜は前記第２絶縁膜に接している請求項１〜５のいずれか１つに記載の半導体装置。
  7. 前記第１電極は、前記第１絶縁膜における前記第２絶縁膜側の端縁から離隔しており、
    前記第２電極は、前記第２絶縁膜における前記第１絶縁膜側の端縁から離隔している請求項１〜６のいずれか１つに記載の半導体装置。
  8. 第１導電形の第１半導体領域と、
    前記第１半導体領域に接し、相互に離隔した第２導電形の第２半導体領域及び第３半導体領域と、
    前記第１半導体領域における前記第２半導体領域と前記第３半導体領域との間の部分に接した第１絶縁膜と、
    前記第１絶縁膜に接した電極と、
    前記第３半導体領域に接し、前記第１絶縁膜よりも厚い第２絶縁膜と、
    前記電極及び前記第２絶縁膜を覆う第３絶縁膜と、
    を備えた半導体装置。
  9. 前記第３半導体領域は、
    前記第２半導体領域に対向した第１部分と、
    前記第１部分に接し、不純物濃度が前記第１部分の不純物濃度よりも高い第２部分と、
    前記第２部分に接し、不純物濃度が前記第２部分の不純物濃度よりも低い第３部分と、
    前記第３部分に接し、不純物濃度が前記第３部分の不純物濃度よりも高い第４部分と、
    を有し、
    前記第１部分、前記第２部分、前記第３部分及び前記第４部分は、この順に配列されており、
    前記第２絶縁膜は前記第３部分に接した請求項８記載の半導体装置。
  10. 前記第３絶縁膜内に設けられ、前記第２半導体領域に接続された第１コンタクトと、
    前記第３絶縁膜内に設けられ、前記第３半導体領域に接続された第２コンタクトと、
    をさらに備え、
    前記第１コンタクトと前記電極との距離は、前記第２コンタクトと前記電極との間の距離よりも短い請求項８または９に記載の半導体装置。
  11. 前記第２絶縁膜と前記第３絶縁膜との間に配置され、組成が前記第２絶縁膜の組成及び前記第３絶縁膜の組成とは異なる第４絶縁膜をさらに備えた請求項８〜１０のいずれか１つに記載の半導体装置。
  12. 前記第１絶縁膜の厚さは２．５ｎｍ以下である請求項１〜１１のいずれか１つに記載の半導体装置。
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