JP2003218232A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2003218232A JP2003218232A JP2002016262A JP2002016262A JP2003218232A JP 2003218232 A JP2003218232 A JP 2003218232A JP 2002016262 A JP2002016262 A JP 2002016262A JP 2002016262 A JP2002016262 A JP 2002016262A JP 2003218232 A JP2003218232 A JP 2003218232A
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Abstract
(57)【要約】
【課題】 ２種類以上の電源電圧を必要とするＬＳＩ、
特に微細化されたＬＳＩにおいて、MOSFETの特性の劣化
及びバラツキを来すことなく最適なイオン注入を行なう
ことができ、MOSFETの特性を最適化できる半導体装置お
よびその製造方法を提供する。 【解決手段】 動作電圧の異なる回路をそれぞれ構成す
るMOSFET Q1 とMOSFET Q2 とを単一のＳｉ基板11に備え
た半導体装置において、MOSFET Q1のゲート電極18とMOS
FET Q2のゲート電極20とで膜厚が相違した構成とする。
各ゲート電極18，20の膜厚を独立して設定したことで最
適なイオン注入が可能となっている。したがって、より
高い電圧で動作するMOSFET Q2の領域にLDD 領域16を形
成する際の高エネルギーイオンのゲート電極20の突き抜
けを防止できる。
特に微細化されたＬＳＩにおいて、MOSFETの特性の劣化
及びバラツキを来すことなく最適なイオン注入を行なう
ことができ、MOSFETの特性を最適化できる半導体装置お
よびその製造方法を提供する。 【解決手段】 動作電圧の異なる回路をそれぞれ構成す
るMOSFET Q1 とMOSFET Q2 とを単一のＳｉ基板11に備え
た半導体装置において、MOSFET Q1のゲート電極18とMOS
FET Q2のゲート電極20とで膜厚が相違した構成とする。
各ゲート電極18，20の膜厚を独立して設定したことで最
適なイオン注入が可能となっている。したがって、より
高い電圧で動作するMOSFET Q2の領域にLDD 領域16を形
成する際の高エネルギーイオンのゲート電極20の突き抜
けを防止できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関するもので、特に同一チップ内に複数の
電源電圧を用いる半導体装置におけるMOSFETのゲート電
極に関するものである。
の製造方法に関するもので、特に同一チップ内に複数の
電源電圧を用いる半導体装置におけるMOSFETのゲート電
極に関するものである。
【０００２】
【従来の技術】集積回路の高速化の要求に伴って、MOSF
ET（Metal Oxide Semiconductor Field Effect Transis
tor;金属酸化物半導体形電界効果トランジスタ）の微細
化が急速に進んでおり、2001年現在0.1 μm 以下のゲー
ト電極長を有するMOSFETを用いた集積回路が登場してき
ている。このような微細なMOSFETにおいては、最適な性
能を引き出すための電源電圧が、外部の他のデバイスと
のインターフェイスで決まる電源電圧とは異なってくる
場合が多い。例えば、外部のデバイスとのインターフェ
イスとして2.5 Ｖ或いは3.3 Ｖが望ましいのに対して、
該当する集積回路を動作させるのに1.2 Ｖ程度の電源電
圧を用いることが望ましい場合が、これに相当する。
ET（Metal Oxide Semiconductor Field Effect Transis
tor;金属酸化物半導体形電界効果トランジスタ）の微細
化が急速に進んでおり、2001年現在0.1 μm 以下のゲー
ト電極長を有するMOSFETを用いた集積回路が登場してき
ている。このような微細なMOSFETにおいては、最適な性
能を引き出すための電源電圧が、外部の他のデバイスと
のインターフェイスで決まる電源電圧とは異なってくる
場合が多い。例えば、外部のデバイスとのインターフェ
イスとして2.5 Ｖ或いは3.3 Ｖが望ましいのに対して、
該当する集積回路を動作させるのに1.2 Ｖ程度の電源電
圧を用いることが望ましい場合が、これに相当する。
【０００３】こうした理由から、高速化が要求される半
導体装置においては、同一チップ内にゲート絶縁膜厚が
異なる複数のMOSFETを形成し、各々の電源電圧に対応し
たゲート絶縁膜厚のMOSFETを選択的に用いる構造が採用
されている。
導体装置においては、同一チップ内にゲート絶縁膜厚が
異なる複数のMOSFETを形成し、各々の電源電圧に対応し
たゲート絶縁膜厚のMOSFETを選択的に用いる構造が採用
されている。
【０００４】また、異なる電源電圧で動作するトランジ
スタのS/D 構造を個々に最適化することが必要であり、
そのために、いわゆるLDD（Low Doped Drain）を低電圧
部と高電圧部とに個々に形成すること、その高電圧部の
ホットキャリア耐性をよくするように高電圧部のLDD 構
造を低電圧部よりも深く形成すること、が望ましいとさ
れている。
スタのS/D 構造を個々に最適化することが必要であり、
そのために、いわゆるLDD（Low Doped Drain）を低電圧
部と高電圧部とに個々に形成すること、その高電圧部の
ホットキャリア耐性をよくするように高電圧部のLDD 構
造を低電圧部よりも深く形成すること、が望ましいとさ
れている。
【０００５】従来の半導体装置を図５に示す。Ｓｉ基板
11の主表面に素子分離領域12が形成されており、この素
子分離領域12によって電気的に分離された素子領域Ａ，
Ｂにソース／ドレイン領域13，14とLDD 領域15，16が形
成されている。LDD 領域15の間のＳｉ基板11上には、ゲ
ート絶縁膜17を介してゲート電極18が形成されて、MOSF
ET Q1 が形成されている。LDD 領域16の間のＳｉ基板11
には、ゲート絶縁膜19を介してゲート電極20が形成され
て、MOSFET Q2 が形成されている。
11の主表面に素子分離領域12が形成されており、この素
子分離領域12によって電気的に分離された素子領域Ａ，
Ｂにソース／ドレイン領域13，14とLDD 領域15，16が形
成されている。LDD 領域15の間のＳｉ基板11上には、ゲ
ート絶縁膜17を介してゲート電極18が形成されて、MOSF
ET Q1 が形成されている。LDD 領域16の間のＳｉ基板11
には、ゲート絶縁膜19を介してゲート電極20が形成され
て、MOSFET Q2 が形成されている。
【０００６】上記Q1は内部回路を構成するMOSFETであ
り、上記Q2は外部機器と信号やデータの授受を行う回路
を構成するMOSFETである。MOSFET Q1 はMOSFET Q2 に比
べて低い1.2 Ｖ程度の電源電圧で動作し、MOSFET Q2 は
外部デバイスのインターフェイスに望ましい2.5 Ｖもし
くは3.3 Ｖで動作する。MOSFET Q1, Q2 は最適な性能を
得るためにそれぞれのゲート絶縁膜17，19に最適な膜厚
を要し、それぞれのLDD領域15，16においては最適な深
さ、濃度になる不純物注入を施す必要がある。例えば、
ゲート絶縁膜17は2.0 nm程度、ゲート絶縁膜19は電源電
圧2.5 Ｖで5.0 nm程度、3.3 Ｖで7.0 nm程度に設定する
必要があり、LDD 領域16にはLDD 領域15に比べて、ホッ
トキャリア耐性を考慮して高エネルギーで注入を施し深
く形成する必要がある。
り、上記Q2は外部機器と信号やデータの授受を行う回路
を構成するMOSFETである。MOSFET Q1 はMOSFET Q2 に比
べて低い1.2 Ｖ程度の電源電圧で動作し、MOSFET Q2 は
外部デバイスのインターフェイスに望ましい2.5 Ｖもし
くは3.3 Ｖで動作する。MOSFET Q1, Q2 は最適な性能を
得るためにそれぞれのゲート絶縁膜17，19に最適な膜厚
を要し、それぞれのLDD領域15，16においては最適な深
さ、濃度になる不純物注入を施す必要がある。例えば、
ゲート絶縁膜17は2.0 nm程度、ゲート絶縁膜19は電源電
圧2.5 Ｖで5.0 nm程度、3.3 Ｖで7.0 nm程度に設定する
必要があり、LDD 領域16にはLDD 領域15に比べて、ホッ
トキャリア耐性を考慮して高エネルギーで注入を施し深
く形成する必要がある。
【０００７】上記した半導体装置は、図６(A) 〜図６
(H) に示すような工程で形成される。まず、図６(A) に
示すように、Ｓｉ基板11に素子分離領域12を形成し、MO
SFETの閾値電圧制御用の不純物導入などを行ったあと
に、図６(B) に示すようにゲート絶縁膜19を形成する。
このゲート絶縁膜は例えば、５〜７nm程度の膜厚に形成
する。次に、素子分離領域12によって分離された領域Ｂ
上にフォトレジストパターン23を形成し、これをマスク
として領域Ａ上のゲート絶縁膜19を除去した後、図６
(C) に示すようにフォトレジストパターン23を除去し、
ゲート絶縁膜17を例えば２nmの膜厚に形成する。その
際、領域Ｂ上のゲート絶縁膜19は追加酸化により新たな
膜厚となる。
(H) に示すような工程で形成される。まず、図６(A) に
示すように、Ｓｉ基板11に素子分離領域12を形成し、MO
SFETの閾値電圧制御用の不純物導入などを行ったあと
に、図６(B) に示すようにゲート絶縁膜19を形成する。
このゲート絶縁膜は例えば、５〜７nm程度の膜厚に形成
する。次に、素子分離領域12によって分離された領域Ｂ
上にフォトレジストパターン23を形成し、これをマスク
として領域Ａ上のゲート絶縁膜19を除去した後、図６
(C) に示すようにフォトレジストパターン23を除去し、
ゲート絶縁膜17を例えば２nmの膜厚に形成する。その
際、領域Ｂ上のゲート絶縁膜19は追加酸化により新たな
膜厚となる。
【０００８】しかる後に、図６(D) に示すようにゲート
絶縁膜17，19上に多結晶Ｓｉ24を例えば150 nm程度堆積
し、図６(E) に示すようにゲート電極18，20をパターニ
ングする。
絶縁膜17，19上に多結晶Ｓｉ24を例えば150 nm程度堆積
し、図６(E) に示すようにゲート電極18，20をパターニ
ングする。
【０００９】その後、図６(F) に示すように領域Ａ上に
フォトレジストパターン25を形成し、これをマスクとし
て領域ＢのＳｉ基板11上に不純物イオンを注入すること
により、LDD 領域16を形成する。また、図６(G) に示す
ようにフォトレジストパターン25を除去した後、領域Ｂ
上にフォトレジストパターン26を形成し、これをマスク
として領域ＡのＳｉ基板11上に不純物イオンを注入する
ことにより、LDD 領域15を形成する。
フォトレジストパターン25を形成し、これをマスクとし
て領域ＢのＳｉ基板11上に不純物イオンを注入すること
により、LDD 領域16を形成する。また、図６(G) に示す
ようにフォトレジストパターン25を除去した後、領域Ｂ
上にフォトレジストパターン26を形成し、これをマスク
として領域ＡのＳｉ基板11上に不純物イオンを注入する
ことにより、LDD 領域15を形成する。
【００１０】その後、図６(H) に示すようにフォトレジ
ストパターン26を除去した後、ゲート電極18，20の側面
上に絶縁膜側壁21，22を形成し、次いで高濃度不純物を
イオン注入し熱処理によって活性化することにより、各
々のMOSFET Q1，Q2 のソース／ドレイン領域13，14を形
成する。これによって、半導体装置が完成する。
ストパターン26を除去した後、ゲート電極18，20の側面
上に絶縁膜側壁21，22を形成し、次いで高濃度不純物を
イオン注入し熱処理によって活性化することにより、各
々のMOSFET Q1，Q2 のソース／ドレイン領域13，14を形
成する。これによって、半導体装置が完成する。
【００１１】
【発明が解決しようとする課題】しかしながら、上記し
たような従来の半導体装置及びその製造方法は、微細化
の進んだＬＳＩにおいて以下の問題がある。ゲート電極
長の微細化に伴ってゲート電極も薄膜化する必要があ
り、0.1 μm程度のゲート長を有するMOSFETにおいて
は、ゲート電極（例えばイオン注入法により不純物をド
ープした多結晶シリコン膜がよく知られている）の膜厚
を150 nm程度まで薄膜化する必要がある。ところが、従
来のゲート電極は、２種類の電源電圧で動作する回路を
構成するいずれのMOSFETにおいても同じ膜厚とされてい
るため、比較的高エネルギーのイオン注入にてLDD 領域
が形成される高電圧部のMOSFETのゲート電極で注入イオ
ンが貫通し、MOSFETの特性の劣化及びバラツキ、ゲート
絶縁膜の信頼性の低下、ホットキャリア耐性の低下など
の原因となる恐れがある。
たような従来の半導体装置及びその製造方法は、微細化
の進んだＬＳＩにおいて以下の問題がある。ゲート電極
長の微細化に伴ってゲート電極も薄膜化する必要があ
り、0.1 μm程度のゲート長を有するMOSFETにおいて
は、ゲート電極（例えばイオン注入法により不純物をド
ープした多結晶シリコン膜がよく知られている）の膜厚
を150 nm程度まで薄膜化する必要がある。ところが、従
来のゲート電極は、２種類の電源電圧で動作する回路を
構成するいずれのMOSFETにおいても同じ膜厚とされてい
るため、比較的高エネルギーのイオン注入にてLDD 領域
が形成される高電圧部のMOSFETのゲート電極で注入イオ
ンが貫通し、MOSFETの特性の劣化及びバラツキ、ゲート
絶縁膜の信頼性の低下、ホットキャリア耐性の低下など
の原因となる恐れがある。
【００１２】本発明は上記のような事情に鑑みてなされ
たものであり、その目的とするところは、２種類以上の
電源電圧を必要とするＬＳＩ、特に微細化されたＬＳＩ
において、MOSFETの特性の劣化及びバラツキを来すこと
なく最適なイオン注入を行なうことができ、MOSFETの特
性を最適化できる半導体装置およびその製造方法を提供
することにある。
たものであり、その目的とするところは、２種類以上の
電源電圧を必要とするＬＳＩ、特に微細化されたＬＳＩ
において、MOSFETの特性の劣化及びバラツキを来すこと
なく最適なイオン注入を行なうことができ、MOSFETの特
性を最適化できる半導体装置およびその製造方法を提供
することにある。
【００１３】
【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体装置は、第１の電圧で動作する第１
の回路を構成する第１のトランジスタと、前記第１の電
圧よりも高い第２の電圧で動作する第２の回路を構成す
る第２のトランジスタとを単一のチップ中に備え、前記
第１のトランジスタのゲート電極と前記第２のトランジ
スタのゲート電極とで膜厚が相違することを特徴とする
もので、各ゲート電極の膜厚を適宜に設定しておくこと
で、ゲート電極の形成後に注入する不純物イオンのゲー
ト電極突き抜けのない、トランジスタの動作電圧に見合
う最適なイオン注入を実現できる。したがって、第１の
トランジスタ、第２のトランジスタのそれぞれで最適化
された特性をもつ半導体装置となる。
に、本発明の半導体装置は、第１の電圧で動作する第１
の回路を構成する第１のトランジスタと、前記第１の電
圧よりも高い第２の電圧で動作する第２の回路を構成す
る第２のトランジスタとを単一のチップ中に備え、前記
第１のトランジスタのゲート電極と前記第２のトランジ
スタのゲート電極とで膜厚が相違することを特徴とする
もので、各ゲート電極の膜厚を適宜に設定しておくこと
で、ゲート電極の形成後に注入する不純物イオンのゲー
ト電極突き抜けのない、トランジスタの動作電圧に見合
う最適なイオン注入を実現できる。したがって、第１の
トランジスタ、第２のトランジスタのそれぞれで最適化
された特性をもつ半導体装置となる。
【００１４】また上記した半導体装置において、第２の
トランジスタのゲート電極の膜厚が第１のトランジスタ
のゲート電極の膜厚よりも厚いことを特徴とするもの
で、より高い電圧で動作する第２のトランジスタの領域
に高エネルギーにてイオン注入してLDD 領域を形成する
際に、注入イオンがゲート電極を突き抜けるのを防止で
きる。
トランジスタのゲート電極の膜厚が第１のトランジスタ
のゲート電極の膜厚よりも厚いことを特徴とするもの
で、より高い電圧で動作する第２のトランジスタの領域
に高エネルギーにてイオン注入してLDD 領域を形成する
際に、注入イオンがゲート電極を突き抜けるのを防止で
きる。
【００１５】第２のトランジスタのゲート電極を多層構
造としてもよく、これにより実質的な膜厚を厚くするこ
とができ、poly/metalなどの構造のゲートにも適用可能
となる。
造としてもよく、これにより実質的な膜厚を厚くするこ
とができ、poly/metalなどの構造のゲートにも適用可能
となる。
【００１６】多層構造のゲート電極は、下から順に多結
晶シリコン膜と絶縁膜と多結晶シリコン膜とで構成でき
る。また本発明の半導体装置の製造方法は、第１の電圧
で動作する第１の回路を構成する第１のトランジスタ
と、前記第１の電圧よりも高い第２の電圧で動作する第
２の回路を構成する第２のトランジスタとを単一のチッ
プ中に備えた半導体装置を製造する際に、半導体基板上
に形成された第１のトランジスタ領域に前記第１のトラ
ンジスタに相応する第１のゲート電極を形成するととも
に、第２のトランジスタ領域に前記第２のトランジスタ
に相応する前記第１のゲート電極とは膜厚が相違する第
２のゲート電極を形成する工程と、前記第１のゲート電
極が形成された第１のトランジスタ領域にイオン注入し
て、前記第１のトランジスタに相応する第１のLDD 領域
を形成するとともに、前記第２のゲート電極が形成され
た第２のトランジスタ領域にイオン注入して、前記第２
のトランジスタに相応する第２のLDD 領域を形成する工
程とを行なうことを特徴とする。
晶シリコン膜と絶縁膜と多結晶シリコン膜とで構成でき
る。また本発明の半導体装置の製造方法は、第１の電圧
で動作する第１の回路を構成する第１のトランジスタ
と、前記第１の電圧よりも高い第２の電圧で動作する第
２の回路を構成する第２のトランジスタとを単一のチッ
プ中に備えた半導体装置を製造する際に、半導体基板上
に形成された第１のトランジスタ領域に前記第１のトラ
ンジスタに相応する第１のゲート電極を形成するととも
に、第２のトランジスタ領域に前記第２のトランジスタ
に相応する前記第１のゲート電極とは膜厚が相違する第
２のゲート電極を形成する工程と、前記第１のゲート電
極が形成された第１のトランジスタ領域にイオン注入し
て、前記第１のトランジスタに相応する第１のLDD 領域
を形成するとともに、前記第２のゲート電極が形成され
た第２のトランジスタ領域にイオン注入して、前記第２
のトランジスタに相応する第２のLDD 領域を形成する工
程とを行なうことを特徴とする。
【００１７】これによれば、第１のトランジスタの第１
のゲート電極とそれより高い電圧で動作する第２のトラ
ンジスタの第２のゲート電極とを別個に、膜厚を相違さ
せて形成するので、それに続くLDD 領域の形成時に各ト
ランジスタ領域に最適なイオン注入を行なうことができ
る。
のゲート電極とそれより高い電圧で動作する第２のトラ
ンジスタの第２のゲート電極とを別個に、膜厚を相違さ
せて形成するので、それに続くLDD 領域の形成時に各ト
ランジスタ領域に最適なイオン注入を行なうことができ
る。
【００１８】また、上記した半導体装置の製造方法にお
いて、第１および第２のゲート電極を形成する際に、半
導体基板上の第１および第２のトランジスタ領域の全面
に半導体膜を形成する工程と、前記第１のトランジスタ
領域の半導体膜をエッチングして薄くするか、または前
記第２のトランジスタ領域にさらに半導体膜を形成する
ことにより、前記第２のトランジスタ領域に前記第１の
トランジスタ領域よりも膜厚が厚い半導体膜を設ける工
程と、前記第１および第２のトランジスタ領域の半導体
膜をそれぞれ、前記第１および第２のゲート電極の形状
にパターンニングする工程とを行なうことを特徴とす
る。
いて、第１および第２のゲート電極を形成する際に、半
導体基板上の第１および第２のトランジスタ領域の全面
に半導体膜を形成する工程と、前記第１のトランジスタ
領域の半導体膜をエッチングして薄くするか、または前
記第２のトランジスタ領域にさらに半導体膜を形成する
ことにより、前記第２のトランジスタ領域に前記第１の
トランジスタ領域よりも膜厚が厚い半導体膜を設ける工
程と、前記第１および第２のトランジスタ領域の半導体
膜をそれぞれ、前記第１および第２のゲート電極の形状
にパターンニングする工程とを行なうことを特徴とす
る。
【００１９】これによれば、第２のトランジスタのゲー
ト電極が第１のトランジスタのゲート電極よりも厚く形
成されるので、第２のトランジスタ領域にイオンを高エ
ネルギー注入する際のゲート電極突き抜けを防止でき
る。よって、この第２のトランジスタの性能の劣化を防
止し、特性バラツキを低減することができ、信頼性を確
保できる。
ト電極が第１のトランジスタのゲート電極よりも厚く形
成されるので、第２のトランジスタ領域にイオンを高エ
ネルギー注入する際のゲート電極突き抜けを防止でき
る。よって、この第２のトランジスタの性能の劣化を防
止し、特性バラツキを低減することができ、信頼性を確
保できる。
【００２０】また、上記した半導体装置の製造方法にお
いて、第１および第２のゲート電極を形成する際に、半
導体基板上の第１および第２のトランジスタ領域の全面
に第１の半導体膜と第１の絶縁膜と第２の半導体膜と第
２の絶縁膜とを順次に形成する工程と、前記第２のトラ
ンジスタ領域に形成される第２のトランジスタのゲート
領域のみ残して前記第２の絶縁膜と第２の半導体膜とを
パターニングする工程と、前記第１および第２のトラン
ジスタ領域の全面に第３の絶縁膜を形成する工程と、前
記第１のトランジスタ領域に形成される第１のトランジ
スタのゲート領域のみ残して前記第３の絶縁膜をパター
ニングする工程と、前記第２のトランジスタ領域に残さ
れた第２の絶縁膜と前記第１のトランジスタ領域に残さ
れた第３の絶縁膜とをマスクとして、前記第１の半導体
膜を第１および第２のゲート電極の形状にパターニング
する工程とを行なうことを特徴とする。
いて、第１および第２のゲート電極を形成する際に、半
導体基板上の第１および第２のトランジスタ領域の全面
に第１の半導体膜と第１の絶縁膜と第２の半導体膜と第
２の絶縁膜とを順次に形成する工程と、前記第２のトラ
ンジスタ領域に形成される第２のトランジスタのゲート
領域のみ残して前記第２の絶縁膜と第２の半導体膜とを
パターニングする工程と、前記第１および第２のトラン
ジスタ領域の全面に第３の絶縁膜を形成する工程と、前
記第１のトランジスタ領域に形成される第１のトランジ
スタのゲート領域のみ残して前記第３の絶縁膜をパター
ニングする工程と、前記第２のトランジスタ領域に残さ
れた第２の絶縁膜と前記第１のトランジスタ領域に残さ
れた第３の絶縁膜とをマスクとして、前記第１の半導体
膜を第１および第２のゲート電極の形状にパターニング
する工程とを行なうことを特徴とする。
【００２１】これによれば、第２のトランジスタのゲー
ト電極が第１のトランジスタのゲート電極よりも厚く形
成されるので、第２のトランジスタ領域にイオンを高エ
ネルギー注入する際のゲート電極突き抜けを防止でき
る。よって、この第２のトランジスタの性能の劣化を防
止し、特性バラツキを低減することができ、信頼性を確
保できる。
ト電極が第１のトランジスタのゲート電極よりも厚く形
成されるので、第２のトランジスタ領域にイオンを高エ
ネルギー注入する際のゲート電極突き抜けを防止でき
る。よって、この第２のトランジスタの性能の劣化を防
止し、特性バラツキを低減することができ、信頼性を確
保できる。
【００２２】
【発明の実態の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。 （実施の形態１）図１は本発明の実施の形態１における
半導体装置の概略構成を示す断面図である。
て図面を参照して説明する。 （実施の形態１）図１は本発明の実施の形態１における
半導体装置の概略構成を示す断面図である。
【００２３】この半導体装置は、先に図５を用いて説明
した従来の半導体装置とほぼ同様の構成を有しており、
Ｓｉ基板11の主表面に素子分離領域12が形成され、この
素子分離領域12によって電気的に分離された素子領域
Ａ，Ｂにソース／ドレイン領域13，14とLDD 領域15，16
とが形成されている。LDD 領域15の間のＳｉ基板11上に
は、ゲート絶縁膜17を介してゲート電極18が形成され
て、MOSFET Q1 が形成されている。LDD 領域16の間のＳ
ｉ基板11には、ゲート絶縁膜19を介してゲート電極20が
形成されて、MOSFET Q2 が形成されている。
した従来の半導体装置とほぼ同様の構成を有しており、
Ｓｉ基板11の主表面に素子分離領域12が形成され、この
素子分離領域12によって電気的に分離された素子領域
Ａ，Ｂにソース／ドレイン領域13，14とLDD 領域15，16
とが形成されている。LDD 領域15の間のＳｉ基板11上に
は、ゲート絶縁膜17を介してゲート電極18が形成され
て、MOSFET Q1 が形成されている。LDD 領域16の間のＳ
ｉ基板11には、ゲート絶縁膜19を介してゲート電極20が
形成されて、MOSFET Q2 が形成されている。
【００２４】MOSFET Q1 は内部回路を構成するMOSFETで
あり、MOSFET Q2 は外部機器と信号やデータの授受を行
う回路を構成するMOSFETである。MOSFET Q1 はMOSFET Q
2 に比べて低い1.2 Ｖ程度の電源電圧で動作し、MOSFET
Q2 は外部デバイスのインターフェイスに望ましい2.5
Ｖもしくは3.3 Ｖで動作する。MOSFET Q1，Q2 は最適な
性能を得るために、ゲート絶縁膜17はゲート絶縁膜19よ
りも膜厚が薄く形成されており、たとえばゲート絶縁膜
17は2.0 nm程度、ゲート絶縁膜19は電源電圧2.5 Ｖで5.
0 nm程度、3.3 Ｖで7.0 nm程度に設定されている。また
LDD 領域16はLDD 領域15に比べて、ホットキャリア耐性
を考慮して高エネルギーの注入を施し深く形成されてい
る。
あり、MOSFET Q2 は外部機器と信号やデータの授受を行
う回路を構成するMOSFETである。MOSFET Q1 はMOSFET Q
2 に比べて低い1.2 Ｖ程度の電源電圧で動作し、MOSFET
Q2 は外部デバイスのインターフェイスに望ましい2.5
Ｖもしくは3.3 Ｖで動作する。MOSFET Q1，Q2 は最適な
性能を得るために、ゲート絶縁膜17はゲート絶縁膜19よ
りも膜厚が薄く形成されており、たとえばゲート絶縁膜
17は2.0 nm程度、ゲート絶縁膜19は電源電圧2.5 Ｖで5.
0 nm程度、3.3 Ｖで7.0 nm程度に設定されている。また
LDD 領域16はLDD 領域15に比べて、ホットキャリア耐性
を考慮して高エネルギーの注入を施し深く形成されてい
る。
【００２５】ここで、この半導体装置が従来の半導体装
置と相違するのは、MOSFET Q2 のゲート電極20の膜厚
が、MOSFET Q1 のゲート電極18の膜厚よりも厚く設定さ
れている点である。
置と相違するのは、MOSFET Q2 のゲート電極20の膜厚
が、MOSFET Q1 のゲート電極18の膜厚よりも厚く設定さ
れている点である。
【００２６】以下、上記半導体装置の製造工程を図２を
用いて説明する。図２(A) に示すように、従来の半導体
装置と同様にしてＳｉ基板11に素子分離領域12を形成
し、MOSFETの閾値電圧制御用の不純物導入などを行った
あと、ゲート絶縁膜19を例えば５〜７nm程度の膜厚に形
成する。次に、素子分離領域12によって分離された領域
Ｂ上にフォトレジストパターンを形成し、これをマスク
として領域Ａ上のゲート絶縁膜19を除去する。そして、
フォトレジストパターンを除去した後、ゲート絶縁膜17
を例えば２nmの膜厚に形成する。しかる後に、ゲート絶
縁膜17とこのゲート絶縁膜17の形成時に膜厚が厚くなっ
たゲート絶縁膜19との上に多結晶Ｓｉ22を例えば200 nm
程度堆積する。
用いて説明する。図２(A) に示すように、従来の半導体
装置と同様にしてＳｉ基板11に素子分離領域12を形成
し、MOSFETの閾値電圧制御用の不純物導入などを行った
あと、ゲート絶縁膜19を例えば５〜７nm程度の膜厚に形
成する。次に、素子分離領域12によって分離された領域
Ｂ上にフォトレジストパターンを形成し、これをマスク
として領域Ａ上のゲート絶縁膜19を除去する。そして、
フォトレジストパターンを除去した後、ゲート絶縁膜17
を例えば２nmの膜厚に形成する。しかる後に、ゲート絶
縁膜17とこのゲート絶縁膜17の形成時に膜厚が厚くなっ
たゲート絶縁膜19との上に多結晶Ｓｉ22を例えば200 nm
程度堆積する。
【００２７】次に、図２(B) に示すように、領域Ｂ上に
フォトレジストパターン23を形成し、それをマスクとし
て領域Ａ上の多結晶Ｓｉ22を50nm程度エッチングする。
次に、図２(C) に示すようにフォトレジストパターン23
を除去した後、多結晶Ｓｉ22をパターニングしてゲート
電極18，20を形成する。その際に、領域Ａと領域Ｂとで
膜厚差が50nm程度あるが、ゲート絶縁膜17, 19と多結晶
Ｓｉ22との選択比を調整するなどしてオーバーエッチン
グ条件を最適化しておけば、トランジスタ特性や信頼性
への影響を小さくできる。
フォトレジストパターン23を形成し、それをマスクとし
て領域Ａ上の多結晶Ｓｉ22を50nm程度エッチングする。
次に、図２(C) に示すようにフォトレジストパターン23
を除去した後、多結晶Ｓｉ22をパターニングしてゲート
電極18，20を形成する。その際に、領域Ａと領域Ｂとで
膜厚差が50nm程度あるが、ゲート絶縁膜17, 19と多結晶
Ｓｉ22との選択比を調整するなどしてオーバーエッチン
グ条件を最適化しておけば、トランジスタ特性や信頼性
への影響を小さくできる。
【００２８】その後、図２(D) に示すように、領域Ａ上
にフォトレジストパターン24を形成し、これをマスクと
して領域ＢのＳｉ基板11上に不純物イオンを注入するこ
とにより、LDD 領域16を形成する。また、図２(E) に示
すように、フォトレジストパターン24を除去した後、領
域Ｂ上にフォトレジストパターン25を形成し、これをマ
スクとして領域ＡのＳｉ基板11上に不純物イオンを注入
することにより、LDD領域15を形成する。
にフォトレジストパターン24を形成し、これをマスクと
して領域ＢのＳｉ基板11上に不純物イオンを注入するこ
とにより、LDD 領域16を形成する。また、図２(E) に示
すように、フォトレジストパターン24を除去した後、領
域Ｂ上にフォトレジストパターン25を形成し、これをマ
スクとして領域ＡのＳｉ基板11上に不純物イオンを注入
することにより、LDD領域15を形成する。
【００２９】その後、図２(F) に示すように、フォトレ
ジストパターン25を除去した後、各ゲート電極18，20の
側面上に絶縁膜側壁21，22を形成し、次いで高濃度不純
物をイオン注入し熱処理によって活性化することによ
り、各々のMOSFET Q1, Q2 のソース／ドレイン領域13，
14を形成する。これによって半導体装置が完成する。
ジストパターン25を除去した後、各ゲート電極18，20の
側面上に絶縁膜側壁21，22を形成し、次いで高濃度不純
物をイオン注入し熱処理によって活性化することによ
り、各々のMOSFET Q1, Q2 のソース／ドレイン領域13，
14を形成する。これによって半導体装置が完成する。
【００３０】上記した半導体装置およびその製造方法に
よれば、外部とのインターフェイス回路を構成するMOSF
ET Q2 のゲート電極20の膜厚を、内部回路を構成するMO
SFETQ1 のゲート電極18の膜厚よりも厚く形成したた
め、MOSFET Q2 のLDD 領域16を形成する際に不純物イオ
ンを比較的に高エネルギーで注入してもゲート電極20を
突き抜けることがない。このため、第２のトランジスタ
の性能劣化や特性バラツキを伴うことなく、個々のMOSF
ET Q1, MOSFET Q2において最適なイオン注入を行うこと
ができ、外部とのインターフェイス回路を構成するMOSF
ET Q2 のホットキャリア耐性を向上できる。よって、半
導体装置の信頼性を確保できる。 （実施の形態２）図３は本発明の実施の形態２における
半導体装置の概略構成を示す断面図である。
よれば、外部とのインターフェイス回路を構成するMOSF
ET Q2 のゲート電極20の膜厚を、内部回路を構成するMO
SFETQ1 のゲート電極18の膜厚よりも厚く形成したた
め、MOSFET Q2 のLDD 領域16を形成する際に不純物イオ
ンを比較的に高エネルギーで注入してもゲート電極20を
突き抜けることがない。このため、第２のトランジスタ
の性能劣化や特性バラツキを伴うことなく、個々のMOSF
ET Q1, MOSFET Q2において最適なイオン注入を行うこと
ができ、外部とのインターフェイス回路を構成するMOSF
ET Q2 のホットキャリア耐性を向上できる。よって、半
導体装置の信頼性を確保できる。 （実施の形態２）図３は本発明の実施の形態２における
半導体装置の概略構成を示す断面図である。
【００３１】この半導体装置が、上記した実施の形態１
の半導体装置と相違するのは、外部とのインターフェイ
ス回路を構成するMOSFET Q2 のゲート電極27を多結晶シ
リコン28−絶縁膜29−上に凸状の多結晶シリコン30の３
層構造にすることにより、その膜厚を、内部回路を構成
するMOSFET Q1 のゲート電極31の膜厚よりも実質的に厚
くした点である。
の半導体装置と相違するのは、外部とのインターフェイ
ス回路を構成するMOSFET Q2 のゲート電極27を多結晶シ
リコン28−絶縁膜29−上に凸状の多結晶シリコン30の３
層構造にすることにより、その膜厚を、内部回路を構成
するMOSFET Q1 のゲート電極31の膜厚よりも実質的に厚
くした点である。
【００３２】以下、上記した半導体装置の製造工程を図
４を用いて説明する。図４(A) に示すように、実施の形
態１と同様にして、Ｓｉ基板11に素子分離領域12を形成
し、MOSFETの閾値電圧制御用の不純物導入などを行った
あとに、ゲート絶縁膜19を例えば、５〜７nm程度の膜厚
に形成する。次に、素子分離領域12によって分離された
領域Ｂ上にフォトレジストパターンを形成し、これをマ
スクとして領域Ａ上のゲート絶縁膜19を除去する。そし
て、フォトレジストパターンを除去した後、ゲート絶縁
膜17を例えば２nmの膜厚に形成する。
４を用いて説明する。図４(A) に示すように、実施の形
態１と同様にして、Ｓｉ基板11に素子分離領域12を形成
し、MOSFETの閾値電圧制御用の不純物導入などを行った
あとに、ゲート絶縁膜19を例えば、５〜７nm程度の膜厚
に形成する。次に、素子分離領域12によって分離された
領域Ｂ上にフォトレジストパターンを形成し、これをマ
スクとして領域Ａ上のゲート絶縁膜19を除去する。そし
て、フォトレジストパターンを除去した後、ゲート絶縁
膜17を例えば２nmの膜厚に形成する。
【００３３】しかる後に、ゲート絶縁膜17とこのゲート
絶縁膜17の形成時に膜厚が厚くなったゲート絶縁膜19と
の上に第１の多結晶Ｓｉ28を例えば150 nm程度堆積し、
自然酸化膜29を形成し、その後に第２の多結晶シリコン
30（例えば50nm程度）及び絶縁膜35を堆積する。
絶縁膜17の形成時に膜厚が厚くなったゲート絶縁膜19と
の上に第１の多結晶Ｓｉ28を例えば150 nm程度堆積し、
自然酸化膜29を形成し、その後に第２の多結晶シリコン
30（例えば50nm程度）及び絶縁膜35を堆積する。
【００３４】次に、図４(B) に示すように、領域Ｂのゲ
ート電極となる領域のみ残るように絶縁膜35をフォトリ
ソ工程により選択的に除去し、残された絶縁膜35をマス
クとして第２の多結晶シリコン30を選択的に除去する。
ート電極となる領域のみ残るように絶縁膜35をフォトリ
ソ工程により選択的に除去し、残された絶縁膜35をマス
クとして第２の多結晶シリコン30を選択的に除去する。
【００３５】次に、図４(C) に示すように、領域Ａ，領
域Ｂの全面に絶縁膜36を形成する。次に、図４(D) に示
すように、フォトリソ工程によって、領域ＡではMOSFET
のゲート電極となる領域のみに残るように、領域Ｂでは
第２の多結晶シリコン30の側部のみ残るように絶縁膜36
を除去する。そして、残された絶縁膜35，36をマスクと
して第１の多結晶シリコン28を選択的に除去する。その
後に、領域Ａ上にフォトレジストパターン37を形成し、
それをマスクとして領域ＢのＳｉ基板11上に不純物イオ
ンを注入することにより、LDD 領域16を形成する。
域Ｂの全面に絶縁膜36を形成する。次に、図４(D) に示
すように、フォトリソ工程によって、領域ＡではMOSFET
のゲート電極となる領域のみに残るように、領域Ｂでは
第２の多結晶シリコン30の側部のみ残るように絶縁膜36
を除去する。そして、残された絶縁膜35，36をマスクと
して第１の多結晶シリコン28を選択的に除去する。その
後に、領域Ａ上にフォトレジストパターン37を形成し、
それをマスクとして領域ＢのＳｉ基板11上に不純物イオ
ンを注入することにより、LDD 領域16を形成する。
【００３６】次に、図４(E) に示すように、フォトレジ
ストパターン37を除去した後、領域Ｂ上にフォトレジス
トパターン38を形成し、それをマスクとして領域ＡのＳ
ｉ基板11上に不純物イオンを注入することにより、LDD
領域15を形成する。
ストパターン37を除去した後、領域Ｂ上にフォトレジス
トパターン38を形成し、それをマスクとして領域ＡのＳ
ｉ基板11上に不純物イオンを注入することにより、LDD
領域15を形成する。
【００３７】その後に、図４(F) に示すように、フォト
レジストパターン38を除去した後、ウェットエッチ工程
により絶縁膜35，36を除去し、各ゲート電極27，31に絶
縁膜側壁39，40を形成し、次いで高濃度不純物をイオン
注入し熱処理によって活性化することにより、各々のMO
SFET Q1, Q2 のソース/ドレイン領域13，14を形成す
る。これによって半導体装置が完成する。
レジストパターン38を除去した後、ウェットエッチ工程
により絶縁膜35，36を除去し、各ゲート電極27，31に絶
縁膜側壁39，40を形成し、次いで高濃度不純物をイオン
注入し熱処理によって活性化することにより、各々のMO
SFET Q1, Q2 のソース/ドレイン領域13，14を形成す
る。これによって半導体装置が完成する。
【００３８】上記した半導体装置およびその製造方法に
よれば、外部とのインターフェイス回路を構成するMOSF
ET Q2 のゲート電極27を積層構造にすることにより、そ
の実質的な膜厚を、内部回路を構成するMOSFET Q1 のゲ
ート電極31の膜厚よりも厚く形成したため、MOSFET Q2
のLDD 領域16を形成する際に不純物イオンを比較的に高
エネルギーで注入してもゲート電極27を突き抜けること
がない。このため、第２のトランジスタの性能劣化や特
性バラツキを伴うことなく、個々のMOSFET Q1,MOSFET Q
2において最適なイオン注入を行うことができ、外部と
のインターフェイス回路を構成するMOSFET Q2 のホット
キャリア耐性を向上できる。よって、半導体装置の信頼
性を確保できる。
よれば、外部とのインターフェイス回路を構成するMOSF
ET Q2 のゲート電極27を積層構造にすることにより、そ
の実質的な膜厚を、内部回路を構成するMOSFET Q1 のゲ
ート電極31の膜厚よりも厚く形成したため、MOSFET Q2
のLDD 領域16を形成する際に不純物イオンを比較的に高
エネルギーで注入してもゲート電極27を突き抜けること
がない。このため、第２のトランジスタの性能劣化や特
性バラツキを伴うことなく、個々のMOSFET Q1,MOSFET Q
2において最適なイオン注入を行うことができ、外部と
のインターフェイス回路を構成するMOSFET Q2 のホット
キャリア耐性を向上できる。よって、半導体装置の信頼
性を確保できる。
【００３９】
【発明の効果】以上のように本発明によれば、内部回路
を構成する第１のトランジスタのゲート電極と外部イン
ターフェイス部を構成する第２のトランジスタとで、膜
厚を独立して設定するようにしたため、各トランジスタ
の領域へ最適なイオン注入を行なうことが可能になっ
た。したがって、第２のトランジスタのゲート電極の膜
厚を第１のトランジスタのゲート電極の膜厚よりも厚く
することで、第２のトランジスタの領域にLDD 領域を形
成する際の高エネルギーイオンのゲート電極突き抜けを
防止できる。よって、第２のトランジスタについて、ホ
ットキャリア耐性を向上させるなどの、MOSFET性能の向
上が可能となり、信頼性の高い半導体装置を実現でき
る。
を構成する第１のトランジスタのゲート電極と外部イン
ターフェイス部を構成する第２のトランジスタとで、膜
厚を独立して設定するようにしたため、各トランジスタ
の領域へ最適なイオン注入を行なうことが可能になっ
た。したがって、第２のトランジスタのゲート電極の膜
厚を第１のトランジスタのゲート電極の膜厚よりも厚く
することで、第２のトランジスタの領域にLDD 領域を形
成する際の高エネルギーイオンのゲート電極突き抜けを
防止できる。よって、第２のトランジスタについて、ホ
ットキャリア耐性を向上させるなどの、MOSFET性能の向
上が可能となり、信頼性の高い半導体装置を実現でき
る。
【図１】本発明の実施の形態１における半導体装置の概
略構成を示す断面図
略構成を示す断面図
【図２】図１の半導体装置の製造工程断面図
【図３】本発明の実施の形態２における半導体装置の概
略構成を示す断面図
略構成を示す断面図
【図４】図３の半導体装置の製造工程断面図
【図５】従来の半導体装置の概略構成を示す断面図
【図６】図５の半導体装置の製造工程断面図
11 Ｓｉ基板
12 素子分離領域
13,14 ソース／ドレイン領域
15,16 LDD 領域
18,20 ゲート電極
27,31 ゲート電極
Q1,Q2 MOSFET
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 4M104 AA01 BB01 CC05 DD04 DD26
DD63 EE08 FF07 FF13 GG09
GG14
5F048 AA07 AB05 BB01 BB05 BB12
BB14 BB16 BC19 DA23
Claims (7)
- 【請求項１】 第１の電圧で動作する第１の回路を構成
する第１のトランジスタと、前記第１の電圧よりも高い
第２の電圧で動作する第２の回路を構成する第２のトラ
ンジスタとを単一のチップ中に備え、前記第１のトラン
ジスタのゲート電極と前記第２のトランジスタのゲート
電極とで膜厚が相違することを特徴とする半導体装置。 - 【請求項２】 第２のトランジスタのゲート電極の膜厚
が第１のトランジスタのゲート電極の膜厚よりも厚いこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項３】 第２のトランジスタのゲート電極が多層
構造であることを特徴とする請求項１または請求項２の
いずれかに記載の半導体装置。 - 【請求項４】 第２のトランジスタの多層構造のゲート
電極が、下から順に多結晶シリコン膜と絶縁膜と多結晶
シリコン膜で構成されたことを特徴とする請求項３記載
の半導体装置。 - 【請求項５】 第１の電圧で動作する第１の回路を構成
する第１のトランジスタと、前記第１の電圧よりも高い
第２の電圧で動作する第２の回路を構成する第２のトラ
ンジスタとを単一のチップ中に備えた半導体装置を製造
する際に、 半導体基板上に形成された第１のトランジスタ領域に前
記第１のトランジスタに相応する第１のゲート電極を形
成するとともに、第２のトランジスタ領域に前記第２の
トランジスタに相応する前記第１のゲート電極とは膜厚
が相違する第２のゲート電極を形成する工程と、 前記第１のゲート電極が形成された第１のトランジスタ
領域にイオン注入して、前記第１のトランジスタに相応
する第１のLDD 領域を形成するとともに、前記第２のゲ
ート電極が形成された第２のトランジスタ領域にイオン
注入して、前記第２のトランジスタに相応する第２のLD
D 領域を形成する工程とを行なうことを特徴とする半導
体装置の製造方法。 - 【請求項６】 第１および第２のゲート電極を形成する
際に、 半導体基板上の第１および第２のトランジスタ領域の全
面に半導体膜を形成する工程と、 前記第１のトランジスタ領域の半導体膜をエッチングし
て薄くするか、または前記第２のトランジスタ領域にさ
らに半導体膜を形成することにより、前記第２のトラン
ジスタ領域に前記第１のトランジスタ領域よりも膜厚が
厚い半導体膜を設ける工程と、 前記第１および第２のトランジスタ領域の半導体膜をそ
れぞれ、前記第１および第２のゲート電極の形状にパタ
ーンニングする工程とを行なうことを特徴とする請求項
５記載の半導体装置の製造方法。 - 【請求項７】 第１および第２のゲート電極を形成する
際に、 半導体基板上の第１および第２のトランジスタ領域の全
面に第１の半導体膜と第１の絶縁膜と第２の半導体膜と
第２の絶縁膜とを順次に形成する工程と、 前記第２のトランジスタ領域に形成される第２のトラン
ジスタのゲート領域のみ残して前記第２の絶縁膜と第２
の半導体膜とをパターニングする工程と、 前記第１および第２のトランジスタ領域の全面に第３の
絶縁膜を形成する工程と、 前記第１のトランジスタ領域に形成される第１のトラン
ジスタのゲート領域のみ残して前記第３の絶縁膜をパタ
ーニングする工程と、 前記第２のトランジスタ領域に残された第２の絶縁膜と
前記第１のトランジスタ領域に残された第３の絶縁膜と
をマスクとして、前記第１の半導体膜を第１および第２
のゲート電極の形状にパターニングする工程とを行なう
ことを特徴とする請求項５記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002016262A JP2003218232A (ja) | 2002-01-25 | 2002-01-25 | 半導体装置及びその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002016262A JP2003218232A (ja) | 2002-01-25 | 2002-01-25 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003218232A true JP2003218232A (ja) | 2003-07-31 |
Family
ID=27652379
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002016262A Pending JP2003218232A (ja) | 2002-01-25 | 2002-01-25 | 半導体装置及びその製造方法 |
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|---|---|
| JP (1) | JP2003218232A (ja) |
Cited By (11)
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| JP2007103753A (ja) * | 2005-10-06 | 2007-04-19 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
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| CN105321954A (zh) * | 2014-08-01 | 2016-02-10 | 瑞萨电子株式会社 | 制造半导体器件的方法 |
| JP2018507548A (ja) * | 2015-01-22 | 2018-03-15 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | 低電圧論理デバイス及び高電圧論理デバイスと共に分割ゲートメモリセルアレイを形成する方法 |
| CN110896103A (zh) * | 2018-09-12 | 2020-03-20 | 株式会社东芝 | 半导体装置 |
-
2002
- 2002-01-25 JP JP2002016262A patent/JP2003218232A/ja active Pending
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