JP2007103753A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】
同一の半導体基板(100)上に、コアトランジスタとI/Oトランジスタとを有する半導体装置であって、コアトランジスタは、ゲート絶縁膜(102a)と、ゲート電極(103a)と、サイドウォール(105a)と、エクステンション拡散層(104a)と、ソース・ドレイン拡散層(106a)とを備える。I/Oトランジスタは、ゲート絶縁膜(102b)と、ゲート電極(103b)と、サイドウォール(105b)と、ソースドレイン拡散層(106b)とを備える。I/Oトランジスタにおけるゲート絶縁膜(102b)の直下に位置するチャネル領域とソース・ドレイン拡散層(106b)とは、サイドウォール(105b)の直下の領域においてオフセットしている。
【選択図】図1
Description
以下に、本発明の第1の実施形態に係る半導体装置の製造方法について説明する。
まず、図1(a)に示すように、半導体基板100の上に、通常の素子分離形成方法によって、酸化膜よりなる素子分離101を形成した後、コアトランジスタ形成領域Raにおいて、半導体基板100の上に、例えば膜厚が2nmのシリコン窒化酸化膜102a’を形成する。また一方で、I/Oトランジスタ形成領域Rbにおいて、例えば膜厚が8nmのシリコン窒化酸化膜102b’を形成する。続いて、シリコン窒化酸化膜102a’及びシリコン窒化酸化膜102b’の上にポリシリコン膜103を形成する。
以下に、本発明の第2の実施形態に係る半導体装置の製造方法について説明する。
以下に、本発明の第3の実施形態に係る半導体装置の製造方法について説明する。
101 素子分離
102a’、102b’、102c’、102d’ シリコン窒化酸化膜
103 ポリシリコン膜
102a、102b、102c、102d ゲート絶縁膜
103a、103b、103c、103d ゲート電極
104a、104c、104d エクステンション拡散層
105a、105b、105c、105d サイドウォール
106a、106b、106c、106d ソース・ドレイン拡散層
107a、107b、107c、107d ニッケルシリサイド層
108 第1の層間絶縁膜
109a、109b、109c、109d プラグ
110 第2の層間絶縁膜
111a、111b、111c、111d 配線
Ra コアトランジスタ形成領域
Rb I/Oトランジスタ形成領域
pd コアトランジスタにおける単位ゲート当たりのドレイン寄生抵抗
ps コアトランジスタにおける単位ゲート当たりのソース寄生抵抗
c コアトランジスタにおける単位ゲート当たりのチャネル抵抗
PD I/Oトランジスタにおける単位ゲート当たりのドレイン寄生抵抗
PS I/Oトランジスタにおける単位ゲート当たりのソース寄生抵抗
C I/Oトランジスタにおける単位ゲート当たりのチャネル抵抗
Claims (16)
- 同一の半導体基板上に、相対的に低い電源電圧で駆動する第1のMIS型トランジスタと相対的に高い電源電圧で駆動する第2のMIS型トランジスタとを有する半導体装置であって、
第1のMIS型トランジスタは、
前記半導体基板上に形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜の上に形成された第1のゲート電極と、
前記第1のゲート電極の側面に形成された第1の側壁絶縁膜と、
前記半導体基板における前記第1のゲート電極の側方に位置する領域に形成された第1の不純物拡散領域とを備え、
前記第2のMIS型トランジスタは、
前記半導体基板上に形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜の上に形成された第2のゲート電極と、
前記第2のゲート電極の側面に形成された第2の側壁絶縁膜と、
前記半導体基板における前記第2のゲート電極の側方に位置する領域に形成された第2の不純物拡散領域とを備え、
前記第1のゲート絶縁膜の直下に位置する第1のチャネル領域と前記第1の不純物拡散領域とはオフセットしていない一方で、前記第2のゲート絶縁膜の直下に位置する第2のチャネル領域と前記第2の不純物拡散領域とはオフセットしている構造を有していることを特徴とする半導体装置。 - 前記第1の不純物拡散領域及び前記第2の不純物拡散領域はソース・ドレイン拡散領域であり、
前記半導体基板における前記第1の側壁絶縁膜下にはエクステンション拡散領域が形成されている一方で、前記半導体基板における前記第2の側壁絶縁膜下にはエクステンション拡散領域が形成されていない構造を有していることを特徴とする請求項1に記載の半導体装置。 - 前記第2のチャネル領域と前記第2の不純物拡散領域とは、前記第2の側壁絶縁膜の下面において水平方向にオフセットしていることを特徴とする請求項1又は2に記載の半導体装置。
- 前記第2のチャネル領域と前記第2の不純物拡散領域とは、前記第2の側壁絶縁膜の下面の幅の分だけオフセットしていることを特徴とする請求項3に記載の半導体装置。
- 前記半導体基板における前記第1の側壁絶縁膜下に位置する領域の上面は、前記第1のチャネル領域の上面と同一の高さ位置に存在しており、
前記半導体基板における前記第2の側壁絶縁膜下に位置する領域の上面は、前記第2のチャネル領域の上面よりも低い位置に存在していることを特徴とする請求項2に記載の半導体装置。 - 前記第2のチャネル領域の上面と前記第2の不純物拡散領域とは、前記半導体基板における前記第2のゲート電極の側方に位置する部分の上面位置と前記第2のゲート絶縁膜の下面位置との差分と前記第2の側壁絶縁膜の下面の幅分とを合わせた分だけオフセットしていることを特徴とする請求項5に記載の半導体装置。
- 前記第1の不純物拡散領域及び前記第2の不純物拡散領域はエクステンション拡散領域であり、
前記第1の不純物拡散領域の上面は、前記第1のチャネル領域の上面と同一の高さ位置に存在しており、
前記第2の不純物拡散領域の上面は、前記第2のチャネル領域の上面よりも低い位置に存在していることを特徴とする請求項1に記載の半導体装置。 - 前記第2のチャネル領域の上面と前記第2の不純物拡散領域とは、前記第2のゲート電極の端部下において鉛直方向にオフセットしていることを特徴とする請求項1又は7に記載の半導体装置。
- 前記半導体基板における前記第2のゲート電極の側方に位置する部分の上面位置と前記第2のゲート絶縁膜の下面位置との差分だけオフセットしていることを特徴とする請求項8に記載の半導体装置。
- 前記第2の不純物拡散領域の濃度は、前記第1の不純物拡散領域の濃度よりも低いことを特徴とする請求項1、7〜9のうちのいずれか1項に記載の半導体装置。
- 同一の半導体基板上に、相対的に低い電源電圧で駆動する第1のMIS型トランジスタと相対的に高い電源電圧で駆動する第2のMIS型トランジスタとを有する半導体装置であって、
第1のMIS型トランジスタは、
前記半導体基板上に形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜の上に形成された第1のゲート電極と、
前記第1のゲート電極の側面に形成された第1の側壁絶縁膜と、
前記半導体基板における前記第1のゲート電極の側方に位置する領域に形成された第1の不純物拡散領域とを備え、
前記第2のMIS型トランジスタは、
前記半導体基板上に形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜の上に形成された第2のゲート電極と、
前記第2のゲート電極の側面に形成された第2の側壁絶縁膜と、
前記半導体基板における前記第2のゲート電極の側方に位置する領域に形成された第2の不純物拡散領域とを備え、
前記第1の不純物拡散領域における寄生抵抗が0.5kΩ以下であり、
前記第2の不純物拡散領域における寄生抵抗が2kΩ以上であることを特徴とする半導体装置。 - 半導体基板を、相対的に低い電源電圧で駆動するMIS型トランジスタを形成する第1のMIS型トランジスタ形成領域と相対的に低い電源電圧で駆動するMIS型トランジスタを形成する第2のMIS型トランジスタ形成領域とに区画する工程(a)と、
前記第1のMIS型トランジスタ形成領域上に第1の絶縁膜を介して第1のゲート電極を形成すると共に、前記第2のMIS型トランジスタ形成領域上に第2の絶縁膜を介して第2のゲート電極を形成する工程(b)と、
前記第1のゲート電極をマスクとしたイオン注入を行なうことにより、前記第1のMIS型トランジスタ形成領域における前記第1のゲート電極の側方に位置する領域に第1のエクステンション拡散領域を形成する工程(c)と、
前記工程(c)よりも後に、前記第1のゲート電極の側面に第1の側壁絶縁膜を形成すると共に前記第2のゲート電極の側面に第2の側壁絶縁膜を形成する工程(d)と、
前記第1のMIS型トランジスタ形成領域における前記第1の側壁絶縁膜の外側に位置する領域に、前記第1のエクステンション拡散領域に隣接する第1のソース・ドレイン拡散領域を形成すると共に、前記第2のMIS型トランジスタ形成領域における前記第2の側壁絶縁膜の外側に位置する領域に、第2のソース・ドレイン拡散領域を形成する工程(e)とを備え、
前記第1のMIS型トランジスタは、前記第1のゲート絶縁膜の直下に位置する第1のチャネル領域と前記第1のソース・ドレイン拡散領域とがオフセットしていない構造を有する一方で、前記第2のMIS型トランジスタは、前記第2のゲート絶縁膜の直下に位置する第2のチャネル領域と前記第2のソース・ドレイン拡散領域とがオフセットしている構造を有していることを特徴とする半導体装置の製造方法。 - 前記工程(b)における前記第2のゲート電極を形成した後に、前記第2のゲート電極の側方に位置する領域にエクステンション拡散領域を形成する工程を介在させることなく、前記工程(d)における前記第2の側壁絶縁膜を形成することを特徴とする請求項12に記載の半導体装置の製造方法。
- 前記工程(b)よりも後であって且つ前記工程(d)よりも前に、
前記第2のMIS型トランジスタ形成領域における前記第2のゲート電極の側方に位置する領域を掘り下げる工程(f)をさらに備えることを特徴とする請求項12又は13に記載の半導体装置の製造方法。 - 前記工程(b)よりも後であって且つ前記工程(d)よりも前に、
前記第2のMIS型トランジスタ形成領域における前記第2のゲート電極の側方に位置する領域を掘り下げる工程(f)を備え、
前記工程(f)よりも後であって且つ前記工程(d)よりも前に、
前記第2のゲート電極をマスクとして不純物注入を行なうことにより、前記第2のMIS型トランジスタ形成領域における前記第2のゲート電極の側方に位置する領域に第2のエクステンション拡散領域を形成する工程(g)をさらに備えることを特徴とする請求項12に記載の半導体装置の製造方法。 - 半導体基板を、相対的に低い電源電圧で駆動するMIS型トランジスタを形成する第1のMIS型トランジスタ形成領域と相対的に高い電源電圧で駆動するMIS型トランジスタを形成する第2のMIS型トランジスタ形成領域とに区画する工程(a)と、
前記第1のMIS型トランジスタ形成領域上に第1の絶縁膜を介して第1のゲート電極を形成すると共に、前記第2のMIS型トランジスタ形成領域上に第2の絶縁膜を介して第2のゲート電極を形成する工程(b)と、
前記第1のゲート電極をマスクとして不純物注入を行なうことにより、前記第1のMIS型トランジスタ形成領域における前記第1のゲート電極の側方に位置する領域に第1のエクステンション拡散領域を形成する工程(c)と、
前記第2のゲート電極をマスクとして不純物注入を行なうことにより、前記第2のMIS型トランジスタ形成領域における前記第2のゲート電極の側方に位置する領域に第2のエクステンション拡散領域を形成する工程(d)と、
前記工程(c)及び前記工程(d)よりも後に、前記第1のゲート電極の側面に第1の側壁絶縁膜を形成すると共に前記第2のゲート電極の側面に第2の側壁絶縁膜を形成する工程(e)と、
前記第1のMIS型トランジスタ形成領域における前記第1の側壁絶縁膜の外側に位置する領域に、前記第1のエクステンション拡散領域と隣接する第1のソース・ドレイン拡散領域を形成すると共に、前記第2のMIS型トランジスタ形成領域における前記第2の側壁絶縁膜の外側に位置する領域に、前記第2のエクステンション拡散領域と隣接する第2のソース・ドレイン拡散領域を形成する工程(g)とを備え、
前記工程(c)における不純物注入は、前記第1のソース・ドレイン拡散領域に発生する寄生抵抗が0.5kΩ以下となるように行なわれるものであり、
前記工程(d)における不純物注入は、前記第2のソース・ドレイン拡散領域に発生する寄生抵抗が2kΩ以上となるように行なわれることを特徴とする半導体装置の製造方法。
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